CN101409234A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
CN101409234A
CN101409234A CNA2008101289761A CN200810128976A CN101409234A CN 101409234 A CN101409234 A CN 101409234A CN A2008101289761 A CNA2008101289761 A CN A2008101289761A CN 200810128976 A CN200810128976 A CN 200810128976A CN 101409234 A CN101409234 A CN 101409234A
Authority
CN
China
Prior art keywords
layer
electropositive metal
reative cell
substrate
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101289761A
Other languages
English (en)
Other versions
CN101409234B (zh
Inventor
S·古哈
F·R·迈克费里
V·纳拉亚南
V·K·帕鲁楚利
J·J·约卡斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101409234A publication Critical patent/CN101409234A/zh
Application granted granted Critical
Publication of CN101409234B publication Critical patent/CN101409234B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Composite Materials (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种在高k栅极电介质/界面层的叠层上形成包含电正性金属的覆盖层的方法，其避免化学和物理地更改高k栅极电介质和界面层。该方法包括在大约400℃或更低的温度下包含电正性金属的前体的化学汽相沉积。本发明也提供半导体结构例如MOSCAP和MOSFET，其包括位于高k栅极电介质和界面层的叠层上的化学汽相沉积的包含电正性金属的覆盖层。CVD包含电正性金属的覆盖层的存在不会物理或化学地更改高k栅极电介质和界面层。

Description

一种半导体结构及其制造方法
技术领域
[0001]本发明一般地涉及一种半导体结构，尤其涉及一种包括位于高k栅极电介质上用于经由场效应晶体管，特别是n型场效应晶体管的静电控制调节阈值电压的超薄的、包含电正性金属覆盖层的半导体结构。本发明也提供一种形成这种结构的方法，包括一种包含电正性金属覆盖层的沉积方法。
背景技术
[0002]在标准硅互补金属氧化物半导体(CMOS)技术中，n型场效应晶体管(nFET)使用As(或其他施主)掺杂的n型多晶硅层作为沉积在二氧化硅或氮氧化硅栅极电介质层上的栅电极。栅极电压通过该多晶硅层施加从而在栅极氧化物层下面的p型硅中形成反型沟道。
[0003]在未来的技术中，二氧化硅或氮氧化硅电介质将由具有更高介电常数的栅极材料代替。这些材料称作“高k”材料，其中术语“高k”表示其介电常数大于大约4.0，优选地大于大约7.0的绝缘材料。这里提及的介电常数相对于真空，除非另外指定。在各种可能中，氧化铪、硅酸铪或氮氧硅铪因它们在高温下的极好热稳定性而可以成为常规栅极电介质的最适当的替换候选物。
[0004]当制造n-MOSFET时，使用基于铪的电介质作为栅极电介质而制造的硅金属氧化物半导体场效应晶体管(MOSFET)遭受非理想的阈值电压。这是普遍问题，特别地，当MOSFET包括HfO2作为电介质且TiN/polySi作为栅极叠层时，典型地在标准热处理之后阈值电压在0.05至0.3V范围内。理想地，阈值电压应该为大约-0.2至-0.05V。
[0005]上述问题的一种解决方法是在高k栅极电介质材料上形成包含电正性金属的至少一种氧化物的覆盖层。“电正性”意味着具有小于大约1.5的Allred-Rochow电负性的金属。
[0006]在这种高k电介质薄膜上存在包含至少一种电正性金属氧化物的覆盖层允许调节基于高k的nMOSFET的阈值电压。这种技术例如在美国专利申请公开号2006/0244035A1中以及在美国专利申请公开号2006/0289948A1中公开。在‘035公开中，公开了包含稀土金属的层例如La2O3作为覆盖层，而在‘948公开中，公开了碱土金属例如MgO作为覆盖层。
[0007]图1示出包括如上述公开的一个中描述的覆盖层的典型nMOSFET。该结构包括半导体衬底10，其直接位于栅极叠层下面的一部分用作器件沟道(在图1中标记为12)。衬底上面是典型地包括SiO2的界面层14。界面层14的存在是为了钝化沟道界面状态从而在沟道12中提供足够的载流子(电子或空穴)迁移率。高k栅极电介质16例如HfO2位于界面层14上。高k栅极电介质16的目的在于实现栅极叠层的必需电容，同时维持衬底与栅极导体(随后描述)之间的足够距离以将操作期间这两个元件之间的泄漏电流减小到可接受值。栅极电介质16上面是覆盖层18。覆盖层18典型地包括镁或镧的氧化物。覆盖层18的目的在于将器件的阈值电压调节到需要值。栅电极20例如掺杂多晶硅或单质金属存在于覆盖层18上。如本领域技术人员已知的，栅电极20与器件电接触。
[0008]层14，16和18的每个在半导体器件的适当功能中扮演独特的角色，如上面讨论的。从结构中也显然，层14，16和18必须依次形成。因此，用来形成层14，16和18的每个的方法不更改先前形成的层的任何一个的厚度或化学成分是高度期望的。
[0009]特别受关注的一种覆盖层是氧化镧。在现有技术中，该氧化物与前述结构中用作覆盖层的许多氧化物一起由物理汽相沉积(PVD)技术沉积，其中通过在氧存在的情况下将金属例如镧溅射到高k栅极电介质例如一层HfO2上形成氧化物。
[0010]基于PVD的沉积不具有保持栅极电介质和界面层化学和物理不变的期望特性。这是因为到达电介质层顶面的金属是强力的还原剂，从而具有还原底层栅极电介质以及界面层的趋势。因为覆盖层的金属在栅极电介质的表面上氧化，金属物质的氧化是来自环境氧的氧到达速率与底层栅极电介质金属氧化物和氧化硅的还原之间的一种竞争过程。结果，栅极叠层的质量降低，并且晶体管内载流子的迁移率也受到不利影响。
[0011]考虑到上面，存在对于提供一种形成包含电正性金属的覆盖层的新的改进方法的继续需求，以避免使用基于PVD技术的问题。
发明内容
[0012]本发明提供一种在高k栅极电介质/界面层上形成包含电正性金属的覆盖层的方法，以避免化学和物理地更改高k栅极电介质和界面层。
[0013]如上所述，现有技术PVD方法不具有保持栅极电介质和界面层化学和物理不变的期望特性。这是因为到达电介质层顶面的金属是强力的还原剂，从而具有还原底层栅极电介质以及界面层的趋势。因为覆盖层的金属在栅极电介质的表面上氧化，金属物质的氧化是来自环境氧的氧到达速率与底层栅极电介质金属氧化物和氧化硅的还原之间的一种竞争过程。结果，栅极叠层的质量降低，并且晶体管内载流子的迁移率也受到不利影响。
[0014]为了解决上述问题，在本发明中使用化学汽相沉积方法在高k栅极电介质和界面层的叠层上形成包含电正性金属的覆盖层。在本发明的CVD处理中使用的电正性金属以完全氧化的形式供应到叠层上，从而不是有效的还原剂。因此，包含电正性金属的覆盖层可以在电介质表面上生长而不干扰下面的层。因为使用氧来反应去除CVD前体中存在的碳，因此生长在低温典型地400℃或更低下发生，以便避免氧化半导体衬底而加厚位于衬底上的界面层是需要的。本发明的方法也实现跨越衬底的厚度的极好均匀性，这对于一致的器件阈值行为是需要的。
[0015]一般地，本发明的方法包括以下步骤：
[0016]将衬底放置在化学汽相沉积反应室中，所述衬底包括半导体衬底，位于所述半导体衬底上的界面层，以及位于所述界面层上的高k栅极电介质；
[0017]将包括所述衬底的所述反应室抽空到小于1E-3托的基础压力；
[0018]将衬底加热到大约400℃或更低的温度；
[0019]将包含电正性金属的前体提供到所述反应室；以及
[0020]将包含电正性金属的覆盖层沉积到所述高k栅极电介质上。
[0021]在本发明的优选实施方案中，该方法包括以下步骤：
[0022]将衬底放置在化学汽相沉积反应室中，所述衬底包括半导体衬底，位于所述半导体衬底上的界面层，以及位于所述界面层上的氧化铪；
[0023]将包括所述衬底的所述反应室抽空到小于1E-3托的基础压力；
[0024]将衬底加热到大约400℃或更低的温度；
[0025]将包含镧的前体提供到所述反应室；以及
[0026]将氧化镧沉积到所述氧化铪上。
[0027]除了上述方法之外，本发明也提供一种由本发明方法制造的半导体结构。一般地，半导体结构包括：
[0028]半导体衬底；
[0029]位于所述半导体衬底的表面上具有第一厚度的界面层；
[0030]位于所述界面层的表面上的高k栅极电介质；以及
[0031]直接位于所述高k栅极电介质的表面上的化学汽相沉积的包含电正性金属的覆盖层，其中所述包含电正性金属的覆盖层具有大约3.0nm或更小的厚度，并且所述界面层的所述第一厚度不被所述化学汽相沉积的包含电正性金属的覆盖层所更改。
附图说明
[0032]图1是包括位于半导体衬底上面的栅极叠层的现有技术半导体结构的图示(通过横截面视图)。
[0033]图2A-2D是说明在本发明中使用的基本处理步骤的图示(通过横截面视图)。
[0034]图3A-3B是显示可以包含图2D中所示材料叠层的各种结构的图示(通过横截面视图)。
[0035]图4是说明在本发明中使用、用于在高k栅极电介质上面化学汽相沉积包含电正性金属的覆盖层的反应室的示意图。
具体实施方式
[0036]现在将通过参考下面伴随本申请的描述和附图更详细地描述本发明，其提供在栅极叠层内制造包含电正性金属的覆盖层的沉积方法以及利用本发明的沉积方法形成的结构。注意，本申请的附图仅为说明性目的而提供，并且因而，附图没有按照比例绘制。
[0037]在下面的描述中，陈述许多具体细节，例如特定的结构、成分、材料、尺寸、处理步骤和技术，以便提供本发明的完全理解。但是，本领域技术人员应当理解，本发明可以不使用这些具体细节而实践。在其他实例中，没有详细描述众所周知的结构或处理步骤以避免混淆本发明。
[0038]应当理解，当一个元件例如层、区域或衬底称作位于另一个元件“上面”或“上方”时，它可以直接位于另一个元件上或者也可以存在插入元件。相反地，当一个元件称作“直接位于”另一个元件“上面”或“上方”时，不存在插入元件。同样应当理解，当一个元件称作位于另一个元件“下面”或“下方”时，它可以直接位于另一个元件下或者可以存在插入元件。相反地，当一个元件称作“直接位于”另一个元件“下面”或“下方”时，不存在插入元件。
[0039]现在参考图2A-2D，其是描述在半导体衬底的表面上形成本发明的栅极叠层时使用的基本处理步骤的图示(通过横截面视图)。图2A显示在本发明中形成的初始结构，其包括半导体衬底50，位于半导体衬底50的表面上的界面层52，以及位于界面层52上的高k栅极电介质54。
[0040]图2A中显示的结构的半导体衬底50包括任何半导体材料，包括但不局限于：Si，Ge，SiGe，SiC，SiGeC，GaAs，GaN，InAs，InP以及所有其他III/V或II/VI化合物半导体。半导体衬底50也可以包括有机半导体或分层半导体例如Si/SiGe，绝缘体上硅(SOI)，绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)。在本发明的一些实施方案中，优选地，半导体衬底50包括含Si的半导体材料，也就是包括硅的半导体材料。
[0041]半导体衬底50可以掺杂、未掺杂或者在其中包含掺杂和未掺杂区。半导体衬底50可以包括单个晶体取向或者它可以包括具有不同晶体取向的至少两个共面的表面区域(后一种衬底在本领域中称作混合衬底)。当使用混合衬底时，nFET典型地在(100)晶体表面上形成，而pFET典型地在(110)晶体平面上形成。混合衬底可以由例如美国专利申请公开号2004/0256700A1，2005/0093104A1以及2005/0116290A1中描述的技术形成，在此以引用方式将其全部内容并入本文中。
[0042]半导体衬底50也可以包括第一掺杂(n或p)区以及第二掺杂(n或p)区。为了清晰，掺杂区没有在本申请的附图中具体地显示。第一掺杂区和第二掺杂区可以相同，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区称作“阱”，并且它们利用常规离子注入工艺而形成。
[0043]然后至少一个隔离区(没有显示)典型地形成到半导体衬底50中。隔离区可以是沟槽隔离区或场氧化物隔离区。沟槽隔离区利用对本领域技术人员众所周知的常规沟槽隔离工艺形成。例如，光刻、刻蚀以及使用沟槽电介质的沟槽填充可以在形成沟槽隔离区时使用。可选地，衬垫(liner)可以在沟槽填充之前在沟槽中形成，致密化步骤可以在沟槽填充之后执行并且平面化处理可以在沟槽填充之后。场氧化物可以利用所谓硅的局部氧化处理而形成。注意，该至少一个隔离区提供相邻栅极区之间的隔离，典型地当相邻栅极具有相反导电性，也就是nFET和pFET时是需要的。相邻栅极区可以具有相同的导电性(也就是都为n或p型)，或者作为选择它们可以具有不同的导电性(也就是一个n型且另一个p型)。
[0044]在处理半导体衬底50之后，界面层52在半导体衬底50的表面上形成。界面层52利用本领域技术人员众所周知的常规生长技术形成，包括例如氧化或氮氧化。当衬底50是包含Si的半导体时，界面层52包括氧化硅、氮氧化硅或氮化的氧化硅。当衬底50不是包含Si的半导体时，界面层52可以包括半导体氧化物、半导体氮氧化物或者氮化的半导体氧化物。界面层52的厚度典型地从大约0.5至大约1.2nm，从大约0.8至大约1nm的厚度更典型。但是，在通常在CMOS制造期间所需要的较高温度下处理之后厚度可能不同。
[0045]根据本发明的实施方案，界面层52是由湿法化学氧化形成的具有大约0.6至大约0.8nm厚度的氧化硅层。该湿法化学氧化的处理步骤包括使用氢氧化铵、过氧化氢和水的混合物(以1∶1∶5的比例)在65℃下处理清洁的半导体表面(例如HF过后的半导体表面(HF-last semiconductor surface))。作为选择，界面层52也可以通过在臭氧化的水溶液中处理HF过后的半导体表面而形成，臭氧浓度通常在百万分之(ppm)2至40ppm的范围变化，但不局限于该范围。
[0046]在本发明的另一种实施方案中，界面层52是由快速热氧化(RTO)处理或UV臭氧化(UVO2)在700°-100℃的温度下形成的、厚度为大约0.8至大约1.4nm的氧化硅层。在本发明的又一种实施方案中，界面层52是SiON层，其中所述化学氧化物或RTO或UVO2层通过以本领域技术人员已知的工艺方案暴露于NO，N2O和/或N2气体中由等离子体氮化或热氮化而氮化。
[0047]接下来，高k栅极电介质54可以通过沉积处理，例如化学汽相沉积(CVD)，等离子体辅助CVD，物理汽相沉积(PVD)，有机金属化学汽相沉积(MOCVD)，原子层沉积(ALD)，蒸镀，反应溅射，化学溶液沉积和其他类似的沉积处理在界面层52的表面上形成。高k栅极电介质54也可以利用上述处理的任何组合形成。
[0048]如这里使用的术语“高k栅极电介质”指介电常数大于4.0，优选地大于7.0的电介质材料。这种高k栅极电介质材料的实例包括但不局限于：TiO2，Al2O3，ZrO2，HfO2，Ta2O5，La2O3，混合金属氧化物例如钙钛矿型氧化物，及其组合和多层。前述金属氧化物的硅酸盐和氮化物也可以用作高k栅极电介质材料。
[0049]高k栅极电介质54的物理厚度可以变化，但是典型地，高k栅极电介质54具有大约0.5至大约10nm的厚度，大约0.5至大约3nm的厚度更典型。
[0050]在本发明的一种高度优选实施方案中，高k栅极电介质54是基于Hf的电介质，包括氧化铪(HfO2)、硅酸铪(HfSiOx)和氮氧硅铪(HfSiON)。在一些实施方案中，基于Hf的电介质包括HfO2和ZrO2的混合物。典型地，基于Hf的电介质是氧化铪或硅酸铪。基于Hf的电介质是介电常数大于大约10.0的“高k”材料。
[0051]在本发明的一种实施方案中，基于Hf的电介质是由MOCVD形成的氧化铪，其中使用四丁氧基铪(Hf前体)的大约70至大约90mgm的流动速率以及大约250至大约350sccm的O2的流动速率。Hf氧化物的沉积使用0.3至0.5托的室压和400°至500℃的衬底温度而发生。
[0052]在本发明的另一种实施方案，基于Hf的电介质是使用下面的条件由MOCVD形成的硅酸铪：(i)70至90mg/m的前体四丁氧基铪的流动速率，25至100sccm的O2的流动速率，以及20至60sccm的SiH4的流动速率；(ii)0.3至0.5托的室压，以及(iii)400°至500℃的衬底温度。
[0053]一旦形成图2A中显示的结构，包含电正性金属的覆盖层56然后在高k栅极电介质54上形成，提供图2B中显示的结构。典型地，包含电正性金属的覆盖层56包括来自元素周期表的族2(例如IIA)，3(例如IIIA)和13(例如IIIB)的至少一种元素。可以在本发明中使用的族2元素的实例包括Be，Mg，Ca，Sr和/或Ba。可以在本发明中使用的族13元素的实例包括B，Al，Ge和/或In。族3元素的实例包括例如Sc，Y，La，Ce，Pr，Nd，Pm，Sm，Eu，Ga，Tb，Dy，Ho，Er，Tm，Yb，Lu或它们的混合物。
[0054]在一种高度优选的实施方案中，包含电正性金属的覆盖层56包括选自元素周期表的族13的至少一种元素的氧化物或氮化物，该至少一种元素包括例如La，Ce，Pr，Nd，Pm，Sm，Eu，Ga，Tb，Dy，Ho，Er，Tm，Yb，Lu或它们的混合物。在该特定实施方案中，包含电正性金属的覆盖层56最优选地包括La，Ce，Y，Sm，Er和/或Tb的氧化物，La2O3或LaN是最优选的。
[0055]在另一种高度优选的实施方案中，包含电正性金属的覆盖层56包括包含碱土金属的氧化物或氮化物。氧化物优于氮化物。可以在本发明中沉积的包含碱土金属的氧化物的实例包括但不局限于：MgO，CaO，SrO和BaO。在本发明的一种优选实施方案中，包含碱土金属的化合物包括Mg。MgO是在本发明中使用的高度优选的包含碱土金属的材料。
[0056]包含电正性金属的覆盖层56典型地具有大约0.1nm至大约3.0nm的沉积厚度，大约0.3nm至大约1.0nm的厚度更典型。
[0057]不像在形成包含电正性金属的覆盖层时使用PVD技术的现有技术，本发明使用化学汽相沉积(CVD)方法形成包含电正性金属的覆盖层56。使用CVD作为沉积技术提供超薄(大约3.0nm或更小，优选地小于1.0nm)、连续(也就是在沉积层内基本上观察不到破裂)并且跨越表面(例如200mm直径面积)具有极小或不具有厚度变化的包含电正性金属的覆盖层56。“具有极小或不具有”厚度变化意味着跨越沉积表面的厚度不超过15％(换句话说，使用这里描述的CVD方法观察到小于15％的厚度变化)。
[0058]除了前述性质之外，申请者已经确定由CVD沉积的包含电正性金属的覆盖层56不影响(化学地或物理地)形成于其上的层的任何一个。例如，包含电正性金属的覆盖层56的CVD不更改底下的界面层52的厚度。因为下面的层不受包含电正性金属的覆盖层56的CVD所影响，作为结果的器件的迁移率将更高，并且下面的层(也就是界面层和高k栅极电介质)的厚度保持为它们的沉积厚度。当使用PVD技术时，下面的层受影响；特别地，申请者已经确定当使用PVD时，下面的界面层变薄至不期望的厚度，这不利地影响(更改)作为结果的器件的迁移率。
[0059]现在通过参考图4更详细地描述包含电正性金属的覆盖层56的CVD。具体地，图4是可以用于沉积包含电正性金属的覆盖层56的CVD反应室的图示。包括材料50，52和54的衬底100例如位于加热器103上面的真空室102中。然后将真空系统抽空到小于1E-3，优选地小于1E-5托的压力并且将衬底100升高到大约300°至大约400℃的温度，大约325°至大约370℃的温度更优选。同时地，液体质量流控制器107以及两个气相质量流控制器106和110打开。液体质量流107控制器从前体供给管125注入溶解在有机溶剂中的包含电正性金属的前体的溶液。液体夹带在来自质量流控制器110的惰性气体(例如氩)流中；附图标记130表示惰性气体供给管。包含电正性金属的前体包括上述选自族2，3和13的元素的一种与选自贝塔二酮、醇盐、芳基、烷基和酰胺中的至少一个配位基的化合物或络合物，其中贝塔二酮和醇盐是高度优选的配位基。溶剂可以是任何便利的有机化合物，其实际上可以是有极性或无极性的。适当溶剂的实例包括但不局限于：醇、碳氢化合物、醚、酮等。
[0060]术语“贝塔二酮”遍及本申请不仅仅用来表示族2，3或13元素与戊间二酮，2，4-戊二酮的络合物，而且包括与其他贝塔酮类化合物包括乙基戊间二酮，六氟代戊二酮，2，2，6，6-四甲基-3，5-庚二酮，6，6，7，7，8，8，8-七氟代-2，2-二甲基-3，5-辛二酮，9-十八基戊间二酮，苯酰丙酮，苯酰三氟丙酮，1，3-二苯基-1，3-丙烷二酮，甲基丙烯酰氧乙炔丙酮，噻吩甲酰三氟代丙酮，三甲基乙酰丙酮，烯丙基乙酰丙酮以及甲基丙烯酰乙氧丙酮的络合物。
[0061]在本发明中使用的术语“醇盐”表示醇的共轭碱，因此包括结合到带负电的氧原子的有机官能团。醇盐可以写作RO-，其中R是典型地包括大约1至大约16个碳，优选地1至12个碳原子的有机取代基。碳原子可以是直链或枝状。适当醇盐的实例包括甲醇盐、乙醇盐、n-丁醇金属(butoxide)、s-丁醇金属和t-丁醇金属。
[0062]在这里使用的术语“芳基”表示从至少一个芳香环衍生的任何有机官能团或其取代基。芳香环可以包括大约4至大约24个、优选地4至12个、更优地六个碳原子。最优的芳基配位基包括苯基、苯甲基、甲苯基和二甲苯基中的一个。
[0063]术语“烷基”在这里用来表示仅包含以链排列的碳和氢原子的一价(或自由)基。链可以是直链或枝状。烷基可以由有机官能团不取代或取代。烷基形成具有一般公式CnH2n+1的同系列，其中n典型地从1至16，优选地2至12。适当烷基的实例包括甲基、乙基、丁基等。
[0064]术语“酰胺”在本发明中用来表示由链接到氮原子的羰基(C＝O)表征的有机官能团。酰胺典型地具有公式R-(C＝O)-NR’R”，其中彼此独立的R，R’和R”包括氢以及包含1至1，优选地2至12个碳原子的烃基。可以在本发明中使用的酰胺的实例包括ethanideamide和methanideamide。
[0065]可以在本发明中使用的高度优选的包含电正性金属的前体包括但不局限于：四甲基庚二酸镧，以及它的四乙二醇二甲醚加合物。
[0066]前体溶液经过蒸发器组件120并且通过喷头组件119引向衬底100上。气相质量流控制器106将氧或氮(优选地氧)的流引向喷头组件119从而到衬底100上；在附图中，附图标记135表示包括氧或氮的导管。液体质量流控制器的流动速率在大约1E-3至大约1E-1cc/min的范围内，氧或氮的流在大约10至大约100sccm的范围内，并且夹带惰性气体的流动速率在大约100至大约1000sccm的范围内。在沉积期间，反应室中的压力通过泵104和可调节蝶形阀113维持恒定在大约0.1至大约10托的范围内的值。允许沉积进行，直到形成必需厚度的包含电正性金属的覆盖层56。
[0067]在本发明的优选实施方案中，高k电介质54包含氧化铪，并且含电正性金属的覆盖层56包含氧化镧。
[0068]接下来，并且如图2C中所示，导电覆盖层58可选地利用常规沉积处理在包含电正性金属的覆盖层56上形成。可以在形成导电覆盖层58时使用的常规沉积的实例包括CVD、PVD、ALD、溅射或蒸镀。导电覆盖层58利用常规沉积处理在包含电正性金属的覆盖层56的表面上形成，其中可以破坏或可以不破坏各个沉积之间的真空。
[0069]导电覆盖层58包括金属材料和/或能够传导电子的半金属材料。具体地，覆盖层58是金属覆盖层例如金属氮化物或金属硅氮化物。导电覆盖层58提供功能(a)保护包含电正性金属的覆盖层免受环境影响，(b)用作对环境氧的扩散势垒，以及(c)防止包含电正性金属的层与包含Si的导体反应。在覆盖层包含金属的实施方案中，覆盖层58的金属成分可以包括来自元素周期表的族4(例如IVB)或5(例如VB)的金属(使用CA命名法)。因此，导电覆盖层58可以包括Ti，Zr，Hf，V，Nb或Ta，其中Ti或Ta是高度优选的。作为实例，导电覆盖层58优选地包括TiN或TaN。
[0070]除了上述导电覆盖层材料之外，本发明也包括Ti-La-N的三元合金，Ta-La-N的三元合金，或者与La2O3或用于包含电正性金属的层的上述材料中的另一种混合的Ti-La-N或Ta-La-N的三元合金的叠层。如果使用后者，使用包括两种成分的单个层代替单独的包含电正性金属的层和导电覆盖层是可能的。
[0071]导电覆盖层58的物理厚度可以变化，但是典型地，导电覆盖层58具有大约0.5至大约200nm的厚度，大约5至大约80nm的厚度更典型。
[0072]在本发明的一种实施方案中，导电覆盖层58是通过从保持在1550°至1900℃，典型地1600°至1750℃范围内的泻流室中蒸镀Ti，并且使用通过远程射频源的氮的原子/激励射束而沉积的TiN。衬底温度可以在300℃附近并且氮的流动速率可以在0.5sccm至3.0cmm之间。这些范围是典型的但决不限制本发明。氮的流动速率取决于沉积室的具体细节，特别地，室上的泵送速率。TiN可以其他方法例如化学汽相沉积或溅射沉积，并且该技术不是关键的。
[0073]在如图2C中所示形成导电覆盖层58之后，栅极导体60在导电覆盖层58上形成。包括栅极导体60的作为结果的结构在图2D中显示。具体地，导电材料的盖层(blanket layer)利用已知的沉积处理例如物理汽相沉积、CVD或蒸镀在导电覆盖层58上形成。用作栅极导体60的导电材料包括但不局限于：单晶、多晶或非晶形式的包含Si的材料例如Si或SiGe合金层。导电材料60也可以是导电金属或导电金属合金。前述导电材料的组合也在这里考虑。包含Si的材料优选作为栅极导体60，多晶硅是最优选的。
[0074]除了上述导电材料之外，本发明也考虑导体60完全硅化的实例或者包括硅化物与Si或SiGe的组合的叠层。硅化物使用本领域技术人员众所周知的常规硅化处理制成。完全硅化的栅极可以使用常规置换栅极处理形成；其细节对于本发明的实践并不关键。导电栅极材料60的盖层可以掺杂或未掺杂。如果掺杂，可以在形成它时使用现场掺杂沉积处理。作为选择，掺杂的栅极导体可以由沉积、离子注入和退火形成。离子注入和退火可以在对材料叠层形成图案的随后刻蚀步骤之前或之后发生。栅极导体60的掺杂将改变形成的栅极导体的功函数。nMOSFET的掺杂剂离子的说明性实例包括来自元素周期表的族VA的元素(当形成pMOSFET时可以使用族IIIA元素)。在本发明的这点上，沉积的栅极导体60的厚度，也就是高度可以依赖于使用的沉积处理而变化。典型地，栅极导体60具有大约20至大约180nm的垂直厚度，大约40至大约150nm的厚度更典型。
[0075]图2D中显示的材料叠层可以用来制造成如图3A中所示的MOSCAP 70或如图3B中所示的MOSFET 75，利用本领域众所周知的常规工艺。示出的结构的每一个包括已经至少由光刻和刻蚀形成图案的例如图2D中显示的材料叠层。
[0076]MOSCAP形成包括在半导体衬底的表面上形成热牺牲氧化物(没有显示)。使用光刻法，电容器结构的活性区通过刻蚀在场氧化物中打开。在氧化物去除之后，如图2D中所示的材料叠层如上所述形成。具体地，提供由光刻法和刻蚀形成图案的材料叠层，然后掺杂剂引入到栅极导体60中。掺杂剂典型地是P(5E15离子/cm2的注入剂量，使用12keV的注入能量)。掺杂剂使用在950°至1000℃下执行大约5秒的激活退火而激活。在一些情况下，可以接着在500°至550℃之间执行用于界面层/半导体衬底界面态钝化的形成气体退火(5-10％氢)。
[0077]MOSFET形成包括首先如上所述在衬底内形成隔离区，例如沟槽隔离区。牺牲氧化物层可以在隔离区形成之前在衬底上形成。与MOSCAP类似并且在去除牺牲氧化物之后，形成如上所述的材料叠层。在材料叠层形成图案之后，至少一个隔离物80典型地，但不总是，在每个形成图案的材料叠层的暴露侧壁上形成。该至少一个隔离物80包括绝缘体例如氧化物、氮化物、氮氧化物和/或它们的任何组合。该至少一个隔离物80通过沉积和刻蚀形成。
[0078]该至少一个隔离物80的宽度必须足够宽使得源极和漏极硅化物接触(随后形成)不侵蚀形成图案的材料叠层的边缘下面。典型地，当该至少一个隔离物80具有大约20至大约80nm的宽度(如在底部测量)时，源极/漏极硅化物不侵蚀形成图案的材料叠层的边缘下面。
[0079]在本发明的这点上，形成图案的材料叠层也可以通过使得它经历热氧化、氮化或氮氧化处理而钝化。钝化步骤在材料叠层周围形成一层薄的钝化材料。该步骤可以代替隔离物形成的先前步骤或者与其结合使用。当与隔离物形成步骤一起使用时，隔离物形成在材料叠层钝化处理之后发生。
[0080]然后源极/漏极扩散区82形成到衬底中。源极/漏极扩散区82利用离子注入和退火步骤形成。退火步骤用来激活由先前注入步骤注入的掺杂剂。离子注入和退火的条件对于本领域技术人员众所周知。源极/漏极扩散区82也可以包括在使用常规扩展注入的源极/漏极注入之前形成的扩展注入区。扩展注入可以继之以激活退火，或者作为选择，在扩展注入和源极/漏极注入期间注入的掺杂剂可以使用相同的激活退火周期激活。Halo注入也在这里考虑。
[0081]在一些情况下，可以接着在450°至550℃之间执行用于界面层/半导体衬底界面态钝化的形成气体退火(5-10％的氢)。
[0082]上面的处理步骤形成图3B中显示的结构。更多的CMOS处理例如硅化接触(源极/漏极和栅极)的形成以及与金属互连的BEOL(制程后端)互连级的形成可以利用本领域技术人员众所周知的处理步骤形成。
[0083]下面的实例为了说明性目的而提供，因此它不应当解释为以任何方式限制本发明的范围。
[0084]实例
[0085]在该实例中，制备一种材料叠层，包括Si衬底、氧化硅界面层、氧化铪栅极电介质、氧化镧包含电正性金属的层、TiN导电覆盖层以及包含Si的导体。利用上述CVD方法制备氧化镧。具体地，使用溶解在选自包括甲苯和n-辛烷的组中的溶剂中的、包含四甲基庚二酸镧的氧化镧前体。包括包含Si的半导体衬底50、包含硅的氧化物的界面层52、以及包含氧化铪的高k栅极电介质54的衬底放置在上述反应室中，反应室此后被抽空到小于1E-5托的压力，并且加热到400℃。液体前体溶液以0.02cc/min的速率注入到蒸发器中，并且夹带在300sccm的Ar流中。蒸发器维持在160°-190℃的温度。该处理与该范围上的蒸发器温度无关。在沉积期间，反应室温度维持在800mtorr。在这些条件下，维持大约0.1nm/min的生长速率。应当注意，上面给出的具体条件适合于在具体的反应器中建立必需条件，因此只是指导性的。具有不同容积、泵送速度等的反应器可能需要与上面给出的具体流和压力有显著偏差。
[0086]TEM(没有显示)和作为结果的分析显示镧保留在氧化铪中并且氧化硅界面层保持未改变。而且，没有观察到界面层的变薄。
[0087]申请者也已经确定，没有观察到阈值电压随着CVD氧化镧包含电正性金属的覆盖层厚度的增加而降低，而当包含电正性金属的覆盖层由PVD技术沉积时观察到阈值电压的这种降低，从而使得阈值电压偏移对于覆盖层厚度的小变化不敏感，并且使得它更加可制造。申请者也观察到，CVD包含电正性金属的层在相同的Tinv下具有比相应PVD包含电正性金属的层更好的迁移率。
[0088]虽然已经关于其优选实施方案特别地显示和描述了本发明，但是本领域技术人员应当理解，可以进行形式和细节的前述和其他变化而不背离本发明的本质和范围。因此，本发明并不局限于描述和说明的确切形式和细节，而是落在附加权利要求书的范围内。

Claims (35)

1.一种制造半导体结构的方法，包括以下步骤：
将衬底放置在化学汽相沉积反应室中，所述衬底包括半导体衬底、位于所述半导体衬底上的界面层、以及位于所述界面层上的高k栅极电介质；
将包括所述衬底的所述反应室抽空到小于1E-3托的基础压力；
将衬底加热到大约400℃或更低的温度；
将包含电正性金属的前体提供到所述反应室；以及
将包含电正性金属的覆盖层沉积到所述高k栅极电介质上。
2.根据权利要求1的方法，还包括在包含电正性金属的覆盖层上形成导电覆盖层。
3.根据权利要求2的方法，还包括在导电覆盖层上形成栅极导体。
4.根据权利要求1的方法，还包括在包含电正性金属的覆盖层上形成栅极导体。
5.根据权利要求1的方法，其中所述界面层由热处理或者通过在臭氧化的水溶液中处理半导体衬底而形成。
6.根据权利要求1的方法，其中所述包含电正性金属的前体包括至少一种元素和至少一个配位基，其中所述至少一种元素来自元素周期表的族2，3或13。
7.根据权利要求6的方法，其中所述至少一个配位基是贝塔二酮、醇盐、芳基、烷基和酰胺中的一种。
8.根据权利要求6的方法，其中所述至少一种元素是镁或镧。
9.根据权利要求1的方法，其中所述基础压力小于1E-5托。
10.根据权利要求1的方法，其中所述温度为大约325℃至大约370℃。
11.根据权利要求1的方法，其中在所述前体、氧或氮与惰性气体存在的情况下执行所述沉积。
12.根据权利要求11的方法，其中所述前体以大约1E-3cc/min至大约1E-1cc/min的流动速率提供到所述反应室。
13.根据权利要求11的方法，其中所述氧或氮以10sccm至大约100sccm的流动速率提供到所述反应室。
14.根据权利要求11的方法，其中所述惰性气体以大约100sccm至大约1000sccm的流动速率提供到所述反应室。
15.根据权利要求1的方法，其中在所述沉积期间，反应室内的所述压力维持恒定在大约0.1托至大约10托的值。
16.一种制造半导体结构的方法，包括以下步骤：
将衬底放置在化学汽相沉积反应室中，所述衬底包括半导体衬底、位于所述半导体衬底上的界面层、以及位于所述界面层上的氧化铪；
将包括所述衬底的所述反应室抽空到小于1E-3托的基础压力；
将衬底加热到大约400℃或更低的温度；
将氧化镧前体提供到所述反应室；以及
将氧化镧覆盖层沉积到所述氧化铪上。
17.根据权利要求16的方法，还包括在氧化镧覆盖层上形成导电覆盖层。
18.根据权利要求17的方法，还包括在导电覆盖层上形成栅极导体。
19.根据权利要求16的方法，还包括在氧化镧覆盖层上形成栅极导体。
20.根据权利要求16的方法，其中所述界面层由热处理或者通过在臭氧化的水溶液中处理半导体衬底而形成。
21.根据权利要求16的方法，其中所述氧化镧前体包括选自贝塔二酮、醇盐、芳基、烷基和酰胺中的至少一个配位基。
22.根据权利要求16的方法，其中所述基础压力小于1E-5托。
23.根据权利要求16的方法，其中所述温度为大约325℃至大约370℃。
24.根据权利要求16的方法，其中在所述前体、氧或氮与惰性气体存在的情况下执行所述沉积。
25.根据权利要求24的方法，其中所述前体以大约1E-3cc/min至大约1E-1cc/min的流动速率提供到所述反应室。
26.根据权利要求24的方法，其中所述氧或氮以10sccm至大约100sccm的流动速率提供到所述反应室。
27.根据权利要求24的方法，其中所述惰性气体以大约100sccm至大约1000sccm的流动速率提供到所述反应室。
28.根据权利要求16的方法，其中在所述沉积期间，反应室内的所述压力维持恒定在大约0.1托至大约10托的值。
29.一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底的表面上具有第一厚度的界面层；
位于所述界面层的表面上的高k栅极电介质；以及
直接位于所述高k栅极电介质的表面上的、化学汽相沉积的包含电正性金属的覆盖层，其中所述包含电正性金属的覆盖层具有大约3.0nm或更小的厚度，并且所述界面层的所述第一厚度不被所述化学汽相沉积的包含电正性金属的覆盖层所更改。
30.根据权利要求29的半导体结构，还包括位于包含电正性金属的覆盖层上的导电覆盖层。
31.根据权利要求30的半导体结构，还包括位于导电覆盖层上的栅极导体。
32.根据权利要求29的半导体结构，还包括位于包含电正性金属的覆盖层上的栅极导体。
33.根据权利要求29的半导体结构，其中所述包含电正性金属的覆盖层是来自元素周期表的族2，3或13的元素的氧化物或氮化物。
34.根据权利要求29的半导体结构，其中所述包含电正性金属的覆盖层是氧化镧或氧化镁。
35.根据权利要求29的半导体结构，其中所述高k栅极电介质是氧化铪，并且所述包含电正性金属的覆盖层是氧化镧。
CN2008101289761A 2007-07-03 2008-06-27 一种半导体结构及其制造方法 Expired - Fee Related CN101409234B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/773,160 US20090008725A1 (en) 2007-07-03 2007-07-03 Method for deposition of an ultra-thin electropositive metal-containing cap layer
US11/773,160 2007-07-03

Publications (2)

Publication Number Publication Date
CN101409234A true CN101409234A (zh) 2009-04-15
CN101409234B CN101409234B (zh) 2010-10-20

Family

ID=40220773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101289761A Expired - Fee Related CN101409234B (zh) 2007-07-03 2008-06-27 一种半导体结构及其制造方法

Country Status (2)

Country Link
US (2) US20090008725A1 (zh)
CN (1) CN101409234B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102060865A (zh) * 2010-11-15 2011-05-18 南京航空航天大学 酰胺钆配合物的合成方法及其在制备高k材料前驱体的应用
CN103855195A (zh) * 2012-12-03 2014-06-11 财团法人交大思源基金会 栅极堆迭结构及包含其的金属氧化物半导体元件及栅极堆迭结构的制造方法
CN104900502A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 栅介质层的形成方法和mos晶体管的形成方法
CN106298780A (zh) * 2016-09-27 2017-01-04 中国科学院微电子研究所 一种InP衬底MOSCAP的结构及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723798B2 (en) 2007-08-07 2010-05-25 International Business Machines Corporation Low power circuit structure with metal gate and high-k dielectric
JP5280670B2 (ja) * 2007-12-07 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8324090B2 (en) * 2008-08-28 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method to improve dielectric quality in high-k metal gate technology
US7754594B1 (en) * 2009-01-26 2010-07-13 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device
JP2010177240A (ja) * 2009-01-27 2010-08-12 Toshiba Corp 半導体装置及びその製造方法
US20100244206A1 (en) * 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
TW201324587A (zh) * 2011-12-15 2013-06-16 Univ Nat Chiao Tung 半導體元件及其製作方法
US8778750B2 (en) 2012-05-05 2014-07-15 International Business Machines Corporation Techniques for the fabrication of thick gate dielectric
CN103871890B (zh) * 2012-12-18 2016-06-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN104425384B (zh) * 2013-09-10 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139840B1 (ko) * 1995-07-04 1999-02-18 강박광 산소와 마그네슘이 일대일의 비로 들어 있는 마그네슘 유도체를 사용하여 산화마그네슘을 기질 위에 피막하는 방법
US6087231A (en) * 1999-08-05 2000-07-11 Advanced Micro Devices, Inc. Fabrication of dual gates of field transistors with prevention of reaction between the gate electrode and the gate dielectric with a high dielectric constant
US6312565B1 (en) * 2000-03-23 2001-11-06 Agere Systems Guardian Corp. Thin film deposition of mixed metal oxides
US6518634B1 (en) * 2000-09-01 2003-02-11 Motorola, Inc. Strontium nitride or strontium oxynitride gate dielectric
US6660660B2 (en) * 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6696345B2 (en) * 2002-01-07 2004-02-24 Intel Corporation Metal-gate electrode for CMOS transistor applications
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6943097B2 (en) * 2003-08-19 2005-09-13 International Business Machines Corporation Atomic layer deposition of metallic contacts, gates and diffusion barriers
US7071066B2 (en) * 2003-09-15 2006-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for forming high-k gates
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
KR100506822B1 (ko) * 2003-11-08 2005-08-10 엘지전자 주식회사 3차원 다각형의 화면 표시방법
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility
US20050285208A1 (en) * 2004-06-25 2005-12-29 Chi Ren Metal gate electrode for semiconductor devices
US7344934B2 (en) * 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US7479425B2 (en) * 2005-01-20 2009-01-20 Chartered Semiconductor Manufacturing, Ltd Method for forming high-K charge storage device
US7241691B2 (en) * 2005-03-28 2007-07-10 Freescale Semiconductor, Inc. Conducting metal oxide with additive as p-MOS device electrode
US7446380B2 (en) * 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US20060289948A1 (en) * 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
KR100653721B1 (ko) * 2005-06-30 2006-12-05 삼성전자주식회사 질소주입활성영역을 갖는 반도체소자 및 그 제조방법
US20070018214A1 (en) * 2005-07-25 2007-01-25 Micron Technology, Inc. Magnesium titanium oxide films
KR100756035B1 (ko) * 2006-01-03 2007-09-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
US7445976B2 (en) * 2006-05-26 2008-11-04 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an interlayer and structure therefor
EP1863097A1 (en) * 2006-05-29 2007-12-05 Interuniversitair Microelektronica Centrum ( Imec) Method for modulating the effective work function
JP2008205012A (ja) * 2007-02-16 2008-09-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7683439B2 (en) * 2007-03-12 2010-03-23 Freescale Semiconductor, Inc. Semiconductor device having a metal carbide gate with an electropositive element and a method of making the same
US20080237604A1 (en) * 2007-03-30 2008-10-02 Husam Niman Alshareef Plasma nitrided gate oxide, high-k metal gate based cmos device
US7772073B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
US20090159976A1 (en) * 2007-12-20 2009-06-25 Matthias Goldbach Integrated circuit and method for making an integrated circuit
US7994036B2 (en) * 2008-07-01 2011-08-09 Panasonic Corporation Semiconductor device and fabrication method for the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102060865A (zh) * 2010-11-15 2011-05-18 南京航空航天大学 酰胺钆配合物的合成方法及其在制备高k材料前驱体的应用
CN103855195A (zh) * 2012-12-03 2014-06-11 财团法人交大思源基金会 栅极堆迭结构及包含其的金属氧化物半导体元件及栅极堆迭结构的制造方法
CN104900502A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 栅介质层的形成方法和mos晶体管的形成方法
CN106298780A (zh) * 2016-09-27 2017-01-04 中国科学院微电子研究所 一种InP衬底MOSCAP的结构及其制备方法

Also Published As

Publication number Publication date
US20090008725A1 (en) 2009-01-08
US20090294876A1 (en) 2009-12-03
CN101409234B (zh) 2010-10-20

Similar Documents

Publication Publication Date Title
CN101409234B (zh) 一种半导体结构及其制造方法
CN100485936C (zh) 半导体结构及其制造方法
CN100477224C (zh) 半导体结构及其制造方法
US9059314B2 (en) Structure and method to obtain EOT scaled dielectric stacks
CN100530693C (zh) 控制金属栅极叠层中平带/阈值电压的方法及其结构
CN1992275B (zh) 具有金属和多晶硅栅电极的高性能电路及其制造方法
KR101144436B1 (ko) 도전성 전극의 일함수를 변경하기 위한 금속 불순물 도입
US7943460B2 (en) High-K metal gate CMOS
TWI497647B (zh) 使用矽化物電極和矽化物－鍺化物合金電極之ｃｍｏｓ整合方案
JP2009059882A (ja) 半導体装置
CN101097949A (zh) 具有栅叠层的半导体结构和制造这种半导体结构的方法
TWI233165B (en) Semiconductor device fabrication method
US20120018813A1 (en) BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS
US7935591B2 (en) Method for fabricating PMOS transistor and method for forming dual gate using the same
CN103871895A (zh) 用于制造场效应晶体管器件的方法
US7880241B2 (en) Low-temperature electrically activated gate electrode and method of fabricating same
US7998820B2 (en) High-k gate dielectric and method of manufacture
US20090283836A1 (en) Cmos structure including protective spacers and method of forming thereof
Alshareef et al. Effect of thin metal layers on the work function of polysilicon-metal electrode stacks
KR20070117213A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171117

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171117

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101020

Termination date: 20190627

CF01 Termination of patent right due to non-payment of annual fee