CN101399286B - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置。以往，在超结结构的半导体装置中，元件区域端部的耗尽层的曲率较大，所以确保较宽的终端区域，并通过在终端区域反复设置p型半导体层和n型半导体层等，使耗尽层向衬底水平方向扩展，从而防止耗尽层端部的内部电场集中。但存在终端区域的宽度大、芯片尺寸增大的问题。本发明在具有超结结构的半导体区域的端部设置包围元件区域的绝缘区域。由于元件区域的耗尽层在绝缘区域终止，所以元件区域的端部不是曲面形状。即，在耗尽层中不存在内部电场集中的曲面，所以不需要设置终端区域来促进耗尽层向水平方向扩展的措施。由于不需要终端区域，所以可实现芯片尺寸的小型化。或者，能够扩大元件区域的面积。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及降低了具有超结结构的半导体元件的周边部面积的半导体装置。
背景技术
作为能实现高耐压和低接通电阻的硅半导体晶片，例如已知有下述晶片结构：呈柱状设置p型半导体层和n型半导体层，并且垂直于晶片表面而形成多个pn结。
这些晶片结构，通过将p型半导体区域和n型半导体区域的杂质浓度以及宽度选择为希望的值，在施加反向电压时能够利用pn结实现高耐压。下面将这种结构称作超结(super junction)结构并进行说明。
在以往具有超结结构的半导体装置的情况下，不仅在元件区域中，在其外周的终端区域中也交替地配置p型半导体层以及n型半导体层，由此来确保耐压(例如参照专利文献1和专利文献2)。
参照图6，作为以往的半导体装置的一例，以具有超结结构的MOSFET为例进行说明。
图6是MOSFET的周边部附近的剖视图。该MOSFET具有在n+型衬底101上交替配置有p型半导体层102和n型半导体层105的超结结构，在超结结构的表面上设置有MOSFET的元件区域E。
元件区域E在柱状p型半导体层102和n型半导体层105的表面上设置有p型基极层103，经由栅极绝缘膜108设置有贯通p型基极层103的深度的栅极电极109。在p型基极层103的表面上，设置有n型源极扩散层104，在p型基极层103和n型源极扩散层104上设置有源极电极107。而且，在p型基极层103和源极电极107之间，设置有p型接触层110。
在图6中，若将形成MOSFET的区域，更具体而言例如是到p型基极层103的端部为止的区域作为元件区域E，将其外周的、到n+型衬底101(芯片)的端部为止的区域作为终端区域T，则p型半导体层102和n型半 导体层105为了提高耐压而一直配置到终端区域T。
另外，在终端区域T的n型半导体层105、p型半导体层102上，经由绝缘膜113设置有磁场隔板(フィ—ルドプレ—ト)电极114。磁场隔板电极114与源极电极107或者栅极电极109连接，与设置在p型基极层103端部的p型RESURF层(リサ—フ
Figure G2008101617906D0002085235QIETU
)115一并起到提高耐压的作用。
专利文献1：日本特开2006-313892号公报(第9页、图1)
专利文献2：日本特开2003-101022号公报(第9页、图15)
一般而言，在形成于n型杂质的半导体区域和p型杂质的半导体区域之间的接合面的耗尽层中，形成有从n型朝向p型的内部电场。即，在耗尽层端部形成为具有一定曲率的曲面形状时，耗尽层的内部电场集中到该曲面。曲面的曲率越大，则内部电场的集中越强，所以需要将耗尽层向衬底的水平方向扩展来缓和耗尽层端部的曲率。
为了实现由p型半导体层和n型半导体层形成的超结结构，需要充分提高p型半导体层以及n型半导体层的杂质浓度。因此，形成在元件区域E端部的耗尽层的曲率将变得非常大，所以需要形成如下结构，即在元件区域的端部或者元件区域外周的终端区域，可缓和耗尽层的曲率并能够确保足够耐压的结构。
例如，在图6中，利用p型RESURF层115或磁场隔板电极114等，将耗尽层向衬底的水平方向(平行于衬底表面的方向)扩展而缓和内部电场的集中，并且，在终端区域T中也设置p型半导体区域102以及n型半导体区域105，从而确保耐压。
在图6的情况下，终端区域T的p型半导体区域102以及n型半导体区域105受到施加在元件区域的电压的影响，所以在靠近元件区域E的区域中，耗尽层充分扩展，越朝向端部，其扩展越小。
因此，形成越朝向端部则耗尽层的扩展越弱的结构，与利用保护环(RESURF层)等向衬底水平方向扩展耗尽层而缓和曲率的情况同样地能够缓和耗尽层端部的电场集中。
即，不限于MOSFET，在具有超结结构的半导体装置中，一般都通过在终端区域设置p型半导体区域和n型半导体区域来确保耐压，该区域越大，则从确保耐压的角度来看越理想。
但是，由于在终端区域配置多个p型半导体层和n型半导体层，即使元件区域E的面积相等，也导致芯片尺寸变大。例如，与非超结结构的MOSFET即在n型半导体层上形成元件区域的MOSFET相比较，即便元件区域的面积以及MOSFET的特性相同，超结结构的MOSFET的芯片尺寸也更大，一片晶片上的芯片容纳率也更小。
超结结构的晶片由于制造工序也复杂，所以成本往往容易增高，除此之外，单位晶片内的芯片容纳率也较低，因此存在进一步增加成本的问题。
或者，如果抑制芯片尺寸的增大，则元件区域的面积减小，在MOSFET的情况下存在接通电阻增加的问题。
发明内容
本发明是鉴于上述课题做出的，通过提供一种半导体装置来解决上述课题，该半导体装置具备：一导电型半导体衬底；半导体区域，其设置在该一导电型半导体衬底上，彼此相互抵接地交替配置一导电型半导体层和逆导电型半导体层，在垂直于所述一导电型半导体衬底的方向上形成多个pn结；元件区域，其设置在该半导体区域的表面；以及绝缘区域，其包围所述元件区域的外周而设置，所述绝缘区域设置成从所述半导体区域的表面到达所述半导体衬底，并且以所述绝缘区域的侧面露出的方式设置在所述半导体区域的端部，所述绝缘区域的外周端与所述一导电型半导体衬底的外周端一致。
根据本实施方式，在施加反向电压时扩展的耗尽层端部不是曲面形状，在耗尽层端部不会产生内部电场的集中。在耗尽层端部是具有一定曲率的曲面形状的情况下，由于内部电场集中到曲面，所以需要考虑设置成在终端区域使耗尽层向衬底水平方向充分扩展。但是，在本实施方式中，由于耗尽层端部不是曲面形状，所以不需要形成避免耗尽层端部的内部电场集中的结构。
也就是说，即便是超结结构的半导体装置，也不需要在元件区域的外侧配置多个p型半导体区域和n型半导体区域，而且，也不需要保护环等缓和耗尽层端部的曲率的机构。
因此，能够大幅缩小芯片尺寸，能降低半导体芯片的成本。例如，在耐压为600V的具有超结结构的半导体晶片的情况下，以往作为配置有p型半导体区域及n型半导体区域、或者保护环等的终端区域，作为自元件区域的一个端部的宽度，需要有250μm左右，例如，芯片尺寸是2mm2，但根据本实施方式，只要确保将元件区域外周包围的绝缘区域的宽度(100μm左右)即可，能够将芯片尺寸减小30％左右。
而且，在维持与以往具有超结结构的半导体装置同样的耐压和相同的芯片面积的情况下，能够扩大元件区域的面积，所以，例如在MOSFET的情况能够降低接通电阻。
附图说明
图1是(A)用于说明本发明的实施方式的半导体装置的俯视图，(B)是剖视图；
图2是用于说明本发明的实施方式的半导体装置的概要图；
图3(A)、(B)、(C)是用于说明本发明的实施方式的半导体装置的制造方法的剖视图；
图4(A)、(B)、(C)是用于说明本发明的实施方式的半导体装置的制造方法的剖视图；
图5(A)、(B)是用于说明本发明的实施方式的半导体装置的制造方法的剖视图；
图6是用于说明以往的半导体装置的剖视图。
附图标记说明
1n+型半导体衬底                   2半导体区域
21、211  n型半导体层              22、221、22n p型半导体层
3沟道层                           6沟槽
7栅极绝缘膜                       8栅极电极
9源极区域                         10主体区域
16层间绝缘膜                      17源极电极
18源极配线                        19漏极电极
30绝缘区域                        31凹部
32绝缘膜                          50耗尽层
51沟槽                            100MOSFET
101n+型衬底                       102p型半导体层
103p型基极层                      104n型源极扩散层
105n型半导体层                    107源极电极
110p型接触层                  SB衬底
E元件区域                     T终端区域
W1绝缘区域宽度                W2沟槽宽度
W3终端区域宽度                Wd切割刀片宽度
具体实施方式
参照图1至图5，作为本发明的实施方式，以在元件区域形成MOSFET的情况为例进行详细说明。
在图1中示出本实施方式的MOSFET100。图1(A)是俯视图，图1(B)是图1(A)的a-a线剖视图。另外，在图1(A)中省略了表面的金属电极及绝缘膜。
本实施方式的MOSFET100包括一导电型半导体衬底1、半导体区域2、元件区域E、和绝缘区域30。
参照图1(A)，在一导电型半导体衬底上设置了半导体区域的衬底SB的表面上，如虚线所示设置有MOSFET的元件区域E。在元件区域E的外周设置有绝缘区域30，绝缘区域30的外周端与衬底SB的端部一致。
尽管省略详细的图示，但元件区域E的栅极电极被引出到衬底SB的周边部，并连接到由与栅极电极相同的多晶硅层构成的栅极引出部8c上。栅极引出部8c与设于其上的栅极配线(未图示)连接，栅极配线与例如设于芯片角部的栅极焊盘电极(未图示)连接。
参照图1(B)，一导电型半导体衬底1例如是高浓度的n型(n+型)硅半导体衬底。
半导体区域2是在n+型硅半导体衬底1上设置的超结结构的半导体区域。在此，所谓超结结构是指如下结构，即n型半导体层21和p型半导体层22彼此相互抵接地交替配置，在垂直于n+型硅半导体衬底1表面的方向上形成有多个pn结。另外，也可以在p型半导体层22的底部形成n型半导体层21。
元件区域E是在半导体区域2的表面进行希望的杂质扩散等而形成晶体管单元等的区域，在本实施方式中，作为一例，形成有绝缘栅型半导体元件(MOSFET)的单元。
MOSFET的结构如下所述。
在n+型硅半导体衬底1上设置具有超结结构的半导体区域2。利用n+型的硅半导体衬底1和半导体区域2的n型半导体层21构成漏极区域。
沟道层3是设置在半导体区域2表面的p型杂质区域。沟槽6设置成具有贯通沟道层3而到达n型半导体层21的深度，利用膜厚与驱动电压相应的栅极绝缘膜(例如氧化膜)7覆盖沟槽6的内壁。
在沟槽6内埋设有栅极电极8。栅极电极8例如是掺杂有杂质(例如磷(P))的多晶硅层。
在与沟槽6邻接的沟道层3的表面，设置有高浓度的n型杂质区域即源极区域9，在相邻的源极区域9之间的沟道层3的表面，设置有高浓度的p型杂质区域即主体区域10。源极区域9经由栅极绝缘膜7与栅极电极8邻接。由沟槽6包围的区域作为MOSFET的一个单元。
层间绝缘膜16设置成至少覆盖在栅极电极8上。源极电极17是由A1等构成的、一般含有用于防止尖峰信号(スパイク)的硅且被构图为希望的配线形状的金属电极层，经由层间绝缘膜16之间的接触孔与源极区域9和主体区域10接触。
在元件区域E周围的衬底SB表面，与栅极电极8连接的栅极引出部8c延伸，与该栅极引出部重叠的栅极配线18以及与栅极配线18连接的栅极焊盘电极(未图示)也利用和源极电极17相同的金属层来设置。另外，在衬底SB的背面设置有漏极电极19。
绝缘区域30由凹部31、至少设置在凹部31内壁的绝缘膜32构成。在本实施方式中，绝缘膜32例如埋入在凹部31内。绝缘膜32可以形成热氧化膜，也可以在形成热氧化膜之后埋入TEOS(tetraethyl orthosilicate：原硅酸四乙酯)膜、氮化膜等绝缘膜，或者埋入聚酰亚胺膜等绝缘树脂层。另外，也可以不形成热氧化膜。
绝缘区域30包围元件区域E外周而设置，其深度为从半导体区域2的表面到达到半导体衬底1的深度。而且，绝缘区域30设置在半导体区域2的端部，以使其端部的侧面露出。在绝缘区域30被埋入的情况下，绝缘区域30的外周端与衬底SB的外周端一致。
在本实施方式中，将直到沟道层3的配置区域为止的区域作为元件区域E。即，绝缘区域30与元件区域E的端部抵接。
图2是表示向本实施方式的MOSFET100施加了反向电压时耗尽层50 扩展的状况的概要图。另外，省略元件区域E的MOSFET的详细说明。
半导体区域2是超结结构，在施加反向电压时，在n型半导体区域21和p型半导体区域22各自的区域内，耗尽层50向衬底SB的垂直方向(垂直于衬底SB表面的方向)扩展。并且，在半导体区域2整体被耗尽后，确保耐压直到达到临界电场强度。
此时，根据设置在元件区域E端部的绝缘区域30，耗尽层50终止。即，耗尽层50形成为其端部并不呈曲面形状。
这样，由于在耗尽层50的端部并不存在内部电场集中的曲面，所以不必像以往那样在终端区域T配置多个p型半导体层102和n型半导体层105，或是配置磁场隔板电极114、RESURF区域115等来缓和耗尽层的曲率。
即，不需要以往结构(图6)中的终端区域T，可以相应地减小芯片尺寸。作为一个例子，例如，在耐压为600V的具有超结结构的半导体晶片(芯片尺寸例如是2mm2)的情况下，在以往结构中，终端区域T的宽度(从元件区域E的端部到终端区域T的宽度)W3需要有250μm左右。但根据本实施方式，只要确保将元件区域E的外周包围的绝缘区域30宽度W1(参照图1(B))为100μm左右即可，能够将芯片尺寸减小30％左右。
或者，在维持与以往相同的芯片尺寸的情况下，能够扩大元件区域的面积，在MOSFET的情况下，可谋求降低接通电阻。
下面，参照图3和图4，对本实施方式的绝缘区域30的制造方法的一个例子进行说明。
本实施方式的MOSFET在超结结构的半导体区域的端部设置侧面露出的绝缘区域30。其可以如下所述形成。
如图3(A)所示，在n++型硅半导体衬底1上以希望的厚度层积n型外延层，形成以希望的距离间隔开的沟槽51，并且，形成n型半导体层211。沟槽51的开口宽度W2设置成，其中心C配置在切割线DL上。另外，也可以在沟槽51的底部残留n型外延层。
接着，在整个面上以希望的厚度层积p型外延层22′(图3(B))，利用整个面的各向异性蚀刻而形成与n型半导体层211邻接的p型半导体层221(图3(C))。此后，至少一次以上反复进行该外延层的形成工序和整个面的各向异性蚀刻工序，交替地邻接形成全部由外延层构成的n型半导体区域21和p型半导体区域22。
n型半导体区域21和p型半导体区域22全部都是外延层，能够形成为希望的厚度(宽度)。
图4是进行最后(第n次)的外延层形成工序和整个面的各向异性蚀刻工序而形成第n个p型半导体层22n之后的剖视图。在最初形成的沟槽51之间，形成有多个n型半导体层21和p型半导体层22，在切割线DL上仅残留希望宽度的凹部31(图4(A))。
通过在整个面上形成绝缘膜32，在凹部31中例如埋入绝缘膜32。凹部31可以全部由热氧化膜形成，也可以在形成热氧化膜之后埋入TEOS膜、氮化膜等绝缘膜，或者埋入聚酰亚胺膜等绝缘树脂层(图4(B))。另外，也可以不形成热氧化膜。
此后，通过蚀刻除去表面的绝缘膜32，形成超结结构的半导体区域2之后，在其表面形成希望的元件区域E(在此为MOSFET)(图4(C))。
之后，通过进行切割，按各个元件区域E分割成各个半导体芯片。各半导体芯片在半导体区域2的端部设置有绝缘区域30，其侧面在衬底SB(半导体芯片)的端部露出。另外，最初的沟槽51的宽度W2，考虑n型半导体层21、p型半导体层22的宽度以及切割线DL的位置(芯片尺寸)来进行选择，绝缘区域30的内侧能够形成全部由外延层构成超结结构的半导体区域2。
另外，若如图4(B)所示在凹部31形成绝缘膜，则在凹部31的中心附近可能会产生空洞，或是产生从两侧形成的绝缘膜在中心没有良好接合的缺陷部分。但是，如果是使绝缘区域30的形成区域与切割线吻合的上述方法，则在该半导体晶片10形成希望的元件区域之后，通过切割而除去这些缺陷部分的绝缘区域30，从而不会给各半导体装置(MOSFET的芯片)的特性带来影响。
具体而言，通过设置成沟槽51的开口宽度W2的中心C配置在切割线DL上(图3(A))，从而能够使绝缘区域30的形成区域和切割线重叠。
这种情况下，成为半导体芯片的区域配置有所有形成超结的p型半导体层以及n型半导体层，所以在如上所述形成第三半导体层之后，反复进行其他外延层的形成工序和蚀刻工序，交替地邻接配置p型半导体层22和n型半导体层21。
进一步参照图5对其他实施方式进行说明。
图5表示凹部31中没有完全埋入绝缘膜32，仅在其侧面形成有绝缘区域30的情况。
参照图5(A)进行说明。沟槽51的开口宽度W2的中心C配置在切割线DL上，这一点与图4相同，但由于切割线DL的宽度实际上较宽，所以留出切割刀片宽度Wd而设置绝缘区域30。即，与在凹部31的侧面露出的例如p型半导体层22邻接地形成例如宽度与其相等的绝缘区域30。
这种情况下，作为半导体芯片的区域也配置有所有形成超结的p型半导体层以及n型半导体层，所以如上所述反复进行p型外延层的形成工序和蚀刻工序以及n型外延层的形成工序和蚀刻工序，交替地邻接配置p型半导体层22和n型半导体层21。
根据该结构，由于在绝缘区域30之间(凹部31的底部)，切割未形成绝缘膜32的区域，所以能够抑制切割刀片的劣化。
并且，也可以如图5(B)所示，在作为半导体芯片的区域中配置绝缘区域30。
即，图5(A)表示元件区域E的下方全部是超结结构的情况，但在图5(B)中，在元件区域E的下方，以一定间隔配置宽度与n型半导体层21和p型半导体层22的宽度大致相等的绝缘区域30。在元件区域E下方，n型半导体层21、p型半导体层22以及绝缘区域30抵接，在切割线DL上，适当选择沟槽51的宽度W2、n型半导体层21、p型半导体层22、绝缘区域30的宽度，以留出切割刀片的宽度Wd而形成绝缘区域。由此，在切割刀片的宽度Wd的区域中不形成绝缘膜32，设置与p型半导体层22(或者n型半导体层21)邻接的绝缘区域30。
由于这种情况下也能在不存在绝缘膜(绝缘区域30)32的区域进行切割，所以能够防止切割刀片的劣化。

Claims (2)

1.一种半导体装置，其特征在于，具备：
一导电型半导体衬底；
半导体区域，其设置在该一导电型半导体衬底上，彼此相互抵接地交替配置一导电型半导体层和逆导电型半导体层，在垂直于所述一导电型半导体衬底的方向上形成多个pn结；
元件区域，其设置在该半导体区域的表面；以及
绝缘区域，其包围所述元件区域的外周而设置；
其中，所述绝缘区域设置成从所述半导体区域的表面到达所述半导体衬底，并且以所述绝缘区域的侧面露出的方式设置在所述半导体区域的端部，所述绝缘区域的外周端与所述一导电型半导体衬底的外周端一致。
2.如权利要求1所述的半导体装置，其特征在于，所述元件区域设置有绝缘栅型半导体元件。
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