CN101388651B - 高速数字接口的接收器 - Google Patents

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Abstract

一种高速数字接口的接收器，包括至少一差动放大器、一对电阻性元件、一电流源以及一对晶体管。至少一差动放大器于一对输入端接收差动小信号，并输出放大后的差动信号。每一个电阻性元件具有一端耦接至差动放大器的输入端之一，及另一端用以接收参考电压。此些晶体管的漏极是分别耦接至差动放大器的输入端，此些晶体管的源极是一同耦接至电流源，此些晶体管的栅极接收从放大后的差动信号所导出的差动反馈信号。

Description

高速数字接口的接收器
技术领域
本发明是有关于一种高速数字接口的接收器，且特别是有关于具有可以降低直流偏移及改善阻抗匹配的限制性的放大器的接收器。
背景技术
于高速数字接口的接收器端具有放大高频低功率信号的需求。此需求可以通过专用的差动放大器达成，此差动放大器基本上由一连串的低增益大频宽放大器及一平行的反馈回路所组成。
请参照图1，其绘示乃于高速数字接口的接收器端的传统限制性的差动放大器的方块图。差动放大器10包括输入匹配电路11、放大区域12以及反馈方块13。放大区域12是由一连串的大频宽放大器所组成，用以得到足够的增益。直流反馈回路上的反馈方块13是平行连接于放大区域12的输入端及输出端之间。所有的电路元件是被固定为差动形式。为了简化的目的，输入匹配电路11是由单一电阻构成。输入匹配电路11是被固定于二个输入端14和15之间，输入端14和15分别从前一级电路接收单端输入信号Vinp和Vinn。然后于输出端18和19可以分别得到相对应的单端输出信号Voutp和Voutn。
反馈方块13是由放大器16及RC网络17所组成。RC网络17包括方块17’及17”。方块17’用以达成低通滤波的目的。方块17”则如图所示，于放大区域12的第一放大器的输入端的节点A及B上，结合直接的输入信号Vinp和Vinn及反馈信号FBp及FBn。故于节点A及节点B，通过单端单端反馈信号FBp及FBn而达成所欲的直流偏移的降低。
图1中的传统差动放大器10只降低了部分的直流偏移，因为其不只放大了有用的输入信号Vinp和Vinn，也放大了来自前级电路或内在产生于放大器10的输入端的任何直流偏移信号。直流偏移信号的振幅可能与输入信号的振幅相同，甚或大于输入信号的振幅，如此可能会使得差动输出信号饱和并带有错误的信息。此外，由于RC网络17是连接至输入匹配电路11，故反馈方块13亦明显地降低输入阻抗匹配。
发明内容
有鉴于此，本发明的目的就是在提供一种高速数字接口的接收器，具有可以降低直流偏移及改善阻抗匹配的限制性的放大器。
根据本发明的第一方面，提出一种高速数字接口的接收器，包括至少一差动放大器、一对电阻性元件、一电流源以及一对晶体管。至少一差动放大器于一对输入端接收差动小信号，并输出放大后的差动信号。每一个电阻性元件具有一端耦接至差动放大器的输入端之一，及另一端用以接收参考电压。此些晶体管的漏极是分别耦接至差动放大器的输入端，此些晶体管的源极是一同耦接至电流源，此些晶体管的栅极接收从放大后的差动信号所导出的差动反馈信号。
根据本发明的第二方面，提出一种高速数字接口的接收器，包括至少一差动放大器、一对电阻性元件、一对低通滤波器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管以及第九晶体管。至少一差动放大器于一对输入端接收差动小信号，并输出放大后的差动信号。每一个电阻性元件具有一端耦接至差动放大器的输入端之一，及另一端用以接收参考电压。此对低通滤波器接收放大后的差动信号，并从放大后的差动信号导出差动反馈信号。第一晶体管及第二晶体管的漏极是分别耦接至差动放大器的输入端，第一晶体管及第二晶体管的栅极接收差动反馈信号。第三晶体管的漏极是耦接至第一晶体管及第二晶体管的源极，第三晶体管的源极接收地电压，第三晶体管的栅极接收偏压电压。第四晶体管的源极接收工作电压，第四晶体管的漏极输出参考电压，第四晶体管的栅极是耦接至第四晶体管的漏极。第五晶体管的源极接收工作电压，第五晶体管的漏极是耦接至第四晶体管的栅极。第六晶体管的源极接收工作电压，第六晶体管的栅极是耦接至第五晶体管的栅极及第六晶体管的漏极。第七晶体管的漏极是耦接至第五晶体管的漏极，第七晶体管的栅极接收共模电压。第八晶体管的漏极是耦接至第六晶体管的漏极，第八晶体管的栅极接收参考电压。第九晶体管的漏极是耦接至第七晶体管及第八晶体管的源极，第九晶体管的源极接收地电压，第九晶体管的栅极接收偏压电压。
根据本发明的第三方面，提出一种高速数字接口的接收器，包括至少一差动放大器、一对电阻性元件、一对低通滤波器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第十三晶体管。至少一差动放大器于一对输入端接收差动小信号，并输出放大后的差动信号。每一个电阻性元件具有一端耦接至差动放大器的输入端之一，及另一端用以接收参考电压。此对低通滤波器接收放大后的差动信号，并从放大后的差动信号导出差动反馈信号。第一晶体管及第二晶体管的漏极是分别耦接至差动放大器的输入端，第一晶体管及第二晶体管的栅极接收差动反馈信号。第三晶体管的漏极是耦接至第一晶体管及第二晶体管的源极，第三晶体管的栅极接收第一偏压电压。第四晶体管的栅极接收第一偏压电压。第五晶体管的漏极是耦接至第三晶体管的源极，第五晶体管的源极接收地电压。第六晶体管的漏极是耦接至第四晶体管的源极，第六晶体管的源极接收地电压，第六晶体管的栅极是耦接至第五晶体管的栅极及第四晶体管的漏极。第七晶体管的漏极输出参考电压，第七晶体管的栅极接收第二偏压电压。第八晶体管的漏极是耦接至第四晶体管的漏极，第八晶体管的栅极接收第二偏压电压。第九晶体管的源极接收工作电压，第九晶体管的漏极是耦接至第七晶体管的源极，第九晶体管的栅极接收第三偏压电压。第十晶体管的源极接收工作电压，第十晶体管的漏极是耦接至第八晶体管的源极，第十晶体管的栅极接收第三偏压电压。第十一晶体管的漏极是耦接至第七晶体管的源极，第十一晶体管的栅极接收共模电压。第十二晶体管的漏极是耦接至第八晶体管的源极，第十二晶体管的栅极接收参考电压。第十三晶体管的漏极是耦接至第十一晶体管及第十二晶体管的源极，第十三晶体管的源极接收地电压，第十三晶体管的栅极接收第四偏压电压。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示于高速数字接口的接收器端的传统限制性的差动放大器的方块图。
图2绘示依照本发明较佳实施例的高速数字接口的接收器的方块图。
图3绘示图2的接收器200的晶体管层次的详细电路图。
图4绘示图2的接收器200的晶体管层次的另一详细电路图。
[主要元件标号说明]
10：差动放大器
11：输入匹配电路
12：放大区域
13：反馈方块
14、15：输入端
16：放大器
17：RC网络
17’、17”：方块
18、19：输出端
200、300、400：接收器
210、310、410：至少一差动放大器
220：电阻性匹配电路
230：输入共模偏压电路
240：偏移消除电路
241：第一低通滤波器
242：第二低通滤波器
243、343、443：缓冲器
245：定电流源
320：电阻性元件
341、342、441、442：低通滤波器
具体实施方式
请参照图2，其绘示乃依照本发明较佳实施例的高速数字接口的接收器的方块图。接收器200包括至少一差动放大器210、电阻性匹配电路(resistive matching circuit)220、输入共模偏压电路(input common modebias circuit)230以及偏移消除电路(offset cancellation circuit)240。
至少一差动放大器210可为单一差动放大器，亦可以为多个差动放大器串联而成。至少一差动放大器210具有第一输入端X1、第二输入端X2、第一输出端Y1及第二输出端Y2。第一输入端X1及第二输入端X2是分别耦接至第一耦合电容C1及第二耦合电容C2。至少一差动放大器210以交流耦合的方式馈入差动小信号(Vinp，Vinn)。其中，第一输入端X1接收正输入信号Vinp，第二输入端X2接收负输入信号Vinn。至少一差动放大器210输出放大后的差动信号(Voutp，Voutn)。其中，第一输出端Y1输出正输出信号Voutp，第二输出端Y2输出负输出信号Voutn。
接收器200的输入阻抗是通过电阻性匹配电路220而与相对应的传送器(未绘示于图)的输出阻抗匹配。改善后的阻抗匹配可以降抵接收信号的功率损耗。电阻性匹配电路220具有第一电阻R1及第二电阻R2，第一电阻R1及第二电阻R2的值实值上是给定为同一电阻值R，然并不限定，第一电阻R1及第二电阻R2的值是依据接收器200的输入阻抗与传送器的输出阻抗匹配与否所决定。第一电阻R1的第一端是耦接至第一输入端X1，第二电阻R2的第一端是耦接至第二输入端X2，第二电阻R2的第二端及第一电阻R1的第二端是于节点S共同耦接至输入共模偏压电路230。
输入共模偏压电路230用以于节点S提供参考电压。此外，输入共模偏压电路230具有单位增益缓冲器(unit gain buffer)232，单位增益缓冲器232实质上是由运算放大器(OP amplifier)所构成。运算放大器具有正输入端以接收共模电压VRX_CM，以及负输入端耦接至本身的输出端。输入共模偏压电路230用以提供输入共模偏压(VRX-CM-R×Ib/2)至至少一差动放大器210的输入端(X1，X2)。如此一来，至少一差动放大器210的输入端(X1，X2)不会发生过冲(overshoot)或下冲(undershoot)。共模电压VRX_CM通常会介于工作电压(Vdd)及地电压(Ground)之间，例如为工作电压的一半(Vdd/2)。
偏移消除电路240用以消除至少一差动放大器210所具有的输入偏移Voffset，避免至少一差动放大器210进入饱和模式(saturation mode)。偏移消除电路240包括第一低通滤波器(LPF1)241、第二低通滤波器(LPF2)242、缓冲器243、一对晶体管M1及M2以及定电流源245。
第一低通滤波器241耦接至至少一差动放大器210的第一输出端Y1，第二低通滤波器242耦接至至少一差动放大器210的第二输出端Y2。第一低通滤波器241及第二低通滤波器242用以过滤出至少一差动放大器210所输出的放大后的差动信号中的直流成份以产生差动反馈信号。缓冲器243是耦接于低通滤波器241及242以及晶体管M1及M2的栅极间。晶体管M1及M2提供了分别流经第一电阻R1及第二电阻R2的电流Ib1及电流Ib2，使得至少一差动放大器210的输出端的直流准位分别为(VRX_CM-Ib1×R)及(VRX_CM-Ib2×R)。因此，当电流Ib1等于电流Ib2时，至少一差动放大器210的输入偏移系被消除。
第一晶体管M1的栅极及第二晶体管M2的栅极用以接收差动反馈信号。第一晶体管M1的漏极端是耦接至第一输入端X1，第一晶体管M1的源极端是耦接至定电流源245，第二晶体管M2的漏极端是耦接至第二输入端X2，第二晶体管M2的源极端是耦接至定电流源245。
此外，于电路实现中，单位增益缓冲器232与定电流源245亦可视为运算放大器电路，将可简化电路实现的复杂度。请参照图3，其绘示乃图2的接收器的晶体管层次的详细电路图。接收器300包括至少一差动放大器310、一对电阻性元件320(R1，R2)、一对低通滤波器341及342、缓冲器343、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8以及第九晶体管M9。
至少一差动放大器310于一对输入端(X1，X2)接收差动小信号，并输出放大后的差动信号。每一个电阻性元件(R1，R2)具有一端耦接至差动放大器310的输入端之一，及另一端用以接收参考电压(节点S的电压)。此对低通滤波器341及342接收放大后的差动信号，并从放大后的差动信号导出差动反馈信号。第一晶体管M1及第二晶体管M2的漏极是分别耦接至差动放大器310的输入端(X1，X2)，第一晶体管M1及第二晶体管M2的栅极接收差动反馈信号。缓冲器343是耦接于第一晶体管M1及第二晶体管M2的栅极及低通滤波器341及342之间。
第三晶体管M3的漏极是耦接至第一晶体管M1及第二晶体管M2的源极，第三晶体管M3的源极接收地电压GND，第三晶体管M3的栅极接收偏压电压Vbias。第四晶体管M4的源极接收工作电压VDD，第四晶体管M4的漏极输出参考电压，第四晶体管M4的栅极是耦接至第四晶体管M4的漏极。第五晶体管M5的源极接收工作电压VDD，第五晶体管M5的漏极是耦接至第四晶体管M4的栅极。
第六晶体管M6的源极接收工作电压VDD，第六晶体管M6的栅极是耦接至第五晶体管M5的栅极及第六晶体管M6的漏极。第七晶体管M7的漏极是耦接至第五晶体管M5的漏极，第七晶体管M7的栅极接收共模电压VRX_CM。第八晶体管M8的漏极是耦接至第六晶体管M6的漏极，第八晶体管M8的栅极接收参考电压，亦即耦接至节点S。第九晶体管M9的漏极是耦接至第七晶体管M7及第八晶体管M8的源极，第九晶体管M9的源极接收地电压GND，第九晶体管M9的栅极接收偏压电压Vbias。第三晶体管M3～第九晶体管M9的整体功能是可视为同于单位增益缓冲器232与定电流源245。
接收器300的运作原理如同上述的接收器200，于此不再重述。此外，接收器并不限于上述的二级接收器，亦可以其它形式的接收器实现，例如为串接式接收器，请参照图4，其绘示乃图2的接收器的晶体管层次的另一详细电路图。接收器400包括至少一差动放大器410、一对电阻性元件R1及R2、一对低通滤波器441及442、缓冲器443、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12以及第十三晶体管M13。
至少一差动放大器410于一对输入端(X1，X2)接收差动小信号，并输出放大后的差动信号。每一个电阻性元件(R1，R2)具有一端耦接至差动放大器410的输入端之一，及另一端用以接收参考电压(节点S的电压)。此对低通滤波器441及442接收放大后的差动信号，并从放大后的差动信号导出差动反馈信号。第一晶体管M1及第二晶体管M2的漏极是分别耦接至差动放大器441的输入端(X1，X2)，第一晶体管M1及第二晶体管M2的栅极接收差动反馈信号。缓冲器443是耦接于第一晶体管M1及第二晶体管M2的栅极及低通滤波器441及442之间。
第三晶体管M3的漏极是耦接至第一晶体管M1及第二晶体管M2的源极，第三晶体管M3的栅极接收第一偏压电压Vb1。第四晶体管M4的栅极接收第一偏压电压Vb1。第五晶体管M5的漏极是耦接至第三晶体管M3的源极，第五晶体管M5的源极接收地电压GND。第六晶体管M6的漏极是耦接至第四晶体管M4的源极，第六晶体管M6的源极接收地电压GND，第六晶体管M6的栅极是耦接至第五晶体管M5的栅极及第四晶体管M4的漏极。
第七晶体管M7的漏极输出参考电压，第七晶体管M7的栅极接收第二偏压电压Vb2。第八晶体管M8的漏极是耦接至第四晶体管M4的漏极，第八晶体管M8的栅极接收第二偏压电压Vb2。第九晶体管M9的源极接收工作电压VDD，第九晶体管M9的漏极是耦接至第七晶体管M7的源极，第九晶体管M9的栅极接收第三偏压电压Vb3。第十晶体管M10的源极接收工作电压VDD，第十晶体管M10的漏极是耦接至第八晶体管M8的源极，第十晶体管M10的栅极接收第三偏压电压Vb3。
第十一晶体管M11的漏极是耦接至第七晶体管M7的源极，第十一晶体管M11的栅极接收共模电压VRX_CM。第十二晶体管M12的漏极是耦接至第八晶体管M8的源极，第十二晶体管M12的栅极接收参考电压，亦即耦接至节点S。第十三晶体管M13的漏极是耦接至第十一晶体管M11及第十二晶体管M12的源极，第十三晶体管M13的源极接收地电压GND，第十三晶体管M13的栅极接收第四偏压电压Vb4。第三晶体管M3～第十三晶体管M13的整体功能是可视为同于单位增益缓冲器232与定电流源245。接收器400的运作原理如同上述的接收器200，于此不再重述。
本发明上述实施例所揭露的高速数字接口的接收器，利用简单的电路使得差动放大器能够具有输入端的阻抗匹配、输入共模偏压以及输入偏移消除的特性。本发明利用阻抗匹配的特性以馈入差动小信号而不会产生功率损耗。同时，利用输入共模偏压的特性使得接收器的输入端不会过冲或下冲。此外，亦可避免差动放大器进入饱和模式。而且，本发明上述实施例所揭露的接收器，其电路具有简易的特性，可以很容易地实现电路，减少成本的支出。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (8)

1. 一种高速数字接口的接收器，包括：
至少一差动放大器，用以于一对输入端接收差动小信号，并输出放大后的差动信号；
一对电阻性元件，每一个电阻性元件具有一端耦接至该差动放大器的输入端之一，及另一端用以接收参考电压；
一电流源；以及
一对晶体管，该些晶体管的漏极是分别耦接至该差动放大器的输入端，该些晶体管的源极是一同耦接至该电流源，该些晶体管的栅极接收从该放大后的差动信号所导出的差动反馈信号。
2. 根据权利要求1所述的接收器，还包括运算放大器，该运算放大器的正输入端用以接收共模电压，该运算放大器的负输入端是耦接至该运算放大器的输出端，该输出端产生该参考电压。
3. 根据权利要求1所述的接收器，还包括一对低通滤波器，该对低通滤波器接收该放大后的差动信号并输出该差动反馈信号。
4. 根据权利要求3所述的接收器，还包括缓冲器，该缓冲器是耦接于该些晶体管的栅极及该些低通滤波器之间。
5. 一种高速数字接口的接收器，包括：
至少一差动放大器，用以于一对输入端接收差动小信号，并输出放大后的差动信号；
一对电阻性元件，每一个电阻性元件具有一端耦接至该差动放大器的输入端之一，及另一端用以接收参考电压；
一对低通滤波器，用以接收该放大后的差动信号，并从该放大后的差动信号导出差动反馈信号；
第一晶体管及第二晶体管，该第一晶体管及该第二晶体管的漏极是分别耦接至该差动放大器的输入端，该第一晶体管及该第二晶体管的栅极接收该差动反馈信号；
第三晶体管，该第三晶体管的漏极是耦接至该第一晶体管及该第二晶体管的源极，该第三晶体管的源极接收地电压，该第三晶体管的栅极接收偏压电压；
第四晶体管，该第四晶体管的源极接收工作电压，该第四晶体管的漏极端输出该参考电压，该第四晶体管的栅极是耦接至该第四晶体管的漏极；
第五晶体管，该第五晶体管的源极接收该工作电压，该第五晶体管的漏极是耦接至该第四晶体管的栅极；
第六晶体管，该第六晶体管的源极接收该工作电压，该第六晶体管的栅极是耦接至该第五晶体管的栅极及该第六晶体管的漏极；
第七晶体管，该第七晶体管的漏极是耦接至该第五晶体管的漏极，该第七晶体管的栅极接收共模电压；
第八晶体管，该第八晶体管的漏极是耦接至该第六晶体管的漏极，该第八晶体管的栅极接收该参考电压；以及
第九晶体管，该第九晶体管的漏极是耦接至该第七晶体管及该第八晶体管的源极，该第九晶体管的源极接收该地电压，该第九晶体管的栅极接收该偏压电压。
6. 根据权利要求5所述的接收器，还包括缓冲器，该缓冲器是耦接于该第一晶体管及该第二晶体管的栅极及该些低通滤波器之间。
7. 一种高速数字接口的接收器，包括：
至少一差动放大器，用以于一对输入端接收差动小信号，并输出放大后的差动信号；
一对电阻性元件，每一个电阻性元件具有一端耦接至该差动放大器的输入端之一，及另一端用以接收参考电压；
一对低通滤波器，用以接收该放大后的差动信号，并从该放大后的差动信号导出差动反馈信号；
第一晶体管及第二晶体管，该第一晶体管及该第二晶体管的漏极是分别耦接至该差动放大器的输入端，该第一晶体管及该第二晶体管的栅极接收该差动反馈信号；
第三晶体管，该第三晶体管的漏极是耦接至该第一晶体管及该第二晶体管的源极，该第三晶体管的栅极接收第一偏压电压；
第四晶体管，该第四晶体管的栅极接收该第一偏压电压；
第五晶体管，该第五晶体管的漏极是耦接至该第三晶体管的源极，该第五晶体管的源极接收地电压；
第六晶体管，该第六晶体管的漏极是耦接至该第四晶体管的源极，该第六晶体管的源极接收该地电压，该第六晶体管的栅极是耦接至该第五晶体管的栅极及该第四晶体管的漏极；
第七晶体管，该第七晶体管的漏极输出该参考电压，该第七晶体管的栅极接收第二偏压电压；
第八晶体管，该第八晶体管的漏极是耦接至该第四晶体管的漏极，该第八晶体管的栅极接收该第二偏压电压；
第九晶体管，该第九晶体管的源极接收工作电压，该第九晶体管的漏极是耦接至该第七晶体管的源极，该第九晶体管的栅极接收第三偏压电压；
第十晶体管，该第十晶体管的源极接收该工作电压，该第十晶体管的漏极是耦接至该第八晶体管的源极，该第十晶体管的栅极接收该第三偏压电压；
第十一晶体管，该第十一晶体管的漏极是耦接至该第七晶体管的源极，该第十一晶体管的栅极接收共模电压；
第十二晶体管，该第十二晶体管的漏极是耦接至该第八晶体管的源极，该第十二晶体管的栅极接收该参考电压；以及
第十三晶体管，该第十三晶体管的漏极是耦接至该第十一晶体管及该第十二晶体管的源极，该第十三晶体管的源极接收该地电压，该第十三晶体管的栅极接收第四偏压电压。
8. 根据权利要求7所述的接收器，还包括缓冲器，该缓冲器是耦接于该第一晶体管及该第二晶体管的栅极及该些低通滤波器之间。
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