CN101339924B - 半导体器件 - Google Patents
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Abstract
本发明提供一种具有更高应力耐性的密封环构造的半导体器件。其具有：包括多个半导体元件的半导体层、设置在半导体层之上的绝缘膜、贯通绝缘膜并包围整个半导体元件的筒状体，筒状体具有：在其周向分别相互分离并且平行的多个筒状插塞、与各筒状插塞相交叉的多个壁部。
Description
技术领域
本发明涉及一种半导体器件，特别涉及一种包围半导体元件的外周、防止向芯片内部传播应力的密封环的构造。
背景技术
随着微处理器和存储器等半导体器件向精细化的发展，晶体管等元件级的集成度飞速提高。因此，为了适应基底级的高集成化，需要实现布线类的高集成化的多层布线。但是，随着布线类的精细化，以往，处理延长，布线层中的信号延迟、即RC延迟将增大，从而阻碍动作速度的高速化。因此，为了实现微处理器等的更高速化，不可或缺地需要减小布线电阻R和布线间电容C。关于减小布线电阻R，可以通过将布线材料从以往的Al更改为Cu来大幅度地减小电阻值。Cu不同于Al，其蚀刻加工极其困难，但另一方面，却比较容易利用台阶覆盖(stepcoverage)良好的作为薄膜形成法的CVD法和用于进行嵌入的镀敷法来形成厚膜，作为有效利用所述Cu的优点而消除其缺点的加工处理工艺，众所周知有镶嵌(damascene)法。所说的镶嵌法是指以下技术：预先在层间绝缘膜上形成布线用的槽，以嵌入该槽的方式在晶片的整个面上淀积Cu膜，并利用CMP法除去除了嵌入槽内的部分之外的Cu膜，在层间绝缘膜内形成Cu布线。
另一方面，关于减小布线间电容C，正在研究引入相对介电常数更低的所谓low-k膜作为层间绝缘膜材料来取代以往的SiO2膜的技术。作为low-k膜的材料，受到人们关注的甲基倍半硅氧烷(MSQ)由于甲基的存在使得分子构造内产生间隙，因此膜就成了多孔膜。人们担心这种膜密度低的low-k膜，由于吸湿性高，再加上渗透进来杂质而导致介电常数增加，会影响可靠性。并且，在因划片(dicing)和CMP研磨等而产生应力作用时，可能由于low-k膜的机械强度脆弱而容易发生破坏，再有，可能由于low-k膜的低界面紧密性而产生层间剥离。因此，在具有low-k膜的半导体器件中，利用金属布线包围形成有电路元件的有源区域的周围，设置所谓的密封环。通过利用金属布线包围有源区域的周 围，可以防止CMP研磨时和划片时的应力传播，防止low-k膜发生破坏以及层间剥离。
专利文献1：日本特开2005-167198号公报
专利文献2：日本特开2006-93407号公报
为了要使层间绝缘膜的介电常数更低，目前正在积极地研究low-k膜的开发，还在研究采用更低介电常数的多孔硅(porous silica)等的多孔质膜。然而，其机械强度随着介电常数的降低而显著降低。因此，相对于划片时的来自外部的应力，加在密封环上的负荷也相对地增加。即，密封环防止划片时在划片线(scribe line)附近所产生的局部应力向芯片内部传播，但是，由于密封环附近的low-k膜的强度降低，因而加到密封环自身的应力增加。由此，密封环不能承受应力而发生部分破坏或裂纹(crack)，从而不能充分发挥作为密封环的功能。其结果是，任由水等杂质渗进有源区域内部，导致性能劣化。这样，要使层间绝缘膜的介电常数更低，同时提高密封环自身的应力耐性是不可或缺的。
发明内容
本发明就是鉴于上述问题而做出的，目的在于提供一种具有应力耐性更高的密封环构造的半导体器件。
本发明的半导体器件包括：包括多个半导体元件的半导体层、设置在上述半导体层之上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导体元件的筒状体，其特征在于，上述筒状体具有：在其周向分别相互分离并平行的多个筒状插塞(plug)、以及与各上述筒状插塞交叉的多个壁部。
根据本发明的半导体器件，和以往构造的密封环相比，可以提高密封环自身的应力耐性，因此，即使在随着构成布线层的层间绝缘膜的低介电常数化，施加应力时加在密封环上的负荷增加的情况下，也能防止密封环自身发生破坏。
附图说明
图1(a)是表示形成有本发明之半导体器件的晶片的一部分的俯视图，图1(b)是对图1(a)中以虚线A包围的区域进行放大后的俯视图。
图2是沿图1(b)中的2-2线的剖视图。
图3是表示本发明的实施例的密封插塞的构造的立体图。
图4是针对施加到密封环上的应力与以往构造进行比较的图，是表示本发明效果的图。
图5是本发明的半导体器件的制造工序图。
图6是表示本发明的实施例2的半导体器件的一部分的俯视图。
图7是沿图6中的7-7线的剖视图。
图8是表示本发明的实施例2的密封插塞的构造的立体图。
图9是表示本发明的密封插塞的其它构造例子的俯视图。
符号说明
1：半导体器件，10：密封环，11：密封插塞，12：第1密封布线，13：密封插塞，13-1：筒状插塞，13-2：壁部，14：第2密封布线，15：密封插塞，15-1：筒状插塞，15-2：壁部，16：第3密封布线，21：半导体层，22～27：层间绝缘膜
具体实施方式
以下，参照附图对本发明的实施例进行说明。并且，在以下所示的附图中，对于实质相同或等效的构成要素、部分，标记同一参照符号。
(实施例1)
图1(a)是表示形成有本发明的实施例1之半导体器件1的晶片100的一部分的俯视图。在晶片100上格子状地设置有成为划片时的切割区的划片线200，通过沿着划片线200进行划片，而将半导体器件1切割为单片化的芯片。半导体器件1在以包围其周围的方式形成的划线200的附近形成有密封环10。即，密封环10形成在被切割成芯片的半导体器件1的端面附近，并且以包围形成有电路部分的有源区域20的 方式，形成为筒形形状。由此，密封环10在进行划片等时，可以防止在芯片端面附近产生的局部应力向有源区域20传播。
图1(b)是图1(a)中以实线包围的区域A的放大图，图2是沿图1(b)中的2-2线的剖视图。如图2所示，半导体器件1由下述部分构成：半导体层21，其形成有晶体管等电路元件；布线层，其在半导体层21的上部，在多个层立体地形成布线。在布线层中，例如层叠有由6个层构成的层间绝缘膜22～27，在该层间绝缘膜22～27内形成有构成多层布线的接触插塞31、通孔插塞33和35、第1～第3布线32、34、36，此外，在芯片端面的附近，以贯通层间绝缘膜22～27的方式形成有密封环10。
第1层间绝缘膜22，是在半导体层21上形成的、形成金属布线前的平坦化膜，其消除在基板工序中所形成的所有台阶。作为第1层间绝缘膜22的材料，例如使用BPSG等。在第1层间绝缘膜22内，形成有和半导体层21上形成的电路元件进行电连接的接触插塞31、以及在密封环10的下方形成的插塞11。接触插塞31和插塞11，例如利用钨等形成。
第2、第4和第6层间绝缘膜23、25、27分别具有依次层叠了防止扩散膜23a、25a、27a、low-k膜23b、25b、27b、帽(cap)膜23c、25c、27c的层叠构造。另一方面，第3和第5层间绝缘膜24、26分别具有依次层叠了防止扩散膜24a、26a、low-k膜24b、26b的层叠构造。防止扩散膜23a～27a例如由SiN或SiC等构成，作为用于防止布线和密封环的构成材料Cu的扩散的屏障层发挥作用。帽膜23c、25c、27c例如由SiO2、SiC、SiOC、SiCN、SiN、SiON等构成，发挥作为low-k膜23b～27b的表面保护膜的功能。low-k膜23b～27b为了抑制RC延迟，由介电常数比较低的例如甲基倍半硅氧烷(MSQ：methylsilsesquioxane)、氢倍半硅氧烷(HSQ：hydrogensilsesquioxane)、CDO膜(Carbon-Doped Oxide)、高分子膜(聚酰亚胺(polyimide)类、聚对二甲苯(parylene)类、特富龙(注册商标)类、其它聚合类)、非结晶碳膜等形成。并且，作为low-k膜所使用的材料的相对介电常数最好在3.0以下。
第1布线32形成在第2层间绝缘膜23内，第2布线34形成在第4 层间绝缘膜25内，第3布线36形成在第6层间绝缘膜27内。第1布线32通过接触插塞31而和形成于半导体层21的电路元件进行电连接。通孔插塞33形成在第3层间绝缘膜24内，使第1布线32和第2布线34进行电连接。通孔插塞35形成在第5层间绝缘膜26内，使第2布线34和第3布线36进行电连接。这些布线和通孔插塞为了抑制RC延迟，而使用电阻比较低的Cu。Cu因为扩散系数大，容易在硅和层间绝缘膜内扩散，所以为了防止Cu的扩散，这些布线和通孔插塞的表面，例如，形成了由Ta、TaN、W、WN、WSi、Ti、TiN、TiSiN等构成的屏障金属层32a～36a。
密封环10是对各层间绝缘膜22～27内形成的各构成部分进行结合而构成的。即，密封环10由下述部分构成：第1密封布线12，其形成在第2层间绝缘膜23内，并和插塞11连接；第2密封布线14，其形成在第4层间绝缘膜25内；第3密封布线16，其形成在第6层间绝缘膜27内；密封插塞13，其在第3层间绝缘膜24内，与第2密封布线14一体形成，并也和第1密封布线12连接；密封插塞15，其在第5层间绝缘膜26内，与第3密封布线16一体形成，并也和第2密封布线14连接。即，密封环10，通过交替地层叠密封布线和密封插塞，而以贯通层间绝缘膜23～27的方式形成。这些密封布线和密封插塞，和在有源区域20上形成的多层布线一样，都由铜形成。因此，为了防止Cu向层间绝缘膜内扩散，在密封布线和密封插塞的表面也形成了由Ta、TaN、W、WN、WSi、Ti、TiN、TiSiN等构成的屏障金属层12a～16a。
在这里，图1(b)是包括密封环10的半导体器件1的俯视图，在形成有密封10的部分，为了能够理解内部的密封插塞13、15的构造而利用虚线表示了形成密封插塞的部分。图3是仅抽出了密封插塞13、15的立体图。如图1～图3所示，密封插塞13、15由下述部分构成：2个筒状插塞13-1、15-1，其沿着密封10的延伸方向相互分离、并且呈平行设置的筒状；壁部13-2、15-2，其在上述二重构造的筒状插塞之间，以大致和上述插塞垂直相交的方式等间隔地配置，并且和筒状插塞13-1、15-1连接。即，如图1和图3所示，密封插塞13、15由二重构造的筒状插塞13-1、15-1，和与之以正交方式连接的壁部13-2、15-2构成梯形构造体。密封插塞13、15通过采用上述构造，可以提高密封环的机械强度。即，通过密封插塞13、15构成沿密封环10的2个平行的 筒状插塞13-1、15-1，密封环10部分变为2重构造，所以和以单一构造构成筒状插塞的情况相比，机械强度提高了。并且，因为在由2个平行的构造体构成的筒状插塞13-1、15-1之间，等间隔地形成与之大致垂直相交的壁部13-2、15-2，所以加强了整个密封环的强度，密封环10的机械强度进一步提高。由此，即使在由于使用脆弱的low-k膜而导致加到密封环10上的应力相对增加的情况下，也能够避免密封环自身发生破坏这一不良现象。
图4是和以往的密封环进行比较的、表示本实施例的密封环构造的效果的图。划片等时在芯片端面附近所产生的应力，被施加到密封环10上，如图4所示，在以单一构造形成的以往的密封环构造的情况下，对从外部施加的应力的抗力小，因而所施加的应力的大部分加到密封环10上。与此相对，在本实施例的密封环的情况下，因为在二重构造的筒状插塞13-1、15-1之间以与之大致垂直相交的方式形成有壁部13-2、15-2，所以，对所施加的应力的抗力发挥作用，施加到构成密封环10的其它部分、即密封布线和筒状插塞上的应力就大幅度减小，从而可以提高整个密封环的应力耐性。更详细而言，因为应力的作用方向和壁部13-2、15-2的长度方向基本一致，所以能确保壁部13-2、15-2自身的应力耐性。因为壁部13-2、15-2受到来自外部的应力而产生作为其反作用力的抗力，所以，将大幅度地减小加到密封环的构成部分中壁部以外的其它构成部分上的应力，从而整个密封环的应力耐性提高。
接下来，参照图5所示的制造工序图，对具有上述构造的半导体器件1的制造方法进行说明。首先，经过公知的电路元件形成工序，在半导体层21(晶片)的有源区域20内形成晶体管等电路元件。然后，在形成了电路元件的晶片上淀积例如PBSG膜，之后，在大约850℃的N2 气氛中实施回流平坦化处理，形成第1层间绝缘膜22。之后，在平坦化之后的BPSG膜上形成用于形成接触插塞31和插塞11的开口。然后，利用使用WF6和H2作为反应气体的CVD法，以嵌入上述开口内部的方式淀积钨，形成接触插塞31和插塞11。之后，利用CMP法等除去淀积在第1层间绝缘膜22上的多余的钨，并且使第1层间绝缘膜22平坦化(图5(a))。
然后，在第1层间绝缘膜22上形成第2层间绝缘膜23。首先，利用等离子体CVD法在第1层间绝缘膜22上淀积5～200nm左右的SiN 膜，形成防止扩散膜23a。通过形成该防止扩散膜23a来防止构成布线和密封环的Cu向第1层间绝缘膜22内扩散。然后，在防止扩散膜23a上形成厚度100～5000nm左右的low-k膜23b。作为low-k膜的材料，例如可以使用甲基倍半硅氧烷(MSQ)，作为其形成方法可以使用SOD(Spin on dielectrics)法，即、在旋涂(spin coating)溶液之后，实施热处理，而形成薄膜。另外，作为low-k膜的形成方法，不限于涂敷法，也可以使用CVD法来形成。此外，也可以在形成low-k膜23b之后，向low-k膜23b的表面照射氦等离子体来进行表面改质处理。由此，来改善和low-k膜23b上所形成的帽膜23c的接合性，从而很难发生界面剥离。然后，利用使用SiH4和O2作为反应气体的CVD法在low-k膜23b上淀积5～200nm左右的SiO2膜，形成帽膜23c。该帽膜23c除了发挥作为low-k膜23b的表面保护膜的功能之外，还发挥作为对low-k膜实施后述的蚀刻处理时的硬掩模的功能。由以上的防止扩散膜23a、low-k膜23b、帽膜23c形成第2层间绝缘膜23。然后，在帽膜23c上形成在要形成第1布线32和第1密封布线12的部位具有开口的光掩模，利用各向异性干式蚀刻处理，对帽膜23c、low-w膜23b以及防止扩散膜23a进行蚀刻，形成布线槽40a和40b(图5(b))，布线槽40a和40b用于利用镶嵌法形成第1布线32和第1密封布线12。
然后，利用溅射法在之前的工序中所形成的布线槽40a和40b的底面和侧面上淀积2～50nm的TiN膜，形成屏障金属层12a和32a。通过形成屏障金属层，来防止作为布线32和第1密封布线12的材料的Cu的扩散。此外，作为屏障金属层的形成方法，也可以采用使用TiCl4和NH3作为反应气体的CVD法。然后，利用电镀法，以填充布线槽40a和40b的方式淀积Cu膜，形成第1布线32并形成第1密封布线12。另外，也可以在实施Cu镀层之前，利用CVD法在形成了屏障金属层的布线槽40a和40b内淀积Cu，生成电镀籽层。然后，例如在250℃的N2气氛中进行退火处理。之后，利用CMP法除去淀积在帽层23c上的Cu，并且进行表面的平坦化处理。在该Cu除去工序中，作为能确保高研磨率且晶片面内的研磨率的均匀性的研磨条件，例如最好设定为研磨压力为2.5～4.5psi、研磨垫(pad)和晶片间的相对速度为60～80m/min。由此，在布线槽40a和40b内利用镶嵌法形成第1布线32和第1密封布线12(图5(c))。
然后，在形成了第1布线32和第1密封布线12的晶片上依次形成第3层间绝缘膜24和第4层间绝缘膜25。第3层间绝缘膜由防止扩散膜24a和low-k膜24b构成，第4层间绝缘膜25由防止扩散膜25a和low-k膜25b以及帽层25c构成。这些构成第3和第4层间绝缘膜的防止扩散膜、low-k膜和帽膜，利用和上述第2层间绝缘膜的形成方法相同的方法形成。在形成了第3和第4层间绝缘膜24和25之后，在帽膜25c上形成在要形成通孔插塞33和密封插塞13的部位上具有开口的光掩模，利用各向异性干式蚀刻对第3和第4层间绝缘膜24和25进行蚀刻，形成用于形成通孔插塞33和密封插塞13的布线槽41a和41b(图5(d))。并且，最好以相同规格来形成布线槽41a和41b的宽度尺寸。
然后，在帽膜25c上形成在要形成第2布线34和第2密封布线14的部位具有开口的光掩模，利用各向异性干式蚀刻处理对第4层间绝缘膜25进行蚀刻，形成用于形成第2布线34和第2密封布线14的布线槽42a和42b(图5(e))。
接下来，利用溅射法，在上述工序中在第3和第4层间绝缘膜内形成的布线槽41a、41b、42a、42b的底面和侧面上淀积TiN膜，形成屏障金属层13a、14a、33a、34a。然后利用电镀法，以填充布线槽41a、41b、42a、42b的方式淀积Cu膜，形成通孔插塞33和第2布线34，并且形成密封插塞13和第2密封布线14。即，利用一举形成通孔部和布线部的双镶嵌法形成通孔插塞33和第2布线34、以及密封插塞13和第2密封布线14。在形成了Cu膜后，例如，在250℃的N2气氛中进行退火处理。之后，利用CMP法除去淀积在帽层25c上的Cu，并进行表面的平坦化处理(图5(f))。
接下来，在经过上述工序后的晶片上依次形成第5层间绝缘膜26和第6层间绝缘膜27。第5层间绝缘膜和第3层间绝缘膜一样，由防止扩散膜26a和low-k膜26b构成，第6层间绝缘膜27和第2及第4层间绝缘膜一样，由防止扩散膜27a、low-k膜27b和帽膜27c构成。这些构成第5和第6层间绝缘膜的防止扩散膜、low-k膜以及帽膜，利用和上述第2层间绝缘膜的形成方法相同的方法形成。接下来，在第5层间绝缘膜26和第6层间绝缘膜27内形成用于形成第3布线36的布线槽44b、用于形成通孔插塞35的布线槽43b、用于形成密封布线16的布线槽44a、以及用于形成密封插塞15的布线槽43a。这些布线槽，利 用和在上述第3及第4层间绝缘膜24及25内形成的布线槽的形成方法相同的方法来形成(图5(g))。
接下来，利用溅射法，在上述工序中在第5和第6层间绝缘膜内所形成的布线槽43a、43b、44a、44b的底面和侧面上淀积TiN膜，形成屏障金属层15a、16a、35a、36a。然后，利用电镀法，以填充布线槽43a、43b、44a、44b的方式淀积Cu膜，形成通孔插塞35和第3布线36，并形成密封插塞15和密封布线16。即，利用一举形成通孔部和布线部的双镶嵌法来形成通孔插塞35和第3布线36、以及密封插塞15和密封布线16。在形成了Cu膜之后，例如，在250℃的N2气氛中进行退火处理。之后，利用CMP法除去淀积在帽层25c上的Cu，并进行表面的平坦化处理(图5(h))。经过以上工序就完成了本发明的半导体器件1。
另外，在本实施例中，使用双镶嵌法来同时形成密封环和多层布线，即同时形成密封插塞、密封布线和通孔插塞、电路布线，但是也可以使用单镶嵌法。即，在这种情况下，在层间绝缘膜内形成密封插塞和通孔插塞后，形成上层的层间绝缘膜，利用镶嵌法仅形成密封布线和电路布线部分。
(实施例2)
接下来，参照附图对本发明的实施例2的半导体器件2的结构进行说明。实施例2中的半导体器件2，其构成密封环的密封插塞的构造与上述实施例1中的不同。图6是对本实施例中的半导体器件的密封环50进行了放大的俯视图，图7是沿图6的7-7线的剖视图。在图6中，和上述实施例1一样，利用虚线表示形成密封插塞的部分，以便能够理解内部的密封插塞的构造。图8是仅抽出本实施例中的密封插塞的立体图。如图7所示，作为构成本实施例中的密封环50的构成部分的密封插塞53，设置在第3层间绝缘膜24内，并和第1密封布线52以及第2密封布线54连接。此外，密封插塞55设置在第5层间绝缘膜26内，并和第2密封布线54以及第3密封布线56连接。如图6和图8所示，密封插塞53、55由下述部分构成：2个筒状插塞53-1、55-1，其沿着密封环50延伸的方向相互分离、并且呈平行设置的筒形形状；壁部53-2、55-2，其在上述的二重构造的筒状插塞53-1、55-1之间，以在斜向右的方向和斜向左的方向上交替地和筒状插塞53-1、55-1相交的方式均匀配置。
通过使密封插塞53、55采用上述构造，和实施例1一样，可以提高密封环的机械强度。即，筒状插塞构成沿密封环50的2个平行的构造体，由此，密封环50就部分地变为2重构造，因此，和以单一构造构成筒状插塞的情况相比，提高了机械强度。此外，因为在这2个筒状插塞之间，形成有在斜向右的方向和斜向左的方向上交替地和筒状插塞相交的壁部，所以，加强了筒状插塞的强度，进一步提高了密封环50的机械强度。由此，和实施例1一样，即使由于使用脆弱的low-k膜而导致施加到密封环50上的应力和以往相比增加了，也可以避免密封环自身发生破坏这一不良状况。
本实施例的半导体器件2，可以利用和上述实施例1的半导体器件1相同的制造工艺来制造，可以通过变更实施例1的在形成密封插塞53、55时所使用的光掩模的形状来制作。
根据以上的说明可知，根据本发明的半导体器件，在交替地层叠密封布线和密封插塞而构成的密封环中，构成密封环的筒状插塞呈二重构造，并以和筒状插塞正交或斜向地相交的方式设置有壁部，所以，和未设置壁部的以往构造的密封环相比，可以提高密封环自身的强度。因此，即使在随着构成布线层的层间绝缘膜的低介电常数化，其机械强度变得更加脆弱，施加应力时加到密封环上的负荷进一步增加的情况下，也能防止密封环本身发生破坏。此外，由于密封环的机械强度增加，密封环自身变得不易被破坏，因此，也可降低所施加的应力向密封环内部的有源区域传播、给电路部分带来不良影响的可能性。
(变形例)
图9(a)～(d)是表示密封环的其它构造例子的俯视图。图9(a)和实施例1中的密封环构造相似，在筒状插塞由相互分离并且平行的三个构造体构成这一点上与实施例1不同。图9(b)和实施例2中的密封环构造相似，在平行的两个筒状插塞之间，在斜向右的方向和斜向左的方向与筒状插塞相交的壁部的构成部分，呈现在筒状插塞的大致中间部位相交的状态。即，以X形构成壁部。图9(c)和图9(b)所示的构造相比，筒状插塞由相互分离并且平行的三个构造体构成。图9(d)将壁部设计成所谓的蜂窝(Honeycomb)构造。通过将密封环的构造设置成如上述各变形例的构造，可以进一步提高密封环的机械强度。
Claims (8)
1.一种半导体器件，具有：包括多个半导体元件的半导体层、设置在上述半导体层上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导体元件的筒状体，其特征在于，
上述筒状体包含第一密封插塞和第二密封插塞，
所述第一密封插塞包括隔着所述绝缘膜中的第一绝缘膜在横向上相互分离的第一筒状插塞和第二筒状插塞、以及与所述第一筒状插塞和第二筒状插塞相互交叉的多个壁部，且在所述第一绝缘膜内以平行的方式配置的所述第一筒状插塞和所述第二筒状插塞与第一密封布线垂直交叉且电气连接；以及
所述第二密封插塞包括隔着所述绝缘膜中的第二绝缘膜在横向上相互分离的第三筒状插塞和第四筒状插塞、以及与所述第三筒状插塞和第四筒状插塞相互交叉的多个壁部，且在所述第二绝缘膜内以平行的方式配置的所述第三筒状插塞和所述第四筒状插塞与第二密封布线垂直交叉且电气连接，所述第一绝缘膜隔着所述第二密封布线与所述第二绝缘膜垂直地分离，
所述第一密封插塞、所述第一密封布线、所述第二密封插塞、所述第二密封布线按此顺序层叠。
2.根据权利要求1所述的半导体器件，其特征在于，
上述壁部分别和上述筒状插塞正交。
3.根据权利要求2所述的半导体器件，其特征在于，
各上述壁部是沿上述筒状体的周向等间隔地设置的。
4.根据权利要求1所述的半导体器件，其特征在于，
各上述壁部在斜向右的方向和斜向左的方向上交替地与上述筒状插塞相交叉。
5.根据权利要求1所述的半导体器件，其特征在于，
在上述绝缘膜内具有金属布线，该金属布线与上述半导体元件中的至少一个连接，至少由一层构成；
上述筒状体由与上述金属布线相同的金属材料构成。
6.根据权利要求5所述的半导体器件，其特征在于，
上述筒状体由铜构成。
7.根据权利要求5所述的半导体器件，其特征在于，
上述金属布线在上述绝缘膜内形成于相互分离的多个层，并具有对相互邻接的上层布线和下层布线进行连接的通孔插塞；
上述筒状插塞和上述壁部，设置在与上述通孔插塞相同的深度位置。
8.根据权利要求1至7任意一项所述的半导体器件，其特征在于，
上述绝缘膜包括相对介电常数在3以下的低介电常数膜。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: OKI SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD. Effective date: 20131108 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd. Address before: Kanagawa Patentee before: Oki Semiconductor Co.,Ltd. |
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| TR01 | Transfer of patent right |
Effective date of registration: 20131108 Address after: Kanagawa Patentee after: Oki Semiconductor Co.,Ltd. Address before: Tokyo, Japan Patentee before: Oki Electric Industry Co.,Ltd. |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120404 Termination date: 20160520 |
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| CF01 | Termination of patent right due to non-payment of annual fee |