CN101329896B - 具有短重置时间的半导体存储设备 - Google Patents

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Abstract

一种半导体存储设备，包括行路径电路、重置信号产生电路和列路径电路。响应于上电信号初始化行路径电路。重置信号产生电路延迟上电信号从而产生列重置信号。响应列重置信号初始化列路径电路。该半导体存储设备可以通过在不同的时间点初始化行路径电路和列路径电路来减小浪涌电流的峰值。因此，该半导体存储设备可以具有相对短的内部电源电压设置时间。

Description

具有短重置时间的半导体存储设备
技术领域
本发明的实施例涉及一种半导体存储设备，并且更具体地涉及一种具有短的内部电源电压设置时间的半导体存储设备，以及初始化半导体存储设备的方法。
背景技术
半导体存储设备在存储单元中存储数据，并且将在存储单元中存储的数据输出给外部电路。耦接到存储单元的字线被激活以便从存储单元中读出数据或者向存储单元中写入数据。响应于激活命令而使能字线，并且响应于预充电命令而禁用字线。
半导体存储设备包括内部逻辑电路，例如锁存电路等。在半导体存储设备执行正常操作之前必须初始化逻辑电路。常规半导体存储设备响应于上电(power-up)信号而重置逻辑电路。
遗憾的是，当完成了逻辑电路的初始化后，可能会响应于上电信号的转变而产生浪涌(surge)电流。浪涌电流可能工作而延迟用于操作半导体存储设备的内部电源电压的设置时间，这可能对设备性能有不利影响。
发明内容
因此，本发明的实施例充分地消除了由于相关技术的限制和缺陷引发的一个或多个问题。特别地，提供了一种具有短的内部电源电压设置时间的半导体存储设备以及相关方法。
本发明的一些示例性实施例提供了一种半导体存储设备，其通过在不同时间点初始化行路径电路和列路径电路而具有短的内部电源电压设置时间。
本发明的一些示例性实施例提供一种通过在不同时间点初始化行路径电路和列路径电路，从而在短设置时间内初始化半导体存储设备的方法。
在本发明的一些示例性实施例中，半导体存储设备包括行路径电路、重置信号产生电路和列路径电路。行路径电路被配置为译码行地址信号从而向存储单元阵列提供字线使能信号，并且被配置为响应于上电信号而被初始化。重置信号产生电路被配置为延迟上电信号从而产生列重置信号。列路径电路被配置为译码列地址信号从而向存储单元阵列提供列选择信号，并且被配置为响应于列重置信号而被初始化。
行路径电路和列路径电路可以在不同的时间点被初始化。可以在上电区域初始化行路径电路而在设备的模式设置区域初始化列路径电路。可选地，可以在上电区域初始化行路径电路而在设备的自动刷新区域初始化列路径电路。
重置信号产生电路可以包括：脉冲产生器，其被配置为响应于命令信号产生控制脉冲；以及开关电路，其被配置为响应于控制脉冲向第一节点传递上电信号。所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和写使能信号。重置信号产生电路还可以包括：反相器，其被配置为反转上电信号；以及晶体管，其被配置为响应于反相器的输出信号而向第一节点提供参考电压。重置信号产生电路还可以包括锁存电路，该锁存电路被配置为锁存第一节点的电压信号从而输出列重置信号。
在一些实施例中，脉冲产生器可以包括：NOR逻辑单元，其被配置为对芯片选择信号、行地址选通信号、列地址选通信号和写使能信号执行NOR操作；延迟电路，其被配置为延迟NOR逻辑单元的第一输出信号以使得所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度；以及AND逻辑单元，其被配置为对延迟电路的第一输出信号和第二输出信号执行AND操作，从而输出控制脉冲。脉冲产生器被配置为在设备的模式设置区域产生控制脉冲。脉冲产生器可以被配置为当芯片选择信号、行地址选通信号、列地址选通信号和写使能信号被使能时，产生控制脉冲。所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度。
在另一些实施例中，脉冲产生器可以包括：反相器，其被配置为反转写使能信号；NOR逻辑单元，其被配置为对芯片选择信号、行地址选通信号、列地址选通信号和反相器的第一输出信号执行NOR操作；延迟电路，其被配置为延迟NOR逻辑单元的第二输出信号以使得所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度；以及AND逻辑单元，其被配置为对延迟电路的第二输出信号和第三输出信号执行AND操作，从而输出控制脉冲。脉冲产生器可以被配置为在自动刷新区域产生控制脉冲。脉冲产生器可以被配置为当芯片选择信号、行地址选通信号、列地址选通信号被使能而写使能信号被禁用时，产生控制脉冲。所述控制脉冲可以具有与延迟电路产生的延迟时间对应的脉冲宽度。
重置信号产生电路可以包括：开关电路，其被配置为响应于控制脉冲向第一节点传递上电信号；锁存电路，其被配置为锁存第一节点的电压信号；第一反相器，其被配置为反转锁存电路的输出信号从而输出列重置信号；以及脉冲产生器，其被配置为响应于命令信号和列重置信号而产生控制脉冲。所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和写使能信号。重置信号产生电路还可以包括反相器，其被配置为反转上电信号；以及晶体管，其被配置为响应于反相器的输出信号向第一节点提供参考电压。
在一些实施例中，脉冲产生器可以包括：NOR逻辑单元，其被配置为对芯片选择信号、行地址选通信号、列地址选通信号和写使能信号执行NOR操作；延迟电路，其被配置为延迟NOR逻辑单元的第一输出信号以使得所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度；以及AND逻辑单元，其被配置为对延迟电路的第一输出信号和第二输出信号执行AND操作，从而输出控制脉冲。脉冲产生器可以被配置为在设备的模式设置区域产生控制脉冲。脉冲产生器可以被配置为当芯片选择信号、行地址选通信号、列地址选通信号和写使能信号被使能时，产生控制脉冲。所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度。
在其他实施例中，脉冲产生器可以包括：反相器，其被配置为反转写使能信号；NOR逻辑单元，其被配置为对芯片选择信号、行地址选通信号、列地址选通信号和反相器的第一输出信号执行NOR操作；延迟电路，其被配置为延迟NOR逻辑单元的第二输出信号以使得所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度；以及AND逻辑单元，其被配置为对延迟电路的第二输出信号和第三输出信号执行AND操作从而输出控制脉冲。脉冲产生器可以被配置为在自动刷新区域产生控制脉冲。脉冲产生器可以被配置为当芯片选择信号、行地址选通信号和列地址选通信号被使能而写使能信号被禁用时，产生控制脉冲。所述控制脉冲具有与延迟电路产生的延迟时间对应的脉冲宽度。
在另一些实施例中，半导体存储设备还可以包括：地址输入缓冲器，其被配置为响应于外部地址信号产生行地址信号以及列地址信号；以及上电电路，其被配置为基于外部电源电压产生上电信号。行路径电路可以包括行译码器，并且列路径电路可以包括列译码器。
在初始化根据本发明一些示例性实施例的存储设备的方法中，响应于上电信号来初始化行路径电路，通过延迟上电信号而产生列重置信号，并且响应于列重置信号来初始化列路径电路。在产生列重置信号的步骤中，可以响应于命令信号而产生控制脉冲，并且可以响应于该控制脉冲输出列重置信号。
因此，根据本发明一些示例性实施例的半导体存储设备及其初始化方法可以通过在不同时间点初始化行路径电路和列路径电路来减小浪涌电流的峰值。
附图说明
通过对在附图中示出的本发明优选实施例的更详细描述，本发明实施例的前述以及其他目的、特征和优点将更为明显，其中，通篇中相似的附图标记在不同视图中指代类似的部分。附图不必是依比例的，而是将重点放在解释本发明的原理上。
图1是示出根据本发明一些示例性实施例的半导体存储设备的框图。
图2是示出图1的半导体存储设备的初始化过程的示例性实施例的时序图。
图3是示出图1的半导体存储设备的初始化过程的另一个示例性实施例的时序图。
图4是示出包括在图1的半导体存储设备中的重置信号产生电路的例子的电路图。
图5是示出包括在图4的重置信号产生电路中的脉冲产生器的例子的电路图。
图6是示出图5的脉冲产生器的操作的时序图。
图7是示出包括在图4的重置信号产生电路中的脉冲产生器的另一个例子的电路图。
图8是示出图7的脉冲产生器的操作的时序图。
图9是示出包括在图1的半导体存储设备中的重置信号产生电路的另一个例子的电路图。
图10是示出包括在图9的重置信号产生电路中的脉冲产生器的例子的电路图。
图11是示出包括在图9的重置信号产生电路中的脉冲产生器的另一个例子的电路图。
具体实施方式
下面将参照附图对本发明的示例性实施例进行更全面的描述，在附图中示出了本发明的实施例。但是本发明可以以很多不同的方式来实施，并且不应当被当作仅仅局限于此处所阐述的实施例。此外，提供这些实施例以便本公开更加透彻和完整，并且将本发明的范围充分地传达给本领域的技术人员。相似的附图标记在整个申请中指示相似的元件。
应当理解，尽管在此可以使用术语第一、第二等来描述各种元件，但这些元件不应当被这些术语约束。这些术语是用于将一个元件与另一个元件区分开。例如，在不背离本发明的范围的条件下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。在此使用的术语“和/或”包括相关列出项中的一个或者多个的任意和全部组合。
应当理解，当元件被称为与另一个元件“连接”或者“耦接”时，其可以直接连接到或耦接到其他元件，或者可以存在中间元件。相反地，当元件被称为与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。用来描述元件之间的关系的其他词语也应当以类似的方式解释(例如“之间”与“直接之间”，“临近”与“直接临近”等)。
此处使用的术语是为了描述特定实施例的目的，并不是为了限制本发明。单数形式的“一”、“一个”和“所述”在这里使用时旨在也包括复数形式，除非上下文明确指出例外。还应当理解，此处所使用的术语“包含”、“包括”、“含有”和/或“具有”说明了提及的特征、整数、步骤、操作、元件和/或组件的存在，但是并不排除存在或者添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
除非另外定义，否则此处使用的全部术语(包括技术和科学术语)具有与本发明所属技术领域的普通技术人员所公知的同样含义。还应当理解，术语(例如在常用词典中定义的术语)应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且不应当被解释为理想化或过于形式化的含义，除非在此特别地定义。
图1是示出根据本发明的一些示例性实施例的半导体存储设备的框图。
参考图1，半导体存储设备1000包括地址输入缓冲器1100、上电电路1200、重置信号产生电路1300、行译码器1400、列译码器1500和存储单元阵列1600。
地址输入缓冲器1100响应于外部地址信号ADDR产生行地址信号ADDR_X和列地址信号ADDR_Y。上电电路1200基于外部电源电压VEXT产生上电信号VCCHB。重置信号产生电路1300响应于上电信号VCCHB产生列重置信号RESC。响应于行重置信号RESR而初始化行译码器1400。行译码器1400译码行重置信号RESR来产生字线使能信号WL。行译码器1400向存储单元阵列1600提供字线使能信号WL。行重置信号RESR可以实质上与上电信号VCCHB相同。响应于列重置信号RESC而初始化列译码器1500。列译码器1500译码列重置信号RESC来产生列选择信号CSL。列译码器1500向存储单元阵列1600提供列选择信号CSL。
半导体存储设备1000还可以包括输入/输出读出放大器1700和输入/输出电路1800。输入/输出读出放大器1700可以放大从存储单元阵列1600输出的数据，并且向存储单元阵列1600传递从外部电路输入的数据DIN。输入/输出电路1800接收从外部电路输入的数据DIN。输入/输出电路1800响应于输出时钟CLKDQ而接收和缓冲从存储单元阵列1600输出的数据从而产生输出数据DOUT。
图2是示出图1的半导体存储设备的初始化过程的一个示例性实施例的时序图，图3是示出图1的半导体存储设备的初始化过程的另一个示例性实施例的时序图。
在图2和图3中，VEXT代表外部电源电压，VCCHB代表上电信号，RESR代表行重置信号，RESC代表列重置信号，并且IC代表流向半导体存储设备的电流。半导体存储设备1000的操作模式可以被分别表示为时序区域，包括：上电区域、预充电区域、自动刷新区域和模式设置区域。
此后，将参照图1到图3来描述根据本发明的一些示例性实施例的半导体存储设备1000的操作。
如图1中示出的，用于包括行译码器1400的行路径电路的初始化时间点与用于包括列译码器1500的列路径电路的初始化时间点不同。响应于上电信号VCCHB来初始化行译码器1400，并且响应于列重置信号RESC来初始化列译码器1500，列重置信号RESC延迟于上电信号VCCHB指定的延迟时间。
在前面描述的常规半导体存储设备中，响应于上电信号VCCHB而同时初始化行路径电路和列路径电路。由于行路径电路与列路径电路被同时初始化，所以遗憾的是在初始化过程中产生很大的浪涌电流，并且因此增加了内部电源电压的设置时间。
在根据本发明一些示例性实施例的半导体存储设备1000中，响应于上电信号VCCHB来初始化行路径电路，而响应于延迟于上电信号VCCHB指定延迟时间的列重置信号RESC来初始化列路径电路。因此，在半导体存储设备1000中，浪涌电流的峰值低，因此内部电源电压的设置时间相对短。
参考图1和图2，当外部电源电压VEXT达到预定电压电平或数值时，可以产生上电信号VCCHB。可以在第一时间点T1禁用上电信号VCCHB。可以响应于上电信号VCCHB在第一时间点T1禁用行重置信号RESR。与行重置信号RESR不同，列重置信号RESC可以在相对于第一时间点T1延迟的第二时间点T2被禁用。当行重置信号RESR被禁用时，可以在第一时间点T1初始化包括行译码器1400的行路径电路，而当列重置信号RESC被禁用时，可以在第二时间点T2初始化包括列译码器1500的列路径电路。可能分别在第一时间点T1和第二时间点T2产生浪涌电流。在图2中示出的初始化过程中，可以在上电区域禁用行重置信号RESR，并且在模式设置区域中禁用列重置信号RESC。
参考图1和图3，当外部电源电压VEXT达到预定电压电平时，可以产生上电信号VCCHB。可以在第一时间点T1禁用上电信号VCCHB。可以响应于上电信号VCCHB在第一时间点T1禁用行重置信号RESR。与行重置信号RESR不同，可以在相对于第一时间点T1延迟的第三时间点T3禁用列重置信号RESC。当行重置信号RESR被禁用时，可以在第一时间点T1初始化包括行译码器1400的行路径电路，而当列重置信号RESC被禁用时，可以在第三时间点T3初始化包括列译码器1500的列路径电路。可能分别在第一时间点T1和第三时间点T3产生浪涌电流。在图3中示出的初始化过程中，可以在上电区域禁用行重置信号RESR，并且可以在自动刷新区域禁用列重置信号RESC。
由于行路径电路和列路径电路在不同的时间点被初始化，所以在图1的半导体存储设备1000中产生的浪涌电流具有相对低的峰值。因此，在图1中示出的半导体存储设备1000中，由于浪涌电流具有低的峰值，所以内部电源电压的设置时间可以相对短。
图4是示出图1的半导体存储设备1000中包括的重置信号产生电路1300的一个例子的电路图。
参考图4，重置信号产生电路1300a包括脉冲产生器1310、第一反相器1320、传输门1330、第二反相器1340、P-沟道金属氧化物半导体(PMOS)晶体管1350、锁存电路1360以及第三反相器1370。锁存电路1360可以包括反相器1361和1362。
脉冲产生器1310可以响应于命令信号CSB、RASB、CASB和WEB产生控制脉冲PSC。CSB代表芯片选择信号，RASB代表行地址选通信号，CASB代表列地址选通信号，而WEB代表写使能信号。命令信号CSB、RASB、CASB和WEB可以分别在逻辑“0”状态被使能。第一反相器1320反转控制脉冲PSC的逻辑状态。传输门1330响应于控制脉冲PSC和第一反相器1320的输出信号而传递上电信号VCCHB到第一节点N1。第二反相器1340反转上电信号VCCHB的逻辑状态。PMOS晶体管1350响应于第二反相器1340的输出信号向第一节点N1提供参考电压VREF1。参考电压VREF1可以是半导体存储设备的内部电源电压，该电压是在半导体存储设备内部使用的电源电压。锁存电路1360锁存第一节点N1的电压信号。第三反相器1370反转锁存电路1360的输出信号的逻辑状态，从而产生列重置信号RESC。
此后，将参考图4描述重置信号产生电路1300a的操作。
脉冲产生器1310可以响应于芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB产生控制脉冲PSC。根据芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB的组合来确定半导体存储设备的操作模式。例如，当芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“1”状态并且写使能信号WEB处于逻辑“0”状态时，操作模式可以是预充电区域。当芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态并且写使能信号WEB处于逻辑“1”状态时，操作模式可以是自动刷新区域。当芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态并且写使能信号WEB处于逻辑“0”状态时，操作模式可以是模式设置区域。
可以在模式设置区域或者自动刷新区域产生控制脉冲PSC。如果控制脉冲PSC处于逻辑“0”状态，则传输门1330被关断，并且因此上电信号VCCHB不能被传递给第一节点N1。如果控制脉冲PSC处于逻辑“1”状态，则传输门1330被连通，并且因此上电信号VCCHB可以被传递到第一节点N1。
当上电信号VCCHB被传递到第一节点N1时，如果上电信号VCCHB处于逻辑“0”状态，则第一节点N1的电压信号处于逻辑“0”状态，锁存电路1360的输出电压信号处于逻辑“1”状态并且作为第三反相器1370的输出电压信号、的列重置信号RESC处于逻辑“0”状态。上电信号VCCHB和列重置信号RESC可以分别在逻辑“0”状态被使能。当上电信号VCCHB处于逻辑“0”状态时，PMOS晶体管1350可以被截止，而当上电信号VCCHB处于逻辑“1”状态时，PMOS晶体管1350可以被导通。如果PMOS晶体管1350被导通，则可以向第一节点N1提供参考电压VREF1，并且因此第一节点N1的电压增加。第二反相器1340和PMOS晶体管1350被配置为减少当第一节点N1的电压信号从逻辑“0”状态转变到逻辑“1”状态时的转变时间。
图5是示出包括在图4的重置信号产生电路1300a中的脉冲产生器1310的一个例子的电路图。
参考图5，脉冲产生器1310a包括NOR(或非)门1311a、延迟电路1312a、NAND(与非)门1313a和第四反相器1314a。延迟电路1312a可以包括三个反相器INV1a、INV2a和INV3a。
NOR门1311a对芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB执行NOR操作。延迟电路1312a延迟NOR门1311a的第一输出信号PA。NAND门1313a对延迟电路1312a的第二输出信号PB和NOR门1311a的第一输出信号PA执行NAND操作。第四反相器1314a反转NAND门1313a的输出信号的逻辑状态从而产生控制脉冲PSC。
图6是示出图5的脉冲产生器的操作的时序图。
此后，将参照图5和图6来描述脉冲产生器1310a的操作。
在自动刷新区域，芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态并且写使能信号WEB处于逻辑“1”状态。在模式设置区域，芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态并且写使能信号WEB处于逻辑“0”状态。
在自动刷新区域，NOR门1311a的第一输出信号PA或第二节点N2的电压信号可以处于逻辑“0”状态。在模式设置区域，NOR门1311a的第一输出信号PA可以处于逻辑“1”状态。在自动刷新区域，延迟电路1312a的第二输出信号PB可以处于逻辑“1”状态。在半导体存储设备的操作模式从自动刷新区域改变为模式设置区域后经过了由延迟电路1312a产生的预定延迟时间时，延迟电路1312a的第二输出信号PB可以转变为逻辑“0”状态。可以响应于NOR门1311a的第一输出信号PA产生控制脉冲PSC。控制脉冲PSC可以具有与由延迟电路1312a产生的预定延迟时间对应的脉冲宽度PW。图4的重置信号产生电路1300a可以响应于控制脉冲PSC而延迟上电信号VCCHB，从而产生列重置信号RESC。
图7是示出包括在图4的重置信号产生电路1300a中的脉冲产生器1310的另一个例子的电路图。
参考图7，脉冲产生器1310b包括第五反相器1315b、NOR门1311b、延迟电路1312b、NAND门1313b和第四反相器1314b。延迟电路1312b可以包括三个反相器INV1b、INV2b和INV3b。
第五反相器1315b反转写使能信号WEB的逻辑状态。NOR门1311b对芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB以及第五反相器1315b的输出信号执行NOR操作。延迟电路1312b延迟NOR门1311b的第一输出信号PA。NAND门1313b对延迟电路1312b的第二输出信号PB和NOR门1311b的第一输出信号PA执行NAND操作。第四反相器1314b反转NAND门1313b的输出信号的逻辑状态，从而产生控制脉冲PSC。
图8是示出图7的脉冲产生器的操作的时序图。
此后，将参考图7和图8来描述脉冲产生器1310b的操作。
在预充电区域中，芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态，写使能信号WEB处于逻辑“0”状态并且第五反相器1315b的输出信号WE处于逻辑“1”状态。在自动刷新区域中，芯片选择信号CSB处于逻辑“0”状态，行地址选通信号RASB处于逻辑“0”状态，列地址选通信号CASB处于逻辑“0”状态，写使能信号WEB处于逻辑“1”状态并且第五反相器1315b的输出信号WE处于逻辑“0”状态。
在预充电区域，NOR门1311b的第一输出信号PA或第二节点N2的电压信号可以处于逻辑“0”状态。在自动刷新区域，NOR门1311b的第一输出信号PA可以处于逻辑“1”状态。在预充电区域，延迟电路1312b的第二输出信号PB可以处于逻辑“1”状态。在半导体存储设备的操作模式从预充电区域改变为自动刷新区域后经过了由延迟电路1312b产生的预定延迟时间时，延迟电路1312b的第二输出信号PB转变为逻辑“0”状态。可以响应于NOR门1311b的输出信号PA产生控制脉冲PSC。控制脉冲PSC可以具有与由延迟电路1312b产生的预定延迟时间对应的脉冲宽度PW。图4的重置信号产生电路1300a响应于控制脉冲PSC而延迟上电信号VCCHB，从而产生列重置信号RESC。
图9是示出包括在图1的半导体存储设备1000中的重置信号产生电路1300的另一个例子的电路图。
参考图9，重置信号产生电路1300b包括脉冲产生器1380、第一反相器1320b、传输门1330b、第二反相器1340b、PMOS晶体管1350b、锁存电路1360b和第三反相器1370b。作为第三反相器1370b的输出信号的列重置信号RESC被输入至脉冲产生器1380。锁存电路1360b可以包括反相器1361b和1362b。
脉冲产生器1380可以响应于命令信号CSB、RASB、CASB和WEB以及列重置信号RESC而产生控制脉冲PSC。第一反相器1320b反转控制脉冲PSC的逻辑状态。传输门1330b响应于控制脉冲PSC和第一反相器1320b的输出信号向第一节点N1传递上电信号VCCHB。第二反相器1340b反转上电信号VCCHB的逻辑状态。PMOS晶体管1350b响应于第二反相器1340b的输出信号向第一节点N1提供参考电压VREF1。参考电压VREF1可以是半导体存储设备的内部电源电压，该电压是在半导体存储设备内部使用的电源电压。锁存电路1360b锁存第一节点N1的电压信号。第三反相器1370b反转锁存电路1360b的输出信号的逻辑状态，从而产生列重置信号RESC。
此后，将参照图9描述重置信号产生电路1300b的操作。
脉冲产生器1380可以响应于芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB、写使能信号WEB和列重置信号RESC产生控制脉冲PSC。在图2中示出的半导体存储设备的初始化过程中，在第二时间点T2使能列重置信号RESC，并且可以在第二时间点T2初始化包括列译码器的列路径电路。在图3中示出的半导体存储设备的初始化过程中，在第三时间点T3使能列重置信号RESC，并且可以在第三时间点T3初始化包括列译码器的列路径电路。
在图9的重置信号产生电路1300b中，当列重置信号RESC转变为逻辑“0”状态时，控制脉冲PSC可以转变为逻辑“0”状态。换言之，可以在列重置信号RESC被使能的同时禁用控制脉冲PSC。
可以在模式设置区域或者自动刷新区域产生控制脉冲PSC。如果控制脉冲PSC处于逻辑“0”状态，则传输门1330b可以被关断，并且因此上电信号VCCHB不会被转递给第一节点N1。如果控制脉冲PSC处于逻辑“1”状态，则传输门1330b可以被连通，并且因此上电信号VCCHB可以被转递给第一节点N1。
如果上电信号VCCHB处于逻辑“0”状态，则第一节点N1的电压信号可以处于逻辑“0”状态，锁存电路1360的输出电压信号可以处于逻辑“1”状态，并且作为第三反相器1370的输出电压信号的列重置信号RESC可以处于逻辑“0”状态。上电信号VCCHB和列重置信号RESC可以分别在逻辑“0”状态被使能。当上电信号VCCHB处于逻辑“0”状态时，PMOS晶体管1350可以被截止，并且当上电信号VCCHB处于逻辑“1”状态时，PMOS晶体管1350可以被导通。如果PMOS晶体管1350被导通，则参考电压VREF1可以被提供给第一节点N1，并且因此第一节点N1的电压可以增加。第二反相器1340和PMOS晶体管1350可以减少当第一节点N1的电压信号从逻辑“0”状态转变到逻辑“1”状态时电压信号的转变时间。
图10是示出包括在图9的重置信号产生电路1300b中的脉冲产生器1380的例子的电路图。
参考图10，脉冲产生器1380a包括NOR门1381a、延迟电路1382a、NAND门1386a和第四反相器1384a。延迟电路1382a可以包括三个反相器INV1a、INV2a和INV3a。
NOR门1381a对芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB执行NOR操作。延迟电路1382a延迟NOR门1381a的第一输出信号PA。NAND门1383a对延迟电路1382a的第二输出信号PB、NOR门1381a的第一输出信号PA和列重置信号RESC执行NAND操作。第四反转器1384a反转NAND门1383a的输出信号的逻辑状态，从而产生控制脉冲PSC。
图11是示出包括在图9的重置信号产生电路1300b中的脉冲产生器1380的另一个例子的电路图。
参考图11，脉冲产生器1380b包括第五反相器1385b、NOR门1381b、延迟电路1382b、NAND门1386b和第四反相器1384b。延迟电路1382b可以包括三个反相器INV1b、INV2b和INV3b。
第五反相器1385b反转写使能信号WEB的逻辑状态。NOR门1381b对芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB和第五反相器1385b的输出信号执行NOR操作。延迟电路1382b延迟NOR门1381b的第一输出信号PA。NAND门1383b对延迟电路1382b的第二输出信号PB、NOR门1381b的第一输出信号PA和列重置信号RESC执行NAND操作。第四反相器1384b反转NAND门1383b输出信号的逻辑状态，从而产生控制脉冲PSC。
根据本发明一些示例性实施例的半导体存储设备响应于上电信号而初始化行译码器，并响应于在上电信号使能后使能的列重置信号而初始化列译码器。根据本发明一些示例性实施例的半导体存储设备可以交替地响应于上电信号初始化包括行译码器的行路径电路并响应于在上电信号使能后使能的列重置信号来初始化包括列译码器的列路径电路。
如前面所描述的，根据本发明的一些示例性实施例的半导体存储设备可以通过在不同的时间点初始化行路径电路和列路径电路来减小浪涌电流的峰值。因此，当半导体存储设备被初始化时，根据本发明一些示例性实施例的半导体存储设备可以具有相对短的内部电源电压设置时间。
尽管已经详细描述了本发明的示例性实施例和其优点，但是应当理解在不背离本发明的范围的条件下可以对本发明进行各种变化、替代和改变。对相关申请的交叉引用
本申请要求于2007年2月7日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2007-0012681号的优先权，其全部内容通过整体引用而被合并于此。

Claims (24)

1.一种半导体存储设备，包括：
行路径电路，其被配置为译码行地址信号从而向存储单元阵列提供字线使能信号，该行路径电路被配置为响应于上电信号而被初始化；
重置信号产生电路，其被配置为延迟上电信号从而产生列重置信号；以及
列路径电路，其被配置为译码列地址信号从而向存储单元阵列提供列选择信号，该列路径电路被配置为响应于列重置信号而被初始化，
其中，所述重置信号产生电路包括：
脉冲产生器，其被配置为响应于命令信号而产生控制脉冲；以及
开关电路，其被配置为响应于所述控制脉冲向第一节点传递所述上电信号。
2.如权利要求1所述的半导体存储设备，其中，在不同的时间点初始化所述行路径电路和列路径电路。
3.如权利要求2所述的半导体存储设备，其中，在上电区域初始化所述行路径电路，而在设备的模式设置区域初始化所述列路径电路。
4.如权利要求2所述的半导体存储设备，其中，在上电区域初始化所述行路径电路，而在设备的自动刷新区域初始化所述列路径电路。
5.如权利要求1所述的半导体存储设备，其中，所述重置信号产生电路还包括：
反相器，其被配置为反转所述上电信号；以及
晶体管，其被配置为响应于所述反相器的输出信号而向所述第一节点提供参考电压。
6.如权利要求5所述的半导体存储设备，其中，所述重置信号产生电路还包括锁存电路，该锁存电路被配置为锁存所述第一节点的电压信号从而输出所述列重置信号。
7.如权利要求1所述的半导体存储设备，其中，所述脉冲产生器包括：
NOR逻辑单元，其被配置为对所述命令信号执行NOR操作，所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和写使能信号；
延迟电路，其被配置为延迟所述NOR逻辑单元的第一输出信号，以使得所述控制脉冲具有与所述延迟电路产生的延迟时间对应的脉冲宽度；以及
AND逻辑单元，其被配置为对所述延迟电路的第一输出信号和第二输出信号执行AND操作，从而输出所述控制脉冲。
8.如权利要求7所述的半导体存储设备，其中，所述脉冲产生器被配置为在设备的模式设置区域产生所述控制脉冲。
9.如权利要求7所述的半导体存储设备，其中，所述脉冲产生器被配置为当所述芯片选择信号、行地址选通信号、列地址选通信号和写使能信号被使能时，产生所述控制脉冲。
10.如权利要求1所述的半导体存储设备，其中，所述脉冲产生器包括：
反相器，其被配置为反转写使能信号；
NOR逻辑单元，其被配置为对所述命令信号执行NOR操作，所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和所述反相器的第一输出信号；
延迟电路，其被配置为延迟所述NOR逻辑单元的第二输出信号，以使得所述控制脉冲具有与所述延迟电路产生的延迟时间对应的脉冲宽度；以及
AND逻辑单元，其被配置为对所述延迟电路的第二输出信号和第三输出信号执行AND操作，从而输出所述控制脉冲。
11.如权利要求10所述的半导体存储设备，其中，所述脉冲产生器被配置为在设备的自动刷新区域产生所述控制脉冲。
12.如权利要求10所述的半导体存储设备，其中，所述脉冲产生器被配置为当所述芯片选择信号、行地址选通信号和列地址选通信号被使能而所述写使能信号被禁用时，产生所述控制脉冲。
13.如权利要求1所述的半导体存储设备，还包括：
地址输入缓冲器，其被配置为响应于外部地址信号而产生所述行地址信号以及列地址信号；以及
上电电路，其被配置为基于外部电源电压而产生所述上电信号。
14.如权利要求1所述的半导体存储设备，其中，所述行路径电路包括行译码器，并且所述列路径电路包括列译码器。
15.一种半导体存储设备，包括：
行路径电路，其被配置为译码行地址信号从而向存储单元阵列提供字线使能信号，该行路径电路被配置为响应于上电信号而被初始化；
重置信号产生电路，其被配置为延迟上电信号从而产生列重置信号；以及
列路径电路，其被配置为译码列地址信号从而向存储单元阵列提供列选择信号，该列路径电路被配置为响应于列重置信号而被初始化，
其中，所述重置信号产生电路包括：
开关电路，其被配置为响应于控制脉冲向第一节点传递所述上电信号；
锁存电路，其被配置为锁存所述第一节点的电压信号；
第一反相器，其被配置为反转所述锁存电路的输出信号从而输出所述列重置信号；以及
脉冲产生器，其被配置为响应于所述命令信号和列重置信号而产生所述控制脉冲。
16.如权利要求15所述的半导体存储设备，其中，所述重置信号产生电路还包括：
反相器，其被配置为反转所述上电信号；以及
晶体管，其被配置为响应于所述反相器的输出信号向所述第一节点提供参考电压。
17.如权利要求15所述的半导体存储设备，其中，所述脉冲产生器包括：
NOR逻辑单元，其被配置为对所述命令信号执行NOR操作，所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和写使能信号；
延迟电路，其被配置为延迟所述NOR逻辑单元的第一输出信号，以使得所述控制脉冲具有与所述延迟电路产生的延迟时间对应的脉冲宽度；以及
AND逻辑单元，其被配置为对所述延迟电路的第一输出信号和第二输出信号执行AND操作，从而输出所述控制脉冲。
18.如权利要求17所述的半导体存储设备，其中，所述脉冲产生器被配置为在设备的模式设置区域产生所述控制脉冲。
19.如权利要求17所述的半导体存储设备，其中，所述脉冲产生器被配置为当所述芯片选择信号、行地址选通信号、列地址选通信号和写使能信号被使能时，产生所述控制脉冲。
20.如权利要求15所述的半导体存储设备，其中，所述脉冲产生器包括：
反相器，其被配置为反转写使能信号；
NOR逻辑单元，其被配置为对所述命令信号执行NOR操作，所述命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和所述反相器的第一输出信号；
延迟电路，其被配置为延迟所述NOR逻辑单元的第二输出信号，以使得所述控制脉冲具有与所述延迟电路产生的延迟时间对应的脉冲宽度；以及
AND逻辑单元，其被配置为对所述延迟电路的第二输出信号和第三输出信号执行AND操作，从而输出所述控制脉冲。
21.如权利要求20所述的半导体存储设备，其中，所述脉冲产生器被配置为在设备的自动刷新区域产生所述控制脉冲。
22.如权利要求20所述的半导体存储设备，其中，所述脉冲产生器被配置为当所述芯片选择信号、行地址选通信号和列地址选通信号被使能而所述写使能信号被禁用时，产生所述控制脉冲。
23.如权利要求15所述的半导体存储设备，还包括：
地址输入缓冲器，其被配置为响应于外部地址信号而产生所述行地址信号以及列地址信号；以及
上电电路，其被配置为基于外部电源电压而产生所述上电信号。
24.如权利要求15所述的半导体存储设备，其中，所述行路径电路包括行译码器，并且所述列路径电路包括列译码器。
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