CN101304024A - 半导体器件及其制造方法 - Google Patents

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CN101304024A CNA2008100967993A CN200810096799A CN101304024A CN 101304024 A CN101304024 A CN 101304024A CN A2008100967993 A CNA2008100967993 A CN A2008100967993A CN 200810096799 A CN200810096799 A CN 200810096799A CN 101304024 A CN101304024 A CN 101304024A
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李相熙
曹甲焕
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Dongbu Electronics Co Ltd
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Abstract

本发明公开了半导体器件及其制造方法。该半导体器件包括：第一主图样，形成在衬底上；以及第一虚拟图样，在形成有第一主图样的层上以与第一主图样平行的方向形成。可以插入其他虚拟图样，并且可以通过考虑到主图样的形状和方向将虚拟图样插入到每个金属层来增加图样密度。

Description

半导体器件及其制造方法
本申请根据35U.S.C.119要求2007年5月10日提交的韩国专利申请第10-2007-0045625号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件，具体地，涉及包括虚拟图样(dummy pattern)的半导体器件及其制造方法。
背景技术
半导体器件可具有多层结构，从而通过溅射法或化学汽相沉积法等形成多层结构中的每一层，然后通过光刻处理进行图样化。
由于存在由半导体器件衬底上的图样尺寸或图样密度的差异所引起的许多问题，已经开发了形成虚拟图样和主图样的技术。
发明内容
本发明的实施例涉及一种半导体器件及其制造方法，能够提供具有新结构形状或配置的虚拟图样。
本发明的实施例涉及一种半导体器件及其制造方法，能够确保图样的一致性。
本发明的实施例涉及一种半导体器件及其制造方法，能够增加图样密度。
本发明的实施例涉及一种半导体器件及其制造方法，能够简化设计处理和制造处理。
本发明的实施例涉及可包括下列至少一种图样的半导体器件：第一主图样，形成在衬底上；以及第一虚拟图样，在形成有第一主图样的层上以与第一主图样平行的方向形成。
本发明的实施例涉及可包括下列至少一种图样的半导体器件：第二主图样，在与形成有第一主图样的层不同的层上以与第一主图样垂直的方向形成；以及第二虚拟图样，在形成有第二主图样的层上以与第二主图样平行的方向形成。
本发明的实施例涉及半导体器件的制造方法，该方法可以包括下列至少一个步骤：在衬底上形成第一主图样；以及然后在形成有第一主图样的层上以与第一主图样平行的方向形成第一虚拟图样。
附图说明
图1～图4示出了根据本发明实施例的半导体器件。
具体实施方式
如图1的实例所示，根据本发明的实施例，半导体器件可包括第一主图样104和第一虚拟图样105。可以在半导体衬底100(下文中称作衬底)上和/或上方形成第一主图样104。可以在其上和/或上方形成有第一主图样104的层上和/或上方以与第一主图样104平行的方向形成第一虚拟图样105。
根据本发明的实施例，由于主图样104的形状和方向性，可将虚拟图样105插入到每个金属层中。因此，可以确保插入虚拟图样105的区域，以及可以增加图样密度。
例如，如图1和图2的实例所示，包括一种半导体器件，其中可以形成第奇数个(或第偶数个)金属层。在这种情况下，可以在水平方向上形成作为第奇数个金属图样的第一主图样104。可以在与第一主图样104平行的方向上形成第一虚拟图样105。因此，可以确保插入虚拟图样的区域，以及可以增加图样密度。
该半导体器件可进一步包括第一层间介电层101，其形成在包括第一主图样104和第一虚拟图样105的衬底100上和/或上方。第一层间介电层101可被配置为单层或多层结构。
如图3和图4的实例所示，根据本发明的实施例，在图1和图2的实例中示出并描述的半导体器件可进一步包括第二主图样107和第二虚拟图样108。可以在与其上和/或上方形成有第一主图样104的层不同的层上和/或上方以与第一主图样104垂直的方向形成第二主图样107。可以在其上和/或上方形成有第二主图样107的层上和/或上方以与第二主图样107平行的方向形成第二虚拟图样108。
在根据图3和图4的实例所示的实施例的半导体器件中，由于第二主图样107的形状和方向性，可以将第二虚拟图样108插入到每个金属层中。因此，可以确保插入虚拟图样的区域，以及可以增加图样密度。
例如，在图3和图4中，可以在相对于第一主图样104垂直的方向上形成作为第偶数个(或第奇数个)金属图样的第二主图样107。因此。可以在与第二主图样107平行的方向上形成第二虚拟图样108。从而，可以确保插入第二虚拟图样的区域，以及可以增加图样密度。
如图1～图4的实例所示，第一主图样104和第二主图样107中的至少一个可以是金属图样，以及第一虚拟图样105和第二虚拟图样108中的至少一个可以是金属虚拟图样，但不限于此。
可以形成电连接第一主图样104和第二主图样107的第三主图样106。第三主图样106可以是接触图样，但不限于此。可以在第一层间介电层101上和/或上方以及在第二主图样107和第二虚拟图样108上和/或上方形成第二层间介电层102。第二层间介电层102可被配置为单层或多层结构。
下面，将参照图1～图4的实例描述根据本发明实施例的半导体器件的制造方法。
在本发明实施例的描述中，制造工艺的顺序只是一个实例，并且通过各种方法的组合执行的处理属于所附权利要求的范围。
可以在半导体衬底100上和/或上方形成第一主图样104。第一主图样104可以是金属图样，但不限于此。当第一主图样104是第奇数个(偶数个)金属图样时，其可以在水平方向上形成，但不限于此。
然后，可以在其上和/或上方形成有第一主图样104的层上和/或上方以与第一主图样104平行的方向形成第一虚拟图样105。因此，在与第一主图样104平行的方向上形成第一虚拟图样105，使得可以确保插入虚拟图样的区域，以及可以增加图样密度。可以同时形成第一主图样104和第一虚拟图样105。
然后，可以在包括第一主图样104和第一虚拟图样105的衬底100上和/或上方形成第一层间介电层101。
随后，可以形成电连接第一主图样104和第二主图样107的第三主图样106。第三主图样106可以是接触图样。在形成第一层间介电层101之后，可以通过光刻处理在第一层间介电层101中形成用于形成第三主图样106的孔，然后可以通过在所形成的孔中埋入用于第三主图样106的材料(例如，金属层)之后执行平面化处理来完成第三主图样106。
然后，可以在与其上和/或上方形成有第一主图样104的层不同的层上以与第一主图样104垂直的方向在第三主图样106上和/或上方形成第二主图样107。例如，可以在相对于第一主图样104垂直的方向上形成作为第偶数个(奇数个)金属图样的第二主图样107。
然后，可以在其上和/或上方形成有第二主图样107的层上和/或上方以与第二主图样107平行的方向形成第二虚拟图样108。因此，可以在与第二主图样107平行的方向上形成第二虚拟图样108，使得可以确保插入虚拟图样的区域，以及可以增加图样密度。可以同时形成第二主图样107和第二虚拟图样108。
此后，可以在包括第二主图样107和第二虚拟图样108的第一层间介电层101上和/或上方形成第二层间介电层102。
根据本发明的实施例，半导体器件可以包括其他的虚拟图样，同时通过考虑到主图样的形状和方向在每个金属层中插入虚拟图样来增加图样密度。可通过在与主图样相同的方向上形成虚拟图样来增加图样的一致性。可以根据确保图样一致性来获得每个图样的恒定临界直径(CD)，并且可以通过在与主图样相同的方向上形成虚拟图样，来根据主图样和虚拟图样的规则方向来简化设计处理和制造工艺。
尽管已经参照多个示例性实施例描述了实施例，但应该明白，本领域的技术人员可以设计许多其他的修改和实施例，这些修改和实施例均落在本发明原理的精神和范围内。更具体地，可以对公开范围、附图和所附权利要求内的部件和/或主题组合配置进行各种变化和修改。除部件和/或配置的变化和修改之外，对本领域技术人员来说其他可选方式是显而易见的。

Claims (20)

1.一种半导体器件，包括：
第一主图样，形成在衬底上；以及
第一虚拟图样，在形成有所述第一主图样的层上以与所述第一主图样平行的方向形成。
2.根据权利要求1所述的半导体器件，还包括：
第二主图样，在与形成有所述第一主图样的层不同的层上以与所述第一主图样垂直的方向形成；以及
第二虚拟图样，形成在与所述第二主图样平行的方向上，并形成在与所述第二主图样相同的层上。
3.根据权利要求2所述的半导体器件，还包括第三主图样，所述第三主图样将所述第一主图样电连接至所述第二主图样。
4.根据权利要求2所述的半导体器件，其中，所述第一主图样和所述第二主图样中的至少一个是金属图样。
5.根据权利要求4所述的半导体器件，其中，所述第一虚拟图样和所述第二虚拟图样中的至少一个是金属虚拟图样。
6.根据权利要求5所述的半导体器件，其中，所述第三主图样是接触图样。
7.根据权利要求2所述的半导体器件，还包括第一层间介电层，所述第一层间介电层形成在包括所述第一主图样和所述第一虚拟图样的半导体衬底上。
8.根据权利要求7所述的半导体器件，还包括第二层间介电层，所述第二层间介电层形成在包括所述第二主图样和所述第二虚拟图样的所述第一层间介电层上。
9.一种半导体器件的制造方法，包括以下步骤：
在衬底上形成第一主图样；以及
然后在与形成有所述第一主图样的层相同的层上以与所述第一主图样平行的方向形成第一虚拟图样。
10.根据权利要求9所述的方法，还包括：
在与形成有所述第一主图样的层不同的层上以与所述第一主图样垂直的方向形成第二主图样；以及
在与形成有所述第二主图样的层相同的层上以与所述第二主图样平行的方向形成第二虚拟图样。
11.根据权利要求10所述的方法，还包括：形成将所述第一主图样电连接至所述第二主图样的第三主图样。
12.根据权利要求11所述的方法，其中，形成所述第三主图样包括以下步骤：
在第一层间介电层中形成孔；
然后用金属层填充所述孔；以及
然后在所述金属层上执行平面化处理。
13.根据权利要求12所述的方法，其中，使用光刻处理形成所述孔。
14.根据权利要求10所述的方法，其中，所述第一主图样和所述第二主图样中的至少一个是金属图样。
15.根据权利要求14所述的方法，其中，所述第一虚拟图样和所述第二虚拟图样中的至少一个是金属虚拟图样。
16.根据权利要求12所述的方法，还包括：在包括所述第一主图样和所述第一虚拟图样的所述衬底上形成所述第一层间介电层。
17.根据权利要求16所述的方法，其中，所述第三主图样是接触图样。
18.根据权利要求10所述的方法，还包括：在包括所述第二主图样和所述第二虚拟图样的所述第一层间介电层上形成第二层间介电层。
19.一种半导体器件的制造方法，包括以下步骤：
在衬底上形成第一主图样；
在与形成所述第一主图样的层相同的层上以与所述第一主图样平行的方向形成第一虚拟图样；
在包括所述第一主图样和所述第一虚拟图样的所述衬底上形成第一层间介电层；
形成延伸通过所述第一层间介电层的第三主图样，以将所述第一主图样电连接至所述第二主图样；
在与所述第一主图样垂直的方向上，在所述第一层间介电层上形成第二主图样；以及
在与所述第二主图样平行的方向上，在所述第一层间介电层上形成第二虚拟图样。
20.根据权利要求19所述的方法，还包括：在形成所述第二虚拟图样之后，在包括所述第二主图样和所述第二虚拟图样的所述衬底上形成第二层间介电层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570953B2 (ja) * 1992-04-21 1997-01-16 日本電気株式会社 半導体装置の製造方法
JP4346410B2 (ja) * 2003-10-28 2009-10-21 東芝メモリシステムズ株式会社 半導体集積回路の配線設計方法及び半導体集積回路
KR100770752B1 (ko) 2005-10-28 2007-10-26 한국생산기술연구원 인산염 피막 처리장치 및 이를 이용한 처리방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206539A (zh) * 2014-09-19 2016-12-07 英特尔公司 互连布线配置以及相关技术
CN106206539B (zh) * 2014-09-19 2019-10-22 英特尔公司 互连布线配置

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