TW200901281A - A semiconductor device and method for manufacturing the same - Google Patents

Description

200901281 九、發明說明： 【發明所屬之技術頜域】 一種具有 本發明係關於一種半導體裝置，並且特別是關於 假鍍圖案的半導體裝置及其製造方法。 【先前技術】 1使得多層結構中的各層 等形成，並且通過-蝕刻過 一半導體裝置可具有一多層結構 可透過一喷鍍法或一化學氣相沉積法 程形成圖案。 由於-半導體裝置4板上的圖案尺寸或圖案密度不同，可 產生許多問題’因此· 了假鍍圖案與主__触成的技術。 【發明内容】 蓉於以上的問題，本發明之—實施例係關於—種半導體裝置 及其製造找，細_提供-雜有—赌_絲配置的假 鑛圖案。 本發明之實施__-種轉體輕及其躲方法，本發 明能夠確保一圖案之均勻性。 本發明之實_侧於―種轉麟置及其麟錢，本發 明能夠增加圖案密度。 本發明之貫施_’—種轉餘纽其製造方法，本發 明能夠簡化一設計過程及一製造過程。 本發明之f施__—_導體裝置，此轉體裝置係包 5 200901281 —第-主圖案，係形成於—芙板上.以及— 第-假鑛圖案，係在-與第—主圖案相平=反，及― 上，其中此層上形成有第-主_。 肖上軸於一層 本發明之貫施例係關於—種半 含有以下至少之-：_第’此轉體裝置係包 方向上形成H，其巾此層趣 &㈣直 .„ 斤一 八有弟—主圖案之層係為不同 之層，以及一弟二假峨’係在一與第 上形成於與第二主圖案相同之層上。 十仃万〇 本發明之實_係_-種半導體裝置之製妨法，係包含 以下步齡少之―：形成—第—主圖案於—基板上，以及然後， 在與弟一主圖案相平行之方向上形成—第-假錄圖案，並且第 一假鍍圖案與第一主圖案形成於同—層上。 【實施方式】 如第1圖」所示，本發明之實施例之一半導體裝置可包含 有-第-主職1G4及第-假麵案1Q5。第—主圖㈣4可形成 於半導體基板100 (下文，稱作一基板）之上與/或上方。第一假 鐘圖案105可在與第-主圖案1〇4相平行之方向上形成於一層之 上與/或上方，其中該層之上與//或上方形成有第—主圖案顺。 在本發明之實施例中，第一假鍍圖案1〇5可根據根據各金屬 層之第主圖案之形狀及方向性而插入。因此，可確定假鑛 圖案插入的區域且能夠增加圖案密度。 200901281 半雜ΓΓ 」及「第2圖」所示，圖式中具有一 3衣置’此糊錢域彡料—第伽（或第偶數個） == 重情況下，、第一主圖案104係為第奇數個金屬圖案且 ° 7、’方向上形成。苐-假鑛圖案1()5可在—與第一主圖安 ί 該半導體裝置可更包含有第—夹層介電層〗 形成於具有第一主圖案綱及第一假鐘圖案105的： 多層之結構。 文“丨電層谢可為-單層或一 如「「弟3圖」及「第4圖」所示，在本發明之實施例中，「第 第之—半導體裝置可更包含有—第二主圖案 圓_圖案第二主圖案谢可在一與第—主圖案 之方向上形成於—層之上與/或上方，並且該層盥並上 與/或上方形成有第一主圖案刚之層係為 圖案108可在一蛊第—主圄安4 弟一假鍍 於-層之 在「第3圖」及「第4圖」所示之實:：= 主圖案1〇7。 ^ 1〇 Μ男、也幻之半^體裝置中， 弟-紐圖术⑽可根據根據各金屬層之第二主圖案斯 =性插人α Μ，可_嶋^_錢夠增加圖 200901281 舉例在「第3圖」及「第 係為第偶數峨_個 主圖案贿 相垂直的方向上形成。因此，第^且可在一與第—主圖案刚 案1〇7相平行之方 ^_案108可在與第二主圖 且能夠增加圖案密度。成 '结果，可確定假鍍圖案插入的區域 如「弟1圖」至「第 圖請中至处一可^屬^示’第—主圖案綱及第二主 二假麵請中至^可Γ並且第一假嶋105及第 此。 為金屬假鍍圖案，但是並不限制於 主圖案106可形成為與第—主圖案谢及第二主圖案107 相电連褛。第三主圖案106可 為接觸圖案，但是並不限制於此。 弟，咖。2可形成於第—失層介電層 方與弟二主圖案浙及第二假錢圖案⑽之上靖上方$ 夾層介電層收可配設為—單層或—多層之結構。 — =下，將結合「第1圖」至「第4圖」描述本發明之實施例 之半V體裝置之製造方法。 在本發明之本實施财，製造過程之鱗儘為—示例性之每 施例，並且由不財法之結合執行的過雜然屬於本發明之所二 之申請專利範圍。 附 第-主圖案1〇4可形成於半導體基板勘之上與/或上方。 第一主圖案104可為-金屬圖案，但是並不限制於此。當第—主 200901281 圖案1〇4係為第奇數個（或第偶數個）金屬圖案時，第—主圖案 104可在-水平方向上形成，但是並不限制於此。 ^ 然後，第一假鍍圖案1〇5可在一與第一主圖案1〇4相平行之 方向上形成於—層之上與/或上方，其巾該層之上與/或上方形 成有第一主圖案1〇4。因此，第一假鍍圖案1〇5可在與第—主圖案 104相平仃之方向上形成’以使得可確定該假鍍圖案插人的區域且 能夠增加圖案密度，第一主圖案顺與第一假鍍圖案⑽可 : 形成。 然後，第一夾層介電層101可形成於具有第一主圖案1〇4及 第一假鍍圖案105的半導體基板100之上與/或上方。 然後，可形成與第一主圖案1〇4及第二主圖案1〇7相電連接 的弟三主圖案1〇6。第三主圖案1〇6可為一接觸圖案。在形成第— 夾層"私層101之後，i^過一光刻過程，-洞腔可形成於第一夹 r層介電層101中，此洞腔用以形成第三主圖案106,並且然後在第 «V —主圖案1()6之材料，例如一金屬層埋藏於已形成的洞腔之後， 透過一平坦化過程可形成第三主圖案106。 然後第二主圖案107在與第一主圖案1〇4相垂直方向上形成 於弟二主圖案106之上與/或上方，並且形成有第二主圖案比7 之層與形成有第一主圖案1〇4之層係為不同之層。舉例而言，第 —主圖案107係為第偶數個（或奇數個）金屬圖案，並且第二主 圖案107能夠在與第一主圖案104相垂直的方向上形成。 9 200901281 然後，第二假鍍圖案108可在與第二主圖案1〇7相平行之方 向上形成於—層之上與/或上方，其中該層之上與//或上方形成 有第二主圖案而。因此，第二假鑛圖案1〇8可在與第二主圖案 107相平彳了之方向上形成，以使得可確定該假賴雜人的區域且 能夠增加圖躲度。第二主圖案w與第二假鍍圖案⑽ 形成。 $ 其後，第二夾層介電層102可形成於具有第二主圖案及 第一叙鍍圖案108的第一夾層介電層1〇1之上與/或上方。 根據本發明之實關，透過根據各金屬層之主随的形狀及 方向插入假鍍圖案，可增加圖案之密度，這樣—半導體裝置可包 含有額外的假鑛圖案。透過在與主圖案相同之方向上形紐^ 案能夠增加圖案之均勻性。透過保證圖案的均勻性能夠 _ 案的恆定之臨界直徑（CD)，並且透過在與主__:方向上 形成假鑛圖t，根據主圖案及假鑛圖案的有規則的方向，能夠簡 〔 化設計過程及製造過程。 曰 雖然本發明之實施例結合示例性實施例揭露如上，本領域之 技術人員應當意識到在不脫離本發明之精神和範圍的情況下，可 進行不同之更動與潤飾。因此，本發明包含不脫離^保護範圍 之界限或等同界限之範圍内的更動與潤飾。特別是可在本說明 書、圖式部份及_之申請專概圍中進行構成部份與/或組合 方式的不同變化及修改。除了構成部份與/或組合方式的變化: 10 200901281 修改外，本領域之技術人員也應當意識到構成部份與/或組合方 式的交替使用。 【圖式簡單說明】 第1圖至第4圖係為本發明之不同實施例之一半導體裝置之 . 示意圖。 【主要元件符號說明】 100 半導體基板 101 第一失層介電層 102 第二夾層介電層 104 第一主圖案 105 第一假鍍圖案 106 第三主圖案 107 第二主圖案 108 第二假鍍圖案 11

Claims (1)

1. 200901281 十、申請專利範圍： 1. 一種半導體裝置，係包含有： -第-主職，係形成於—基板上；以及 -第-假案’係在—與該第—主圖案相平行之方向上 形成於一層上，該層上形成有該主圖案。 2·如申請專利範圍第i項所述之半導體裝置，更包含有： -第一主圖案’係在—與該第—主_相垂直方向上形成 於-層上’該層與其上形成有該第—主圖案之層係為不同之 -弟二假顧案’係在—與該第二主圖案相平行之方向上 形成於與該第二主圖案相同之該層上。 3. 如申請專利範圍第2項所述之轉體裝置，更包含有—第二主 該第三主圖案將該第—主圖案電連接至該第二主圖幸。 4. 如申請專利範圍第2項所述 ，、 盥古亥第-太岡安干令其中該第-主圖案 亥弟—主圖案至少之—係為-金屬圖案。 5· =Γ!利範圍第4項所述之半導體裝置，其中該第-假鐘圖 6如、由、假鍍圖案至少之™係為—金屬假鍍圖案。' •申請專利範圍第5項所述 係為-接觸圖案。 切脰裝置，其中該第三主圖案 7.如申4專利翻第2項 層介# ^ 、之體裝置，更包含有-第-夹 f 料-夾層介電層係職於具有娜— 弟—假鍍圖案的該半導體基板上。 木及該 200901281 8. 如申請專利範圍第7項所述之半導體裝置，更包含有一第二夾 層介電層，該第二夾層介電層係形成於具有該第二主圖案的及 該第二假鍍圖案的該第一夹層介電層上。 9. 一種半導體裝置之製造方法，係包含以下步驟： 形成一第一主圖案於一基板上；以及然後 在一與該第一主圖案相平行之方向上形成一第一假鍍圖 案，並且該第一假鍍圖案與該第一主圖案形成於同一層上。 10. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包含 以下步驟： 在一與該第一主圖案相垂直之方向上形成一第二主圖案 於一層上，並且該層與形成有該第一主圖案之層係為不同之 層；以及然後 在一與該第二主圖案相平行之方向上形成一第二假鍍圖 案，並且該第二假鍍圖案與該第二主圖案形成於同一層上。 11. 如申請專利範圍第10項所述之半導體裝置之製造方法，更包 含形成一第三主圖案，該第三主圖案將該第一主圖案電連接之 該第二主圖案。 12. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中 形成第三主圖案包含以下步驟： 形成一洞腔於該第一夾層介電層中； 使用一金屬層填充該洞腔；以及然後 13 200901281 執行一平坦化過程於該金屬層上。 其中 13. 如申请專利範圍第12項所述之半導體裝置之製造方法 該洞腔係使用一光刻過程形成。 14. 如申請專利範圍第1〇項所述之半導體裝置之製造方法，其中 該第一主圖案及該第二主圖案中至少之一係為一金屬圖索。 15. 如申請專利範圍第14項所述之半導體裝置之製造方法，其中 該第一假鍍圖案及該第二假鍍圖案中至少之一係為一·金屬假 鍍圖案。 16. 如申請專利㈣第12項所述之半導體|置之製造方法，更包 含形成-第-夾層介電層於具有該第一主圖案及該第一假鑛 圖案之該基板上。 17. 如申請專利範圍第16销述之半導體裝置之製造方法，其中 S亥第二主圖案係為一接觸圖案。 18. 如申μ專利犯圍第ω項所述之半導體裝置之製造方法，更包 含形成—第二夾層介電層於具有該第二主贿及該第二假鍵 圖案之該第一失層介電層之上。 19· 一種半導體裝置之製造方法，係包含以下步驟： 形成-第-主圖案於—基板上； 在一與該第一主圖幸 安^ a 米相千仃之方向上形成一第一假鍍圖 本於一層上，該層上形成有該主圖案； 形成一第一夾層介電屌 电智於具有該弟一主圖案及該第一假 14 200901281 鍍圖案之該基板上； 形成一第三主圖案，該第三主圖案係穿過該第一夾層介電 層而延伸，用以將該第一主圖案於該第二主圖案相電連接； 在一與該第一主圖案相垂直之方向上，形成一第二主圖案 . 於該第一夾層介電層上；以及然後 在一與該第二主圖案相平行之方向上，形成一第二假鍍圖 案於該第一夾層介電層上。 i 20.如申請專利範圍第19項所述之半導體裝置之製造方法，更包 含在形成該第二假鍍圖案之後，形成一第二夾層介電層於具有 該第二主圖案及該第二假鍍圖案之該基板上。 15