CN101303521A - 设计掩模的方法 - Google Patents

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Abstract

本发明公开了一种设计掩模的方法。在该方法中，可以定义并缩减芯片区域以形成母虚设图案。可以形成网格虚设图案，并且可以去除所述母虚设图案和所述网格虚设图案之间相互重叠的部分以形成子虚设图案。本发明能够保证图案均匀性。

Description

设计掩模的方法
技术领域
本发明涉及一种设计掩模的方法。
背景技术
一般地，半导体器件具有多层结构。构成多层结构的每一层一般采用沉积工艺或溅射工艺形成，然后采用平版印刷工艺(lithography process)对其进行图案化。
在半导体器件中由于衬底上的半导体器件的层的图案尺寸和图案密度不同而存在着某些限制，所以正在研发一种使虚设图案连同主要图案一起形成的方法。
发明内容
本发明的实施例提供了一种设计掩模的方法。根据实施例，提供了一种具有新形状的虚设图案。
根据本发明的实施例，提供了能够保证图案均匀性的设计掩模的方法。
根据实施例的设计掩模的方法能够增加半导体器件的层的图案密度。
根据实施例的设计掩模的方法还能够简化半导体器件的设计工艺和制造工艺。
在一个实施例中，设计掩模的方法可以包括：定义芯片区域；缩减芯片区域以形成母虚设图案；形成网格虚设图案；以及通过去除虚设图案和网格虚设图案相互重叠的部分而形成子(offspring)虚设图案。
在一个实施例中，设计掩模的方法可以包括：定义芯片区域；缩减芯片区域以形成母(parent)虚设图案；在所述母虚设图案上形成具有第一宽度的第一线和具有第二宽度的第二线，使得所述第一线近似平行于所述第二线；在所述母虚设图案上形成具有第三宽度的第三线和具有第四宽度的第四线，使得所述第三线近似平行于所述第四线并近似垂直于所述第一线；通过在所述第二线和所述第四线上执行异或(XOR)操作而形成第一图案；分别缩减所述第二线的宽度和所述第四线的宽度以形成第六线和第七线，从而形成第二图案；以及在所述第一图案和所述第二图案上执行和操作以形成子虚设图案。
本发明能够保证图案的均匀性。
将在所附附图和下面的描述中详细说明一个或更多实施例的细节。通过说明书和附图及权利要求书，本发明的其它特征将变得明显。
附图说明
图1A至图1E是根据本发明实施例的设计掩模的方法的概视图；
图2A至图2G是根据本发明实施例的设计掩模的方法的概视图；
图3A是根据本发明实施例的半导体器件的平面示意图；
图3B是沿图3A的I-I’线所取的根据本发明实施例的半导体器件的横截面示意图。
具体实施方式
下面，将参考附图描述设计掩模的方法。
在实施例的描述中，应该理解的是当一层(或膜)被称为是在另一层或衬底‘上’时，它可以直接位于另一层或衬底上，或者也可存在居间层。进一步地，可以理解的是当层被称为是在另一层‘下’时，它可以直接位于另一层的下面，或者也可存在一个或更多居间层。另外，还应该理解的是，当一个层被称为是在两层‘之间’时，它可以是位于两层之间的唯一一层，或者也可存在一个或更多居间层。
根据本发明一个实施例，不管芯片内部的主要图案块的旋转(rotation)或方向(orientation)如何，都可以在整个芯片极(chip level)上的期望位置处形成虚设图案。
根据题述掩模设计的实施，芯片边界可以变为母虚设图案，然后可以采用网格虚设图案形成子虚设图案。这可采用任何已知软件布局工具完成。
参考图1A，定义一个芯片区域100。然后，缩减芯片区域100以形成母虚设图案110。
可以任意适合的量减小芯片区域100的尺寸以形成母虚设图案110。例如，可以将芯片区域100缩减约1μm以形成母虚设图案110。
参考图1B，可形成网格虚设图案105。
下面，将详细描述形成网格虚设图案105的方法。
形成网格虚设图案可包括在母虚设图案110上形成具有第一宽度(a)的第一线101和具有第二宽度(b)的第二线102，使得第一线101和第二线102近似相互平行。
第一线101的第一宽度(a)可与第二线102的第二宽度(b)相同或不同。例如，第一线101的第一宽度(a)可小于、大于或等于第二线102的第二宽度(b)。
接着，在母虚设图案110上形成具有第三宽度的第三线103和具有第四宽度的第四线104，使得第三线103和第四线104近似相互平行并近似垂直于第一线101。
虽然图中示出了第三线103的第三宽度与第一线101的第一宽度(a)相同，但实施例并不限于此。另外，虽然图中示出了第四线104的第四宽度与第二线102的第二宽度(b)相同，但实施例并不限于此。
例如，在某些实施例中，第三线103的第三宽度可不同于第一线101的第一宽度(a)。另外，在某些实施例中，第四线104的第四宽度可不同于第二线102的第二宽度(b)。
通过上述工艺，可形成包括第一线101，第二线102，第三线103，和第四线104的网格虚设图案105。
接着，参考图1C，可以通过去除母虚设图案110和网格虚设图案105重叠的部分来形成子虚设图案150。
在一个实施例中，子虚设图案150可以是具有第五宽度d的正方形图案。
在实施例中，子虚设图案150可包括含有多个第一子图案122的第一组子虚设图案120，所述第一子图案122通过第三宽度和第一宽度(a)的距离而彼此分隔开的。
另外，子虚设图案150可包括含有多个第二子图案132的第二组子虚设图案130，所述第二子图案132包括以第四宽度(b)而与第一组的子虚设图案120分开。
参考图1D，在芯片区域100内形成主要图案300，并且可以采用主要图案300作为参考形成虚设图案禁止区域310。
参考图1E，可以通过去除与虚设图案禁止区域310接触的子虚设图案150a(如图1D所示)而提供第一掩模190。
在一个实施例中，子虚设图案150可以是有源虚设图案。在其他实施例中，子虚设图案150不是有源虚设图案。
根据本发明实施例，不管芯片内部的主要图案块的旋转或方向如何，都可以在整个芯片级之上的期望位置处形成处虚设图案。
此外，根据该实施例，可以形成主要图案，并且定义虚设图案禁止区域。然后可以将芯片边界变为图案模型(pattern dummy)，接着切成小块以去除虚设图案禁止区域上的虚设图案，以便可共同地将虚设图案插到整个芯片级上的期望位置处。
根据实施例，因为可以将虚设图案共同地设置于整个芯片级上的期望位置处，因此可以提升图案的均匀性。
根据本发明的实施例，通过共同地将虚设图案插到整个芯片级上的期望位置处，可以将用于虚设图案的数据负载最小化。
另外，根据本发明的实施例，由于保证了图案的均匀性，可以轻易获取每个图案的恒定临界直径(critical diameter，CD)。
根据所述布局方法，在整个芯片级上的期望位置处形成虚设图案还可以简化设计工艺和制造工艺。
图2A至图2G是根据本发明实施例的设计掩模的方法的概念示意图。
虽然在此描述了多晶虚设图案(poly dummy pattern)的例子，但是本发明的实施例不限于此。
参考图2A，可以定义芯片区域200，并且可以缩减芯片区域200以形成母虚设图案210。
可以将芯片区域200缩减适当的量，以形成母虚设图案210。例如，可以将芯片区域200缩减1μm以形成母虚设图案210。
接着，参考图2B，可以形成网格虚设图案205。
下面将详细描述形成网格虚设图案205的方法。
在母虚设图案210上形成具有第一宽度(a)的第一线201和具有第二宽度(b)的第二线202，使得第一线201和第二线201近似相互平行。
第一线201的第一宽度a可以与第二线202的第二宽度b相同或不同。例如，第一线201的第一宽度a可小于，大于或等于第二线202的第二宽度b。
接着，在母虚设图案210上形成具有第三宽度的第三线203和具有第四宽度的第四线204，使得第三线203和第四线204近似相互平行于并近似垂直于第一线201。
虽然图中示出第三线203的第三宽度与第一线101的第一宽度(a)相同，但实施例并不限于此。另外，虽然图中示出第四线204的第四宽度与第二线202的第二宽度(b)相同，但实施例并不限于此。例如，在某些实施例中，第三线203的第三宽度可以不同于第一线201的第一宽度(a)。另外，在某些实施例中，第四线204的第四宽度可以不同于第二线202的第二宽度(b)。
通过上述工艺，可以形成包括第一线201、第二线202、第三线203、和第四线204的网格虚设图案205。
接着，参考图2C，可以在第二线202和第四线204上执行一个异“或”(XOR)操作以形成第一图案220。
即，可以通过去除第二线202和第四线204相互重叠的的部分而形成第一图案220。
然后，参考图2D，可以通过分别减少第二线202和第四线204的宽度来形成第六线202a和第七线204a。从而，可以形成第二图案225。
接着，参考图2E，可以在第一图案220和第二图案225上执行“与”操作以形成子虚设图案230。
在一个实施例中，可以通过仅留下第一图案220和第二图案225相互重叠的部分而形成子虚设图案230。
然后，可以在芯片区域200内形成主要图案300，并且可以采用主要图案300作为参考来形成虚设图案禁止区域310。
可以去除与虚设图案禁止区域310接触的子虚设图案230a。
接着，参考图2F和图2G，可以通过去除比最小尺寸还小的子虚设图案230b来完成包括子虚设图案230的第二掩模290。
根据本发明的实施例，不管芯片内部主要图案块的旋转或方向如何，都可以在整个芯片级上的期望位置处形成虚设图案。
此外，可以将芯片边界变为模型，然后切成小块以去除虚设图案禁止区域上的虚设图案，从而可以在整个芯片级上的期望位置处形成虚设图案。
此外，题述布局方法的实施例可以提升图案的均匀性。
此外，题述布局方法的实施例可以将设计虚设图案的数据负载最小化。
另外，根据本发明的实施例，由于保证了图案的均匀性，因此可以轻易获得每个图案的恒定临界直径(CD)。
根据题述布局方法的实施例，形成虚设图案还可以简化设计工艺和制造工艺。
参考图3A和图3B，可采用根据题述掩模设计方法的实施例制备的第一掩模190和根据题述掩模设计方法的实施例制备的第二掩模290，来形成根据本发明实施例的半导体器件。
例如，可以采用第一掩模190，在衬底315上形成主要图案300(用于衬底315的有源区域)和有源层子虚设图案150。
然后，可以形成层间介电质320，并且可以采用第二掩模290来形成多晶-子虚设图案230。
根据本发明实施例的掩模设计工艺的特性可以包括在制造半导体器件的工艺中。
在本说明书中提到的“一个实施例”、“实施例”，“示例性实施例”等，都意味着结合实施例所描述的特定的特征、结构、或特性被包含在本发明的至少一个实施例中。在本说明书各处出现的这些词语并不一定都指同一个实施例。此外，当结合任一实施例来描述特定的特征、结构、或特性时，则认为其落入本领域技术人员可以结合其它的实施例而实施这些特征、结构或特性的范围内。
虽然以上参考本发明的多个示例性实施例而对实施例进行了描述，但应理解的是，本领域人员可以导出落在此公开的原理的精神和范围内的其它任何改型和实施例。更具体地，可以在此公开、附图以及所附权利要求书的范围内对组件和/或附件组合排列中的排列进行各种变更与改型。除了组件和/或排列的变更与改型之外，本发明的其他应用对本领域技术人员而言也是显而易见的。

Claims (18)

1、一种设计掩模的方法，包括步骤：
定义芯片区域；
缩减所述芯片区域以形成母虚设图案；
形成网格虚设图案；以及
通过去除所述虚设图案与所述网格虚设图案中相互重叠的部分而形成子虚设图案。
2、根据权利要求1所述的方法，其中形成所述网格虚设图案的步骤包括：
在所述母虚设图案上形成具有第一宽度的第一线和具有第二宽度的第二线，使得所述第一线近似平行于所述第二线；以及
在所述母虚设图案上形成具有第三宽度的第三线和具有第四宽度的第四线，使得所述第三线近似平行于所述第四线并且近似垂直于所述第一线。
3、根据权利要求2所述的方法，其中所述第一宽度与所述第二宽度不同。
4、根据权利要求3所述的方法，其中所述第三宽度与所述第一宽度相同，所述第四宽度与所述第二宽度相同。
5、根据权利要求2所述的方法，其中所述子虚设图案包括正方形图案。
6、根据权利要求2所述的方法，其中所述子虚设图案包括：
第一组子虚设图案，包括通过所述第一宽度的距离而相互分开的多个第一子虚设图案；以及
第二组子虚设图案，包括通过所述第二宽度的距离而与所述第一组子虚设图案分开的多个第二子虚设图案。
7、根据权利要求1所述的方法，其中所述子虚设图案包括有源层虚设图案。
8、根据权利要求1所述的方法，进一步包括：
在所述芯片区域内部形成主要图案；
采用所述主要图案作为参考形成虚设图案禁止区域；以及
去除与所述虚设图案禁止区域相接触的子虚设图案。
9、根据权利要求8所述的方法，其中在形成所述母虚设图案之前，形成所述主要图案并且形成所述虚设图案禁止区域。
10、根据权利要求8所述的方法，其中在形成所述母虚设图案之后，形成所述主要图案并且形成所述虚设图案禁止区域。
11、一种设计掩模的方法，包括：
定义芯片区域；
缩减所述芯片区域以形成母虚设图案；
在所述母虚设图案上形成具有第一宽度的第一线和具有第二宽度的第二线，使得所述第一线近似平行于所述第二线；
在所述母虚设图案上形成具有第三宽度的第三线和具有第四宽度的第四线，使得所述第三线近似平行于所述第四线并且近似垂直于所述第一线；
通过在所述第二线和所述第四线上执行异或操作而形成第一图案；
形成包括第六线和第七线的第二图案，其中通过缩减所述第二线的宽度以形成所述第六线，通过缩减所述第四线的宽度以形成所述第七线；以及
在所述第一图案和所述第二图案上执行和操作以形成子虚设图案。
12、根据权利要求11所述的方法，其中所述第一宽度与所述第二宽度不同。
13、根据权利要求12所述的方法，其中所述第三宽度与所述第一宽度相同，所述第四宽度与所述第二宽度相同。
14、根据权利要求11所述的方法，其中所述子虚设图案包括多晶-虚设图案。
15、根据权利要求11所述的方法，进一步包括：
在所述芯片区域内部形成主要图案；
采用所述主要图案作为参考形成虚设图案禁止区域；以及
去除与所述虚设图案禁止区域相接触的子虚设图案。
16、根据权利要求15所述的方法，其中在形成所述母虚设图案之前，形成所述主要图案并且形成所述虚设图案禁止区域。
17、根据权利要求15所述的方法，其中在形成所述母虚设图案之后，形成所述主要图案并且形成所述虚设图案禁止区域。
18、根据权利要求15所述的方法，进一步包括：在去除与所述虚设图案禁止区域相接触的所述子虚设图案后，去除尺寸小于最小设计规则尺寸的子虚设图案。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237265A (zh) * 2010-05-07 2011-11-09 海力士半导体有限公司 控制半导体器件的图案均匀性的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212697A (ja) * 2009-08-21 2012-11-01 Panasonic Corp 半導体装置
US8211807B2 (en) * 2010-10-19 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning technology using single-patterning-spacer-technique
CN203932097U (zh) * 2012-08-23 2014-11-05 松下电器产业株式会社 发光装置、照明用光源以及照明装置
TWI581055B (zh) * 2012-10-02 2017-05-01 聯華電子股份有限公司 形成光罩的方法
US9330224B2 (en) * 2014-04-30 2016-05-03 Oracle International Corporation Method and apparatus for dummy cell placement management

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3249317B2 (ja) * 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法
US5595843A (en) 1995-03-30 1997-01-21 Intel Corporation Layout methodology, mask set, and patterning method for phase-shifting lithography
JPH10256255A (ja) 1997-03-17 1998-09-25 Fujitsu Ltd 半導体集積回路装置のパターン発生方法
KR100230421B1 (ko) * 1997-04-22 1999-11-15 윤종용 반도체장치의 더미패턴 형성방법
KR100319883B1 (ko) * 1999-03-16 2002-01-10 윤종용 패드 주위에 더미 패턴을 구비한 반도체소자
JP3363109B2 (ja) 1999-05-27 2003-01-08 沖電気工業株式会社 マスクパターンの作成方法
US6421820B1 (en) 1999-12-13 2002-07-16 Infineon Technologies Ag Semiconductor device fabrication using a photomask with assist features
JP4417527B2 (ja) 2000-05-15 2010-02-17 大日本印刷株式会社 マスクパタンの形成方法、およびフォトマスク
JP2002203905A (ja) * 2000-12-28 2002-07-19 Mitsubishi Electric Corp レイアウト設計装置、レイアウト設計方法および半導体装置
KR20020055145A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 더미패턴 형성 방법
KR20020056147A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 더미패턴 형성방법
KR100378195B1 (ko) * 2001-02-21 2003-03-29 삼성전자주식회사 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체
DE10310136B4 (de) 2003-03-07 2007-05-03 Infineon Technologies Ag Maskensatz zur Projektion von jeweils auf den Masken des Satzes angeordneten und aufeinander abgestimmten Strukturmustern auf einen Halbleiterwafer
JP2004294664A (ja) 2003-03-26 2004-10-21 Fujitsu Ltd レチクルの作成方法、およびレチクルの作成プログラム
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
US20080121939A1 (en) * 2006-11-06 2008-05-29 Michael Murray Methods of automatically generating dummy fill having reduced storage size

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237265A (zh) * 2010-05-07 2011-11-09 海力士半导体有限公司 控制半导体器件的图案均匀性的方法
CN102237265B (zh) * 2010-05-07 2015-05-06 海力士半导体有限公司 控制半导体器件的图案均匀性的方法

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