CN101276791A - 半导体晶片及其制造方法 - Google Patents

半导体晶片及其制造方法 Download PDF

Info

Publication number
CN101276791A
CN101276791A CNA2008100806953A CN200810080695A CN101276791A CN 101276791 A CN101276791 A CN 101276791A CN A2008100806953 A CNA2008100806953 A CN A2008100806953A CN 200810080695 A CN200810080695 A CN 200810080695A CN 101276791 A CN101276791 A CN 101276791A
Authority
CN
China
Prior art keywords
layer
coating
oxide skin
oxide
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100806953A
Other languages
English (en)
Other versions
CN101276791B (zh
Inventor
T·施罗德
P·施托克
H-J·米西希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of CN101276791A publication Critical patent/CN101276791A/zh
Application granted granted Critical
Publication of CN101276791B publication Critical patent/CN101276791B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/024—Group 12/16 materials
    • H01L21/02403—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24942—Structurally defined web or sheet [e.g., overall dimension, etc.] including components having same physical characteristic in differing degree
    • Y10T428/2495—Thickness [relative or absolute]
    • Y10T428/24967—Absolute thicknesses specified
    • Y10T428/24975—No layer or component greater than 5 mils thick
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/26—Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明涉及包括以下给定顺序的层的半导体晶片：主要由硅组成的单晶基底晶片(1)；第一非晶中间层(2)，其含有电绝缘材料且厚度为20nm至100nm；单晶态的第一氧化物层(3)，其具有立方Ia－3晶体结构及(Me12O3)1－x(Me22O3)x的组成，其中Me1和Me2均为金属且0≤x≤1，其晶格常数与所述基底晶片的材料的晶格常数偏差0至5％。本发明还涉及用于通过外延沉积制造该半导体晶片的方法。

Description

半导体晶片及其制造方法
技术领域
本发明涉及分层的半导体晶片及其制造方法。
背景技术
SOI晶片(绝缘体上半导体)包括通常由单晶硅、电绝缘材料层(所谓的掩埋氧化物层，BOX)以及与其相连的半导体材料的表面层(顶层或器件层)组成的基底晶片(处理晶片或基晶片)，该晶片的表面层就是所谓的用于制造电子元件的活性层。
SOI晶片可以通过各种不同的方法制造：首先，广泛使用的方法是将半导体材料的薄层从供体晶片转移至基底晶片。在转移之前，使供体晶片或基底晶片或两者的表面氧化以形成绝缘层。该方法称作“层转移”。其次，将氧离子注入其一个表面内并随后退火基底晶片以形成氧化硅层，由此可以在硅基底晶片内直接形成绝缘层。该方法称作“SIMOX”。
第一种方法(层转移)由于方法步骤加工强度大所以成本高。这对于硅和在一定范围内的锗而言是充分发展的，但是不适用于选择性的半导体，如氮化镓(GaN)、氧化锌(ZnO)或用于活性层的其他材料。此外，其受限于存在适当直径的块体晶片(bulk wafer)的半导体材料，对于许多令人感兴趣的材料是成问题的，如碳化硅(SiC)、砷化镓(GaAs)或氮化镓(GaN)。
第二种方法(SIMOX)受限于存在适当直径的块体晶片的材料，这些材料对于通过注入后退火步骤实施离子注入以及形成掩埋氧化物层是可行的。其由于需要设备所以成本高，尤其是对于离子注入及长的加工时间而言。
随后在硅晶片上沉积异质外延掩埋氧化物层及半导体层是制造SOI晶片的第三种方法，例如H.J.Osten等人的论文“Growth of crystallinepraseodymium oxide on silicon”，Journal of Crystal Growth 235(2002)，229～234及T.
Figure A20081008069500091
等人的论文“Structure，twinning behavior，andinterface composition of epitaxial Si(111)films on hex-Pr2O3(0001)/Si(111)support systems”，Journal of Applied Physics 98(2005)，123513-1～123513-6中描述的用于epi-Si/六方Pr2O3/Si系统者。该方法包括在硅基底晶片上外延沉积由具有六方晶体结构的氧化镨组成的绝缘体层，并随后在绝缘体层上外延沉积硅层。
WO 03/096385 A2公开了一种类似的方法。其提及氧化铈(CeO2)、氮化铝(AlN)及氧化镧铝(LaAlO3)作为该绝缘体层的材料。这些材料的晶格常数及立方晶体结构与硅接近。诸如LaAlO3的三元材料可用于使绝缘体层的晶格常数与覆盖的半导体层(例如硅-锗，SiGe)相匹配。任选可以通过在氧化气氛中实施热处理而在硅基底晶片与外延沉积的绝缘体层之间的界面处生长非晶氧化硅的薄层。若需要具有低介电常数的电介质，则优选形成该层。WO 03/096385 A2并没有记述该氧化硅层的任何其他的效果。
当它们用作制造电子器件的基底时，根据WO 03/096385 A2的SOI晶片具有若干缺点：
仅在非常有限的范围内可能匹配晶格常数：La2O3、LaAlO3及Al2O3具有不同的晶体结构。La2O3具有立方Ia-3晶体结构，而Al2O3具有R3CH对称性的刚玉结构。若混合两种氧化物，则取决于La/Al比而产生各种不同的结构，例如LaAlO3在室温下具有R-3mR对称性的钙钛矿型结构。由于结构不同，无法以0至1的任意期望的比例混合La2O3及Al2O3，即存在互溶性间隙。对于约0.8至约1.2的La/Al比仅存在钙钛矿型结构。此外，该结构不适合于在其上外延沉积单晶立方半导体材料。
掩埋氧化物晶格从硅基底不完全脱耦，a)通过错配应变以及b)通过由于异质结构中材料的热膨胀系数不同而造成的热错配，导致缺陷产生。例如后者效应导致在温度剧烈变化期间(thermal ramping，退火以及冷却循环)、在制造SOI晶片期间以及在加工IC器件期间于SOI结构中形成微裂纹。
绝缘层及薄的附加氧化硅层一起提供不足的绝缘性。由于不存在相对于电流通路垂直取向的并且阻止漏电流的晶界，外延氧化物通常具有相当高的漏电流。在直接隧道现象的状况下，薄的非晶SiO2层由于厚度值也不是有效的。晶片只有在高温下退火才能在各种情况下获得更厚的SiO2层。然而这损害外延氧化物层的结晶度，因此破坏了表面半导体层完美生长的基础。这显然是因为在氧化步骤之后建议“修复退火”(WO03/096385 A2，第5页第16行)。此外，要求精确控制界面状态密度以通过寄生电荷捕捉效应(parasitic charge trapping effects)避免掩埋氧化物中的滞后浮体效应(hysteretic floating-body effects)。
因此，本发明的目的在于提供用于制造SOI(绝缘体上半导体)结构的基底，其允许高灵活性地调节绝缘体层的晶格尺寸，以集成包括各种具有高结晶品质的材料的完全松弛的或应变的半导体层。另一个目的在于在半导体层与基底晶片之间实现足够的晶格脱耦及绝缘。需要一种氧化物结构，其与Si基底的界面通过制备具有适合于所期望的应用的参数的界面层而可以精确控制。
发明内容
本发明涉及包括以下给定顺序的层的半导体晶片：
-主要由硅组成的单晶基底晶片1，
-第一非晶中间层2，其含有电绝缘材料且厚度为20nm至100nm，
-单晶态的第一氧化物层3，其具有立方Ia-3晶体结构及(Me12O3)1-x(Me22O3)x的组成，其中Me1和Me2均为金属且0≤x≤1，其晶格常数与所述基底晶片的材料的晶格常数偏差0至5％。
本发明还涉及用于制造上述半导体晶片的第一种方法，其包括以下给定顺序的步骤：
a)提供基底晶片1，
b)在该基底晶片1的至少一个表面上外延沉积第一氧化物层3，及
e)在包含分压为10-6毫巴至1巴的氧的气氛中于200至1000℃的温度下热处理所得分层的晶片10至100分钟，从而在基底晶片1与第一氧化物层3之间的界面处形成第一非晶中间层2。
本发明还涉及用于制造上述半导体晶片的第二种方法，其包括以下给定顺序的步骤：
a)提供基底晶片1，该基底晶片具有Si(111)的晶格取向，
b)在该基底晶片1的至少一个表面上外延沉积第一氧化物层31，该第一氧化物层31具有六方晶体结构及(Me12O3)1-x(Me22O3)x的组成，其中Me1和Me2均为金属且0≤x≤1，其晶格常数与基底晶片的材料的晶格常数偏差0至5％，及
e)在包含分压为10-6毫巴至1巴的氧的气氛中于200至1000℃的温度下热处理所得分层的晶片10至100分钟，从而将具有六方晶体结构的第一氧化物层31转化为具有立方Ia-3晶体结构的第一氧化物层3，并由此还在基底晶片1与第一氧化物层3之间的界面处形成第一非晶中间层2。
附图说明
图1所示为本发明的第一种具体实施方案，其中在第二氧化物层4的表面上直接沉积包含半导体材料的表面层8。
图2所示为本发明的第二种具体实施方案，其中在第二氧化物层4上形成与第二氧化物层4相邻的由Me52Ow组成的第三氧化物层51，其中Me5是金属且3≤w≤4。
图3所示为各种具有Ia-3对称性的立方金属氧化物的半单胞尺寸(以
Figure A20081008069500121
计)。
图4所示为立方半导体材料的单胞尺寸。
图5所示为各种具有Ia-3对称性的立方金属氧化物的(111)表面单胞尺寸(以
Figure A20081008069500122
计)。
图6所示为六方半导体材料的(0001)表面单胞尺寸。
具体实施方式
在第一步骤a)中(图1和2)，提供单晶基底晶片1，其主要由单晶硅组成，优选包含90％至100％的硅，更优选包含98％至100％的硅。基底晶片可以包含常用的掺杂剂或者硅技术领域中公知的杂质。基底晶片1优选具有Si(001)、Si(111)或Si(110)的晶格取向。
根据本发明在该方法的步骤b)中，在基底晶片1的至少一个表面上外延沉积单晶态的第一氧化物层3(图1和2)。第一氧化物层3具有(Me12O3)1-x(Me22O3)x的组成，其中Me1和Me2均为金属。为了确保100％的互溶性，优选使用其氧化物Me12O3和Me22O3具有Ia-3对称性的金属Me1和Me2。Me1和Me2均优选为稀土金属或过渡金属，更优选Me1为镨而Me2为钇。相对于Si，Pr2O3约2％过大，Y2O3约2％过小。因此，在50∶50的基础上，即(Pr2O3)0.5(Y2O3)0.5，该混合物能够匹配Si的晶格尺寸。此外，优点在于以Pr2O3结束并通过氧化而集成“内部储氧池(internal oxygen reservoir)”PrO2，这描述于以下的步骤d)。然而，这仅是许多可能性中的一个实例。系数x满足不等式0≤x≤1，优选满足不等式0＜x＜1，并且相匹配从而使第一氧化物层3的晶格常数与基底晶片的材料的晶格常数偏差0至5％，优选为0至2％。氧化物优选均不匹配Si的晶格尺寸。仅通过混合即可完全匹配。第一氧化物层3优选具有均匀的组成，因此具有横穿其整个厚度的均匀的晶格常数。但也可以组成梯度立即开始。第一氧化物层3的厚度至少为1nm。
第一氧化物层3具有立方Ia-3晶体结构。在多数情况下，尤其是当基底晶片1的表面为(001)或(110)取向时，在步骤b)中第一氧化物层3可以在基底晶片1的表面上直接外延生长。然而，若基底晶片1具有(111)取向的表面，总是无法直接生长立方Ia-3氧化物。例如，Pr2O3在Si(111)表面上以六方相生长。若无法直接生长立方氧化物，则在步骤b)中在基底晶片1的至少一个表面上沉积具有六方晶体结构的第一氧化物层31。然后将该层转化为(热动力学稳定的)具有立方Ia-3晶体结构的第一氧化物层3。该相转化过程是在步骤e)的热处理期间自动实现的，如下文所述。热处理也可分为相转化及界面优化步骤。
在任选的步骤c)中(图1和2)，可以在第一氧化物层3的表面上外延沉积单晶态的第二氧化物层4。第二氧化物层4也具有立方Ia-3晶体结构及(Me32O3)1-y(Me42O3)y的组成，其中Me3和Me4均为金属。为了确保100％的互溶性，优选使用其氧化物Me32O3和Me42O3具有Ia-3对称性的金属Me3和Me4。Me3和Me4均优选为稀土金属或过渡金属，更优选Me3为镨而Me4为钇。系数y满足不等式0≤y≤1，优选满足不等式0＜y＜1。第二氧化物层4的组成沿该层的厚度改变。y以直至第一氧化物层3的界面处的值y1开始，并且横穿第二氧化物层4的厚度发生改变，从而使第二氧化物层4的材料的晶格常数横穿其厚度发生改变。y以第二氧化物层4的表面处的值y2结束。选择值y1以使第二氧化物层4在其直至第一氧化物层3的界面处的晶格常数与第一氧化物层3的材料的晶格常数偏差0至2％，从而确保以有限的缺陷密度生长单晶氧化物。值y2优选根据沉积在第二氧化物层4的表面上的层的晶格常数进行选择，以实现各层之间的晶格匹配。为了使第二氧化物层4内的缺陷密度最小化，对于一方面应变效应与另一方面感兴趣的氧化物组份内的缺陷形核能之间的相互作用，通过改变y1与y2之间的浓度梯度，其晶格常数的改变优选被最优化。
若待沉积在第二氧化物层4的表面上的任何附加层(例如由单晶半导体材料组成的表面层8或第三氧化物层50)具有与第一氧化物层3大致相等的晶格常数，则可以省略步骤c)。若不是优选实施能够使值y1匹配相邻的第一氧化物层3的晶格常数的步骤c)的情况，则以适当方式改变第二氧化物层横穿其厚度的组成，并以与待沉积的下一层的晶格常数相匹配的值y2结束。
在另一个任选的步骤d)中(图2)，在第二氧化物层4的界面处外延沉积具有立方Ia-3晶体结构及Me52O3的组成的单晶态的第三氧化物层50。Me52O3是可被进一步氧化成具有其中3＜w≤4的Me52Ow的组成的更高价氧化物的金属氧化物。典型的实例是表现出各种不同的氧化物相Me52Ow的镨(Pr)和铽(Tb)，其中w在3至4的范围内，以及二氧化铈(CeO2)及二氧化钕(NdO2)的特殊情况，其中w＝4。步骤d)在步骤b)之后或者步骤b)和c)之后以及在步骤e)之前实施。若实施该步骤，则进一步氧化由Me52O3组成的第三氧化物层50，因而在以下的步骤e)中转化为由其中3＜w≤4的Me52Ow组成的第三氧化物层51。第三氧化物层51用作储氧池，其在以下称作步骤h)的进一步的热处理中促进第二非晶中间层7的形成。该层的厚度优选在1nm至100nm的范围内。
在其他步骤e)中(图1和2)，包含分压为10-6毫巴至1巴的氧的气氛中于200至1000℃，优选300至600℃的温度下热处理所得分层的晶片10至100分钟。可以分子氧(O2或臭氧O3)的形式或者以氧化合物如一氧化二氮(N2O)的形式或者以原子氧的形式供应氧。还可使用含氧等离子体。该热处理在基底晶片1与第一氧化物层3之间的界面处形成第一非晶中间层2。第一非晶中间层2的厚度为2nm至100nm，优选为3nm至10nm。取决于第一氧化物层3的材料，第一非晶中间层2包含氧化硅或金属硅酸盐或两者。第一非晶中间层2的厚度是由热处理条件(温度、持续时间、氧分压、供氧形式)确定的。因此，选择热处理条件以获得具有所期望的厚度及所期望的电学特性的非晶中间层2。第一非晶中间层2具有双重目的，即首先使第一氧化物层3和任选的其他氧化物层与刚性Si基底晶片1脱耦以避免热错配问题(产生缺陷、薄膜破裂等)，以及其次使所设计的晶片结构的电学特性最优化(在1V下漏电流通常小于10-8A/cm2；与有效介电常数值的电容(capacitance witheffective dielectric constant values)为4至16；界面状态的密度低于1012/cm2，box氧化物的高放电击穿场强最高为10MV/cm等)。
例如，在Si(111)上的单晶立方Y2O3氧化物层的情况下，在1个大气压的分子氧内于600℃下加热该系统30分钟，由此对硅基底晶片1与第一氧化物层3之间的界面实施沉积后氧化，形成6nm厚的由硅酸钇组成的非晶中间层2。以如下方式控制非晶中间层2在提高异质结构的结构特性和电学特性方面的效果。在结构方面，在处理之后使立方Y2O3薄膜完全松弛，由此控制氧化物薄膜与刚性硅基底1的脱耦。具体而言，使氧化物薄膜结构内的基底诱导应变释放，单晶氧化物薄膜浮在非晶中间层2上，匹配其具有对应的晶格间距的块体结构。在此情况下避免薄膜与基底之间的热错配问题，从而对于刚性耦合的Y2O3/Si(111)异质结构的情况使Y2O3薄膜显示出提高的结晶品质。关于电学特性，非晶中间层降低±1V下的漏电流至小于10-8A/cm2的数值，并实现8MV/cm的介电击穿场。此外，可通过在实施附加的气体处理(例如形成气体退火等)之后形成非晶中间层而实现低于1011/cm2的界面状态密度。
形成特定厚度的该第一非晶中间层2要求从气氛扩散氧通过至少第一氧化物层3至该层与硅基底晶片1之间的界面。氧化物层的堆垛的厚度可为几十纳米。与WO 03/096385 A2相比，通过为第一氧化物层3及根据本发明的任选的其他氧化物层所列举的材料而显著促进该扩散过程。氧化物中的氧传导率是离子传导的特殊情况。质量传输是通过所涉及的离子，在此情况下是氧阴离子，至在任何情况下要求基质的特定柔性(flexibility)的特殊晶格位点(间隙、缺陷等)的跳跃过程而实施的。
具有Ia-3晶体结构的Me2O3氧化物属于所谓的规则有序的(ordered)氧空位晶体结构。具有Ia-3晶体结构的Me2O3氧化物的该固有空位结构提供晶格的柔性，从而即使在200℃的温度下也能扩散氧，在已知的最佳氧导体之中放置这些化合物。本发明的发明人发现若第一氧化物层3由具有Ia-3对称性的(Me12O3)1-x(Me22O3)x组成，可以在步骤e)的热处理期间即使在相对较低的温度下也能形成足够厚的第一非晶中间层2。低温氧化退火能够保持外延氧化物层的结晶度。一般而言，根据固态化学的塔姆准则氧化物中的离子迁移率对于低于熔化温度约一半的温度是可以忽略的。然而对于本发明重要的是，已知金属阳离子遵守塔姆准则，但立方Ia-3晶体结构的氧子晶格不遵守。具体而言，由于立方Ia-3晶体结构的熔化温度通常远高于2000℃，在1000℃以下不会发生实质性的金属阳离子质量传输，但是即使在300℃的温度下也能检测到高的氧迁移率。具有Ia-3晶体结构的A2O3氧化物的该特性打开大的温度窗，从而一方面在氧化环境中在包含具有所期望的特性的氧化物层3，4，50的缓冲氧化物薄膜下面制备非晶中间层2，但另一方面避免非期望的金属阳离子扩散进入Si基底晶片1内。必须严格避免Si基底内的金属污染物，因为通常已知这些杂质对于晶片结构的电学特性(载流子寿命、迁移率等)具有负面影响。
若在步骤e)之前实施任选的步骤d)，则步骤e)的热处理不仅形成第一非晶中间层2，而且如上所述将第三氧化物层50的Me52O3进一步氧化成其中3＜w≤4的Me52Ow，因此将其转化为第三氧化物层51(图2)。若Me5是镨，则在氧化之后w＝4，即形成PrO2。在其他的步骤h)中该层用作内部储氧池。
在任选的步骤f)中(图2)，可以在第三氧化物层51的表面上外延沉积单晶态的第四氧化物层6。第四氧化物层6也具有立方Ia-3晶体结构及(Me62O3)1-z(Me72O3)z的组成，其中Me6和Me7均为金属。为了确保100％的互溶性，优选使用其氧化物Me62O3和Me72O3具有Ia-3对称性的金属Me6和Me7。Me6和Me7均优选为稀土金属，过渡金属如钪(Sc)、钇(Y)或锰(Mn)，或主族金属如铟(In)、铊(Tl)、锑(Sb)或铋(Bi)。系数z满足不等式0≤z≤1，优选满足不等式0＜z＜1。类似于第二氧化物层4，第四氧化物层6的组成沿该层的厚度改变。z以直至第三氧化物层51的界面处的值z1开始，并且横穿第四氧化物层6的厚度发生改变，从而使第四氧化物层6的材料的晶格常数横穿其厚度发生改变。z以第四氧化物层6的表面处的值z2结束。可以选择金属Me6和Me7以及系数z1，从而使第四氧化物层6在其直至第三氧化物层51的界面处的晶格常数匹配后者层的晶格常数。同样优选地取决于待沉积在第四氧化物层6的表面上的层的晶格常数而选择金属Me6和Me7以及系数z2，从而实现各层间的晶格匹配。
优选以d)→e)→f)的顺序仅与步骤d)和e)一起实施步骤f)。若省略步骤d)，即若不沉积由Me52O3组成的第三氧化物层50，Me52O3随后被氧化成其中3＜w≤4的Me52Ow，则无需第四氧化物层6。第四氧化物层6主要用于使晶格常数从第三氧化物层的数值匹配至待沉积在第四氧化物层6的表面上的其他附加层例如由半导体材料组成的表面层8的数值。
即使存在由其中3＜w≤4的Me52Ow组成的第三氧化物层51，若待沉积在第四氧化物层6的表面上的任何附加层的晶格常数与第三氧化物层3大致相等，则也可以省略步骤f)。若不是优选实施能够使数值z1与相邻的第三氧化物层51的晶格常数相匹配的步骤f)的情况，则以适当方式改变第四氧化物层横穿其厚度的组成，并以与待沉积的下一层的晶格常数相匹配的数值z2结束(晶格常数的实例如图3和4所示)。
术语“与晶格常数相匹配”可以是指晶格匹配或以确定的方式晶格错配。若下一层应为压应变层，则相邻的氧化物层的晶格常数必须小于下一层。若下一层应表现出拉应变，则相邻的氧化物层必须具有更大的晶格常数。该原则适用于氧化物层与由单晶半导体材料组成的表面层8之间的任何界面。例如，在由纯硅组成的表面层8的情况下，由于更高的载流子迁移率而需要由超过2％的错配产生的拉应变以提高IC相关性能。
根据本发明的分层的半导体晶片包括至少一个硅基底晶片1、第一非晶中间层2及第一氧化物层3，该半导体晶片可以有利地用作外延沉积由半导体材料组成的表面层8的基底。可以在其他任选的步骤g)中(图1和2)在第一氧化物层3的表面上(即步骤a)、b)和e)之后；图1和2)或者在第二氧化物层4的表面上(即步骤a)、b)、c)和e)之后；图1)或者在第三氧化物层51的表面上(即步骤a)、b)、c)、d)和e)之后；图2)或者在第四氧化物层6的表面上(即步骤a)、b)、c)、d)、e)和f)之后；图2)沉积该层。
表面层8的半导体材料例如可以是：第IV族半导体，如硅(Si)、锗(Ge)、硅-锗(Si1-aGea，0＜a＜1)、碳化硅(SiC)；III-V族半导体，如磷化镓(GaP)、磷化铝(AlP)、氮化镓(GaN)、砷化镓(GaAs)、砷化铝(AlAs)、砷化铟(InAs)、氮化铟(InN)、磷化铟(InP)；完全匹配GaAs晶格的半导体，如磷化镓铟(Ga0.51In0.49P)或砷磷化铟(In0.51As0.49P)；II-VI族半导体，如硫化锌(ZnS)和氧化锌(ZnO)。所有材料均为单晶。
各氧化物层的堆垛具有立方Ia-3晶体结构，并且在任何情况下具有与基底晶片1(即Si(001)晶片上的(001)、Si(110)晶片上的(110)及Si(111)晶片上的(111))相同的取向。表面层8可具有以下的结构和取向：若Si(001)晶片用作基底1，则表面层8还具有立方晶体结构和(001)取向。若Si(110)晶片用作基底1，则表面层8还具有立方晶体结构和(110)取向。若Si(111)晶片用作基底1，则表面层8可具有立方晶体结构和(001)取向，或者具有六方晶体结构和(0001)取向。
表面层8可以是松弛的或应变的。若其用于沉积半导体材料的应变层，则该层的厚度不应超过伪形态(pseudomorphic)生长的临界厚度。
取决于目标应用，表面层8的厚度优选为10nm至50μm。
在其他任选的步骤h)中，于200至1000℃，优选300至600℃的温度下热处理所得分层的晶片10至100分钟，从而在第四氧化物层6与表面层8之间的界面处形成第二非晶中间层7。该第二非晶中间层7的厚度优选为0.5nm至100nm，更优选为2nm至100nm，最优选为3nm至10nm。取决于相邻的氧化物层(通常为第四氧化物层6)的材料，第二非晶中间层7包括氧化硅或金属硅酸盐或两者。第二非晶中间层7的重要性取决于应用。例如，在完全耗尽的CMOS技术的情况下，需要避免由于外延氧化物层的过高的电容和泄漏值而导致的非期望的暗道(back channel)及串话干扰(cross talk)效应。
第二非晶中间层7的厚度是由热处理条件(即温度和持续时间)确定的。例如发现，在保护性氮气氛中于600℃下退火异质结构30分钟时，在外延硅层8与具有嵌入的PrO2层51的Pr2O3基缓冲氧化物层6之间形成5nm厚的由硅酸镨组成的非晶中间层7。第二非晶中间层7用于与第一非晶中间层2相同的目的，即半导体层8与刚性的支撑异质结构脱耦，以避免热错配问题，并提高电学特性。在制备非晶中间层2的描述中给出典型的参数。
优选仅在步骤g)中沉积表面层8之后，即仅与步骤g)一起，实施任选的步骤h)。
步骤h)优选在步骤g)之后立即实施，而在两个步骤之间不冷却分层的晶片。这能够避免由于氧化物与表面层8的半导体的热膨胀系数不同而生产缺陷，并且确保高品质电学特性(绝缘、低电荷捕捉密度(chargetrapping densities)等)。
形成特定厚度的该第一非晶中间层2要求从气氛扩散氧通过至少第一氧化物层3至该层与硅基底晶片1之间的界面。在形成第二非晶中间层7时，半导体晶片的表面被由半导体材料组成的表面层8覆盖，严重阻碍了从含氧气氛扩散氧进入半导体晶片。因此，几乎无法使用含氧气氛以氧化由半导体材料组成的表面层8之间的界面。由于形成第二非晶中间层7仍然需要该氧化，优选将内部氧源集成至各氧化物层的堆垛内。优选通过由其中3＜w≤4的Me52Ow组成的上述第三氧化物层51(通过在步骤d)中沉积Me52O3的层而形成，并如上所述在步骤e)中氧化该层)而可以实现该作用。在步骤h)中热处理期间，Me52Ow被再次还原为Me52O3。过量的氧可以容易地扩散通过第四氧化物层6(若存在)并氧化由半导体材料组成的表面层8与相邻的氧化物层(例如第四氧化物层6)之间的界面处的半导体材料。例如，PrO2在通常条件下是稳定的氧化物化合物。然而在与半导体材料相接触时，通过PrO2中相对松弛地键结的晶格氧而促进界面处的氧化反应。因此，在切断外部氧供应时在高于300℃的温度下将PrO2还原为Pr2O3，并在界面处形成半导体薄膜的氧化物。取决于接触的材料，Pr2O3可与该半导体氧化物混合，例如与SiO2混合，从而形成硅酸镨。
与WO 03/096385 A2相比，根据本发明的半导体晶片具有以下优点：
首先，本发明的发明人发现，采用外延生长法可以在硅基底晶片上容易地沉积具有可调节的晶格参数的立方Ia-3结构的混合金属氧化物。与WO 03/096385 A2中给出的具有六方(AlN：P63mc)或三斜(LaAlO3：R-3mR)对称性的可调节的晶格参数的材料相比，它们更好地匹配于硅的立方晶格。
此外，本发明克服了异质外延法的内在不灵活性，其通常导致如WO 03/096385 A2所述的高度专一化的系统。本发明的混合缓冲氧化物法是基于立方Ia-3Al2O3晶体结构，其在周期表上是非常普通的，因此可适合于表面层8的大量有价值的半导体材料。
例如，图3所示为可用作Me62O3和Me72O3以及视情况而定Me12O3、Me22O3、Me32O3或Me42O3的各种不同的立方金属氧化物的半单胞尺寸(以
Figure A20081008069500201
计；
Figure A20081008069500202
)。所有立方Me2O3Ia-3晶体结构的单胞尺寸与最普通的立方半导体结构的晶格2倍偏差在几个百分数以内。以此方式，这些氧化物在立方半导体上的异质外延导致形成作为最紧密结构的(2×2)重位点阵(coincidence lattice)。为了更容易评估晶格匹配可能性，将立方半导体的单胞尺寸(图4)与立方Me2O3Ia-3氧化物的晶格尺寸数值的一半(图3)相比。
若基底晶片1具有Si(001)晶面取向，则图3和4是可适用的。通过混合这些二元金属氧化物中的两种，可以实现二元氧化物的晶格常数之间的晶格常数的整个范围。具有立方Ia-3晶体结构的所有二元金属氧化物是100％可互溶的。因此，可以容易地选择一方面与硅基底晶片1相匹配的适当的金属氧化物(Me12O3、Me22O3、Me32O3、Me42O3)以及另一方面与表面层8的半导体材料相匹配的适当的金属氧化物(Me62O3和Me72O3)。如图3所示，可采用在从约0.47nm至约0.57nm的宽的范围内的半单胞尺寸。图4所示为可用作表面层8的材料的一些立方半导体材料的单胞尺寸(以
Figure A20081008069500211
计)。暗灰色区域覆盖了可以通过仅混合其中Me代表稀土元素的Me2O3Ia-3氧化物而相匹配的晶格参数的范围。灰色区域包括可以通过混合其中Me代表稀土元素、过渡金属或主族元素的Me2O3Ia-3氧化物而相匹配的晶格参数。亮灰色区域覆盖了可以通过混合其中Me代表稀土元素的Me2O3Ia-3氧化物而在±4％以内相匹配的晶格参数。
图5和6所示为基底晶片具有Si(111)晶面取向时的情况的等效数据。图5所示为与图3所示相同的立方金属氧化物的(111)表面单胞尺寸(以
Figure A20081008069500212
计)。图6所示为可用作表面层8的材料的各种不同的六方半导体材料的(0001)表面单胞尺寸(以
Figure A20081008069500213
计)。所有立方(111)Me2O3Ia-3晶体表面的表面单胞尺寸与最普通的六方半导体结构的(0001)基面2倍的偏差在几个百分数以内。以此方式，(0001)取向的六方半导体在这些具有(111)取向的立方氧化物上的异质外延导致形成作为最紧密结构的(2×2)重位点阵(coincidence lattice)。为了更容易评估晶格匹配可能性，将六方半导体的(0001)单胞尺寸(图6)与立方(111)Me2O3Ia-3氧化物平面的晶格尺寸数值的一半(图5)加以比较。图6中的阴影区域与图4中的含义相同。
此外，同一种材料的表面层8通常可以完全松弛或应变的方式集成。该方法的高度灵活性原则上提供以下优点：在Si技术平台上制备外延层系统，其具有目前无法达到的结构品质(缺陷密度不大于1012个/cm2等)或者甚至打开朝向目前仍不可用的新材料的集成方法的途径。
其他重要的优点是：具有Ia-3结构的金属氧化物对于其高的氧传导率是公知的。该特性加上集成例如PrO2形式的内部储氧池的选择，提供以下优点：在外延氧化物层3至6与Si基底晶片1之间以及若需要在外延氧化物层3至6与表面层8之间形成非晶中间层2，7。这些中间层重要的是使晶格脱耦以避免由于几何晶格错配以及热错配而产生缺陷。当然，外延沉积的表面层8的高度结构品质转入其电学性能的优异特性(载流子迁移率、寿命、故障前平均时间等)。此外，非晶中间层2，7对于异质结构的电学特性的调节具有决定性的作用(氧化物的绝缘、电容、界面陷阱等)。
此外，一些Ia-3A2O3氧化物如Y2O3表现出高的导热率，有利于在大规模微电子器件领域内的许多应用。
本发明能够仅通过外延沉积及热处理步骤制造高品质SOI晶片。优选应用于不具有任何器件结构的原始硅晶片。根据本发明的层优选沉积在硅晶片的至少一个完整的平面上。
用于外延沉积各层的方法：
方铁锰矿混合氧化物组份以及半导体两者均可通过缩写分别为PVD和CVD的物理或化学气相沉积法进行沉积。在PVD的情况下，通过普通的电子轰击和/或热蒸发技术而加热目标材料。在CVD的情况下，应用各种详细制定的CVD技术(高压CVD、液体脉冲CVD等)。沉积温度在200至1200℃的范围内，但优选为热预算在400至800℃的范围内的生长条件。可以调节来自各种目标物质的蒸发流量以制备所期望的组成的混合薄膜(例如具有化学计量数梯度的混合缓冲氧化物薄膜、化合物半导体薄膜，如SiGe等)。沉积流量通常在1至100nm/s的范围内。
测量方法：
结构：非破坏性地通过干涉技术(例如X射线反射及椭圆光度法)探测薄膜和界面层的厚度以及各表面和界面的粗糙度。此外可以利用诸如AFM和STM的扫描探测技术以量化表面粗糙度参数。这些层的结晶品质主要通过X射线衍射技术加以表征。平面内和平面外X射线衍射测量用于确定氧化物缓冲与半导体层相对于Si基底晶片的外延关系。此外，X射线衍射提供关于薄膜的长程有序性的高度平均化的信息，即可以量化缺陷密度和应变效应。可以通过TEM和拉曼研究进一步确定这些关于缺陷密度和应变的结果。非破坏性地通过RBS或破坏性地借助于XPS和Tof-SIMS溅射技术研究异质结构的化学计量数。后者技术还用于以高灵敏度确定异质结构中的杂质水平。
电学特性：通过J-V测量(温度相关性；过渡现象等)实施泄漏研究。通过频率相关性C-V测量补充这些测量，以研究缓冲氧化物的介电常数的特性以及界面状态密度。此外，DLTS可用于研究界面以及氧化物/半导体界面处的陷阱状态。霍尔测量用于测定外延半导体层内的载流子浓度及迁移率。
实施例1
Si(001)基底晶片1上经过方铁锰矿相关的氧化物缓冲层的由硅-锗(Si1-aGea，a＝0至1；“SiGe”)组成的表面层8的异质外延
根据本发明的一个实施方案(参见图2)，提供适合于在Si(001)基底晶片1上经过Ia-3型混合缓冲氧化物层而整体集成由SiGe组成的异质外延表面层8的结构，从而跨越从a＝0(100％Si)直至a＝1(100％Ge)的可能组成的整个范围。本发明的优点包括制备由SiGe组成的单晶表面层8，a)其通过借助于适当的混合缓冲氧化物混合物匹配所要求的晶格尺寸而具有高度结构品质，及b)在半导体结构与氧化物缓冲之间通过沉积后处理引入绝缘的金属硅酸盐或二氧化硅界面层而具有高度电学界面品质。
A)在Si(001)上制备起始氧化物模板结构
基底晶片1(步骤a))可以是Si(001)晶片，例如通常用于制造Si基集成电路(IC)。应用制定的Si(001)晶片清洗法(RCA，Piranha等)之后，在步骤b)中通过cube-on-cube外延以(001)取向生长由其中x的值等于0.5的双重混合氧化物(Pr2O3)1-x(Y2O3)x组成的第一氧化物层3。在此及随后通过XRD确定相以及薄膜的外延关系。在此及随后借助于定量XPS分析薄膜化学计量数，任选通过RBS校准一次。要求使用Pr2O3和Y2O3的50∶50混合物以生长完全匹配Si的晶格尺寸(晶格常数a＝5.431nm)的第一氧化物层3。第一氧化物层3的厚度通常在10至100nm的范围内。在此及随后非破坏性地通过XRR测量测定薄膜厚度。然后在步骤c)中沉积约10nm厚的由(Pr2O3)1-y(Y2O3)y组成的第二氧化物层4，其中Y2O3含量逐步降低至零(y＝0)。在步骤d)中使用该结构作为用于生长约10nm厚的由化学计量的Pr2O3组成的第三氧化物层52的模板。然后无需冷却晶片而在步骤e)中实施热处理(沉积后退火，“PDA”)，在约500℃下于1个大气压的氧内加热材料系统30分钟。在此及随后利用位于基底附近的热电偶元件进行基底温度测量。PDA步骤用于同时达到以下两个主要目的。首先，方铁锰矿相关的氧化物结构的高的氧传导率能够在中等温度下对基底晶片1与第一氧化物层3之间的界面通过甚至相对较厚的氧化物层实施沉积后氧化。除了使第一氧化物层3与基底晶片1脱耦以避免由于热膨胀系数不同(热错配效应)而产生缺陷以外，所得的金属硅酸盐或二氧化硅化学计量数的第一非晶中间层2提供具有高度电学品质(高度绝缘、低界面状态密度、通过低k值的低电容耦合(low capacitive coupling by low-k values)等)的介电结构。在此及随后通过取决于频率和温度的CV和JV测量技术测定电学特性。
其次，在形成第一非晶中间层2之后，正在进行的PDA处理使厚度约为10nm的第三氧化物层50的化学计量的Pr2O3氧化为PrO2，从而将其转化为第三氧化物层51。所有的稀土(RE)氧化物中，仅氧化镨和氧化铈形成三价和四价氧化物化合物。氧化镨提供以下优点：Pr2O3和PrO2是稳定的化合物，而在铈的情况下存在朝向CeO2的强烈趋势。在此方面，PrO2化合物已知其弱键结的晶格氧，从而如下所述在本发明的该实施方案中使用该化合物作为“内部储氧池”以通过在随后的PDA步骤中释放晶格氧而在使掩埋氧化物与由半导体材料组成的表面层8之间的界面氧化时获得晶格氧。
B1)集成松弛的和应变的外延硅的表面层8
本发明提供在Si(001)基底晶片1上集成完全松弛以及应变或压缩的外延硅层的选择。通过高分辨率X射线衍射及拉曼光谱技术测定应变和松弛现象。为此在步骤f)中通过厚度约为10nm的组成逐渐变化的由(Pr2O3)1-z(Y2O3)z组成的第四氧化物层6使部分A)的起始氧化物模板结构外延过度生长。以z＝0.9的组成开始双重氧化物薄膜生长以匹配PrO2的晶格常数(a＝0.533nm)；改变后者的组成以调节其晶格尺寸以生长完全松弛的或应变的外延Si(001)的表面层8。首先，若Y2O3含量降低至零(z＝0)，则可以生长在拉应变下的Si(001)的外延表面层8。纯Pr2O3顶层的晶格尺寸比硅的晶体结构大约2.5％。在此方面，在步骤g)中由Si外延过度生长适合于制备具有与器件相关的应变的Si(001)的表面层8以提高电子和空穴的迁移率。其次，在步骤f)中组成逐渐变化的由(Pr2O3)1-z(Y2O3)z组成的以z＝0.5结束的第四氧化物层6过度生长的情况下，氧化物模板匹配Si晶格尺寸，因此适合于在步骤g)中产生完全松弛的Si(001)的表面层8。再次，组成逐渐变化的由(Pr2O3)1-z(Y2O3)z组成的以顶端上的纯Y2O3(z＝1)层结束的第四氧化物层6提供用于晶格尺寸比Si小约2.5％的半导体生长的模板。该过程能够在步骤g)中生长在与器件相关的压应力下的外延Si(001)的表面层8。在步骤h)中实施最终PDA处理以使应变的或松弛的Si(001)的表面层8与氧化物模板脱耦。再次，第四氧化物层6的与Ia-3相关的(Pr2O3)1-z(Y2O3)z双重氧化物的高的氧传导率是中心物理性质，从而能够使用第三氧化物层51的PrO2的弱键结晶格氧以实现Si(001)的外延表面层8与第四氧化物层6之间界面的氧化。在该过程中，第三氧化物层51的掩埋PrO2被还原为Pr2O3，从而将该层转化为第三氧化物层52，同时在界面处形成金属硅酸盐或SiO2的第二非晶中间层7。在冷却生长的材料堆垛之前形成第二非晶中间层7是用于避免由于氧化物与表面层8的半导体的热膨胀系数不同而产生缺陷并且确保高品质电学特性(绝缘、低电荷捕捉密度(charge trappingdensities)等)的重要要求。
B2)集成应变的及松弛的外延Si1-aGea(a＝0至1)的表面层8
在部分B2)中所述的氧化物支撑系统当然可用于集成不同化学计量数的外延SiGe薄膜的松弛的以及应变的表面层8。首先，可以在(Pr2O3)1-z(Y2O3)z双重氧化物薄膜的晶格匹配的第四氧化物层6的顶端生长各种不同的松弛的SiGe层。例如，当z等于0时，其中Ge含量为80％的SiGe表面层8在(Pr2O3)1-z(Y2O3)z薄膜的晶格匹配的第四氧化物层6上完全松弛地生长。其次，可以实现在拉伸及压缩应变下的应力SiGe层。例如，100％Ge层在z＝0至1的(Pr2O3)1-z(Y2O3)z所有可能组成的第四氧化物层6上承受压应变。然而，为了在与Ia-3相关的第四氧化物层6上生长直至a＝1的组成的外延Si1-aGea薄膜的完全松弛的表面层8，在晶格尺寸足够大的第四氧化物层6中需要新型氧化物化合物。最佳的选择是非常有效的氧离子导体Bi2O3(晶格常数a＝0.566nm)，其稍微超过Ge的晶格常数(a＝0.5658nm)。在步骤f)中于部分A)中详细描述的第三氧化物层51的顶端上生长厚度约为10nm的组成逐渐变化的(Bi2O3)1-x(Y2O3)x的第四氧化物层6。在步骤f)中，以z＝0.92的(Bi2O3)1-z(Y2O3)z的组成开始生长氧化物，以匹配PrO2的晶格尺寸(a＝0.533nm)。然后，升高Bi2O3比例以匹配外延SiGe的目标表面层8的晶格尺寸。例如，为了在步骤g)中生长完全松弛的100％Ge薄膜，通过在其顶部层区域内具有z＝0.03的组成的(Bi2O3)1-z(Y2O3)z的第四氧化物层6而获得完全的晶格匹配。最终，在冷却之前于步骤h)中实施PDA处理以活化从第三氧化物层51的掩埋的“储氧池”PrO2至第四氧化物层6与表面层8之间的界面的氧扩散过程。第三氧化物层51的PrO2在该过程中被还原成Pr2O3时，通过氧化掩埋的界面而形成金属硅酸盐或SiO2的第二非晶中间层7。部分B2)中的界面层与部分B1)中详细描述的界面层发挥相同的作用。
实施例2
在Si(111)基底晶片1上经过方铁锰矿相关的氧化物缓冲的氮化铟(InN)和氮化镓(GaN)薄膜的异质外延
根据本发明的另一个实施方案(参见图2)，提供适合于在Si(111)基底晶片1上经过Ia-3型混合缓冲氧化物层而整体集成六方纤维锌矿InN(0001)和GaN(0001)薄膜的结构。在此及随后通过XRD确定相以及薄膜的外延关系。在III-V族和II-IV族化合物半导体中立方闪锌矿和六方纤维锌矿晶体结构的共存打破了在整个立方IV-IV族半导体世界上于技术上详细制定的Si(001)晶片取向的统治地位。本发明的优点在于提供足够的灵活性以应对用于集成以六方纤维锌矿结构结晶的新型的有价值的半导体材料的挑战。因为低指数(0001)基面是纤维锌矿相关结构的最稳定的晶面取向，所以伪六方Si(111)基底表面是最佳选择以满足这些半导体薄膜的晶格对称性。在Si(111)基底上以立方(111)晶面取向生长方铁锰矿相关的缓冲氧化物结构。该结果是可以理解的，因为该晶面在立方晶系的情况下是最紧密的，因此是最稳定的取向。除了本发明实施例1中详细描述的晶格匹配和界面工程策略，在Si(111)平台上经过方铁锰矿相关的氧化物缓冲集成纤维锌矿相关的半导体的情况下，具有稳定的晶面取向的异质外延薄膜结构的生长是另一个优点。
A)在Si(111)上制备起始氧化物模板结构
基底晶片1可以是定向(on-oriented)或偏向(off-oriented)的Si(111)晶片，并且根据详细制定的Si(111)清洗方法(RCA，Piranha，NH4F蚀刻等)加以清洗。在Si(111)上制备氧化物模板结构(步骤a)至e))类似于实施例1的部分A)中所述。主要区别在于，在Si(111)上以立方(111)晶面取向生长第一氧化物层3和第二氧化物层4的双重混合氧化物(Pr2O3)1-x(Y2O3)x(x＝0.5至0)以及第三氧化物层51的PrO2。在此及随后借助于定量XPS分析薄膜化学计量数，任选通过RBS校准一次。
B1)集成松弛的六方纤维锌矿外延InN(0001)层
在步骤f)中通过具有(111)晶面取向的(Pr2O3)1-z(Sc2O3)z的单晶态的第四氧化物层6使部分A)的氧化物模板结构外延过度生长。通过采用特征为z＝0.37的组成而现实相对于立方PrO2(111)面的表面单胞尺寸的晶格匹配。为了匹配六方InN(0001)基面的相当小的晶格尺寸(晶格常数a＝0.355nm)，必须沉积组成逐渐变化的(Pr2O3)1-z(Sc2O3)z的第四氧化物层6，其组成在顶部表面层区域内接近z＝0.85。随后，在步骤g)中可以沉积具有(0001)晶面取向的六方InN的完全松弛的表面层8。在冷却之前，于步骤h)中实施PDA处理以通过使用第三氧化物层51的PrO2的弱键结的晶格氧进行界面氧化而使表面层8与第四氧化物层6脱耦。
B2)集成应变的六方纤维锌矿外延GaN(0001)层
为了集成外延GaN(0001)薄膜，必须使用组成逐渐变化的具有(111)取向的(Pr2O3)1-z(Mn2O3)z的第四氧化物层6。通过晶格匹配其中z等于0.28的双重氧化物结构(Pr2O3)1-z(Mn2O3)z而使部分A)的氧化物模板外延过度生长。随着第四氧化物层6的厚度的增加，Pr2O3含量降低至零。由于在元素周期表的所有已知的方铁锰矿相关的氧化物结构中Mn2O3是具有最小晶格尺寸的晶体结构，所以在双重氧化物结构的顶端表面区域内使用化学计量的Mn2O3。因此，立方Mn2O3(111)面的表面单胞尺寸(晶格常数a＝0.333nm)最佳地匹配GaN(0001)基面的相当小的数值(晶格常数a＝0.319nm)。方铁锰矿缓冲氧化物法也不足以完全匹配GaN的晶格尺寸，但本发明的一个重要的优点是，支撑氧化物缓冲与六方GaN(0001)的表面层8之间残留的约4％的晶格错配比目前用于GaN异质外延的SiC和Al2O3基底的情况小4倍。除了晶格错配更小以外，在PDA步骤中通过界面氧化使表面层8与第四氧化物层6脱耦的步骤h)是本发明的另一个改进之处，其使GaN薄膜的异质外延(步骤g))可用于具有更低的缺陷密度的异质基底上。
实施例3
步骤a)提供Si(111)基底：
高品质的(0001)取向的单晶纤维锌矿InN薄膜在硅技术平台中的整体集成是以由硅(Si)组成且具有(111)取向的单晶基底晶片1开始的。在此及随后通过XRD确定相以及薄膜的外延关系。选择该Si晶面取向，因为立方Si(111)晶面具有伪六方的面对称性，其最佳地适合于整体集成以六方纤维锌矿结构结晶的III-V族化合物半导体层。Si(111)晶片的直径为300mm，其以±0.5°的精度定向并且未经掺杂。在此及随后通过取决于频率和温度的CV和JV测量技术测定电学特性。其通过在Si基微电子学中详细制定的标准Si(111)晶片清洗技术加以清洗。对Si(111)晶片实施Piranha湿蚀刻，随后在40％的NH4F溶液中继续处理30分钟，然后在去离子水中冲洗。已知该方法导致原子级光滑的Si(111)表面。随后将氢封端的Si(111)晶片在湿化学处理之后立即放入氧化物沉积室内。在此于氧化物生长之前，将Si(111)晶片在超高真空条件下于700℃下退火以使氢脱附，并制备(7×7)Si(111)重建的起始表面。在此及随后通过RHEED技术测定表面重建情况。
步骤b)沉积由(Pr2O3)0.5(Y2O3)0.5组成的第一氧化物层3：
氧化物沉积是以尽可能精确地匹配Si晶格尺寸的高品质氧化物种子层开始的。该氧化物种子层是单晶态的，并且以立方Ia-3晶体结构结晶。其(111)面法线与Si(111)面法向平行排列并且通过沿Si<-1-12>方位角排列其<11-2>方向以匹配平面内(in-plane)对称性，从而给出其相对于Si(111)取向的外延关系。该外延取向称作Si(111)基底上的氧化物薄膜的B型外延。该氧化物种子层是通过使用具有x约等于0.5的组成的混合(Pr2O3)1-x(Y2O3)x层制备的。在此及随后借助于定量XPS分析薄膜化学计量数，任选通过RBS校准一次。该化学计量数是由于Pr2O3和Y2O3的块体晶格常数相对于立方Si晶体结构(a＝5.431nm)分别过大和过小约2％。通过随着电子束轰击单元(electron beam bombardment cells)的输出功率相应地调节校准的物质流，而从分离的Pr2O3和Y2O3坩埚通过共蒸发制备(Pr2O3)0.5(Y2O3)0.5薄膜。仅将根据产品规格在99.99至99.999％范围内的高纯度目标材料装入蒸发坩埚内。选择Si(111)基底温度为750℃，从而在Si(111)晶片上形成混合(Pr2O3)0.5(Y2O3)0.5薄膜。在此及随后利用位于基底附近的热电偶元件实施基底温度测量。Si(111)上的高品质(Pr2O3)0.5(Y2O3)0.5种子层为10nm厚，并以0.5nm/s的速率生长。通过XRR厚度测量作为沉积时间的函数而实施生长速率校准。在此及随后非破坏性地通过XRR测量测定薄膜厚度。
步骤c)沉积组成逐渐变化的由其中y＝0.5至0的(Pr2O3)1-y(Y2O3)y组成的第二氧化物层4：
随后，通过y从0.5至0逐步减少Y2O3含量而在顶端上生长具有相对于Si(111)基底与氧化物种子层相同的外延关系的组成逐渐变化的(Pr2O3)1-y(Y2O3)y层。氧化物组成的该改变在组成逐渐变化的(Pr2O3)1-y(Y2O3)y薄膜的厚度达到10nm之后结束。
步骤d)沉积由Pr2O3组成的第三氧化物层50：
不中断生长过程，在组成逐渐变化的(Pr2O3)1-y(Y2O3)y层结构的顶端上生长20nm厚的纯Pr2O3层。在该所设计的晶片结构的生长步骤中，生长温度恒定地保持在约750℃下，薄膜以0.5nm/s的厚度速率生长。
步骤e)形成第一非晶中间层2及氧化第三氧化物层50：
随后对该结构实施沉积后退火(PDA)处理以同时a)在Si基底晶片1与由第一至第三氧化物层3，4，50组成的氧化物缓冲之间引入非晶界面薄膜结构(即第一非晶中间层2)，并且b)将顶端上的纯Pr2O3薄膜50氧化成化学计量的PrO2(即第三氧化物层51)。通过在1个大气压的分子氧内于600℃的温度下对该结构实施PDA处理30分钟而能够在具有此处所述特性的50nm厚的氧化物异质结构下制备约5nm厚的非晶中间层2。热晶片处理是重要的要求，以避免由于在此阶段异质结构的热循环而产生缺陷。XPS和Tof-SIMS溅射技术表明，非晶中间层2表现出硅酸盐化学计量数，其中几乎纯的SiO2层与Si基底晶片1直接接触。因此，Si晶片结构内本身无法检测到金属污染物。
在相同的PDA处理中，顶端上的20nm厚的纯Pr2O3层(第三氧化物层50)被完全氧化成PrO2(第三氧化物层51)。若在超过300℃的温度下将Pr2O3暴露于超过200毫巴的氧压下，则(111)取向的PrO2相对于Si(111)基底具有与(Pr2O3)1-x(Y2O3)x异质结构相同的外延关系，并且是Pr2O3的最终氧化产物。
步骤f)沉积第四氧化物层6以匹配由半导体材料组成的表面层8的晶格尺寸：
下一步骤f)包括调节用于沉积具有纤维锌矿结构的功能性单晶(0001)取向的InN表面层8的Ia-3基氧化物缓冲层的晶格尺寸。由于相对于Si(111)表面晶格尺寸(a＝0.384nm)，六方InN(0001)基面的晶格尺寸(a＝0.3548nm)相当小，Pr2O3必须与具有明显更小的晶格尺寸的Ia-3氧化物合金化。在此情况下，以a＝0.384nm的(111)表面单胞尺寸使用Sc2O3。从用高纯度(99.99至99.999％)目标物质填充的单独的池(cell)再次用电子束蒸发出该材料。通过在750℃的生长温度下共蒸发于单晶(111)取向的PrO2层的顶端沉积组成逐渐变化的(Pr2O3)1-z(Sc2O3)z层。(Pr2O3)1-z(Sc2O3)z薄膜是单晶，并且表现出相对于Si(111)基底与沉积的(Pr2O3)1-y(Y2O3)y(y＝0.5至0)异质结构相同的外延关系。为了匹配PrO2(111)及InN(0001)表面单胞的晶格尺寸，在通常为10至20nm的厚度范围内从z＝0.37至z＝0.85逐渐改变(Pr2O3)1-z(Sc2O3)z的组成。为了使经晶格调节的(Pr2O3)1-z(Sc2O3)z异质结构稳定化并获得用于集成功能性InN薄膜而将粗糙度限制在原子级的平面氧化物缓冲，任选额外沉积厚度为5nm的(Pr2O3)0.15(Sc2O3)0.85氧化物层。
步骤g)沉积由单晶(0001)取向的纤维锌矿InN组成的表面层8：
通过从与经由气体系统引入室内的氮反应的努森池(Knudsen cell)蒸发高度纯化的金属In(99.99至99.999％)而在氧化物缓冲上生长InN薄膜。与In反应的氮是在等离子源辅助生长技术中产生的原子氮。InN以(0001)取向的纤维锌矿结构结晶。生长温度在750℃的范围内，并以0.5nm/s的速率生长200nm厚的外延InN薄膜。发现(0001)取向的InN以通过沿<01-1>方位角排列其平面内向量<10-10>而在氧化物缓冲上生长单晶。可以通过以下事实解释Ia-3基晶体结构的(111)取向的立方氧化物缓冲层上InN薄膜的外延关系：a)(0001)基面在纤维锌矿III-V族化合物半导体的最稳定的晶面取向之中，及b)调节(Pr2O3)0.15(Sc2O3)0.85氧化物缓冲晶格尺寸以匹配InN(001)平面内尺寸。
步骤h)形成第二非晶中间层7：
通过在保护性氮气氛中实施热晶片处理技术，在InN沉积之后立即对所设计的晶片结构实施第二PDA处理。该第二PDA处理再次具有双重目的，即a)使功能性InN层(即表面层8)的晶格结构与氧化物缓冲(包括第一至第四氧化物层3，4，51，6)脱耦以避免由于热错配问题引起的非期望的缺陷，及b)通过温度处理改善InN薄膜结构的长程有序性。
制备非晶界面薄膜结构：通过在氧化物缓冲与InN层8之间沉积后制备非晶中间层7而使InN薄膜与氧化物缓冲脱耦。为此，嵌入异质结构中的PrO2层51用作内部储氧池。由于其松弛键结的晶格氧，PrO2薄膜用作活化氧的载体。即使在500℃的温度下，内部PrO2薄膜也会还原成Pr2O3。由于通过第一PDA步骤Si(111)/氧化物缓冲界面反应在这些条件下已经饱和，释放的晶格氧主要被吸附在氧化物缓冲/InN界面处。由于基于Ia-3晶体结构的(Pr2O3)1-z(Sc2O3)z氧化物层在这些温和的条件下具有高的氧传导率，在氧化物缓冲/InN界面处观察到氧化反应，从而形成约5nm厚的非晶In2O3界面层。
高品质单晶InN(0001)纤维锌矿薄膜：由于Ia-3氧化物晶体的金属阳离子在低于1000℃时的迁移率低，并且在界面处存在阻碍性非晶In2O3层，在升高的温度下在保护性氮气氛中于900℃下对单晶InN(0001)薄膜实施PDA处理1小时，不会由于扩散过程而面临非期望的金属污染的风险。该热处理用于通过消除在半导体薄膜生长期间导致的缺陷而提高InN薄膜的长程有序性。通过该方法制备的(0001)取向的单晶InN薄膜显示出每平方厘米107个缺陷。

Claims (25)

1、包括以下给定顺序的层的半导体晶片：
-主要由硅组成的单晶基底晶片(1)，
-第一非晶中间层(2)，其含有电绝缘材料且厚度为20nm至100nm，
-单晶态的第一氧化物层(3)，其具有立方Ia-3晶体结构及(Me12O3)1-x(Me22O3)x的组成，其中Me1和Me2均为金属且0≤x≤1，其晶格常数与所述基底晶片的材料的晶格常数偏差0至5％。
2、根据权利要求1的半导体晶片，其中所述基底晶片(1)包含90％至100％的硅。
3、根据权利要求1或2的半导体晶片，其中所述第一非晶中间层(2)的电绝缘材料包括氧化硅或金属硅酸盐或它们的混合物。
4、根据权利要求1至3之一的半导体晶片，其中Me1和Me2均为稀土金属或过渡金属。
5、根据权利要求4的半导体晶片，其中Me1为镨，而Me2为钇。
6、根据权利要求1至5之一的半导体晶片，其中所述第一氧化物层(3)横穿其整个厚度具有均匀的晶格常数。
7、根据权利要求1至6之一的半导体晶片，其额外包括与所述第一氧化物层(3)相邻的单晶态的第二氧化物层(4)，所述第二氧化物层(4)具有立方Ia-3晶体结构及(Me32O3)1-y(Me42O3)y的组成，其中Me3和Me4均为金属且0≤y≤1，y以直至所述第一氧化物层(3)的界面处的值y1开始，且横穿所述第二氧化物层(4)的厚度发生改变，以使所述第二氧化物层(4)的材料的晶格常数横穿其厚度发生改变，并且y以所述第二氧化物层(4)的表面处的值y2结束，选择值y1以使所述第二氧化物层(4)在其直至所述第一氧化物层(3)的界面处的晶格常数与所述第一氧化物层(3)的材料的晶格常数偏差0至2％。
8、根据权利要求7的半导体晶片，其中Me3和Me4均为稀土金属或过渡金属。
9、根据权利要求8的半导体晶片，其中Me3为镨，而Me4为钇。
10、根据权利要求1至9之一的半导体晶片，其额外包括由单晶半导体材料构成的表面层(8)。
11、根据权利要求10的半导体晶片，其额外包括与所述由单晶半导体材料构成的表面层(8)相邻的含有电绝缘材料的第二非晶中间层(7)。
12、根据权利要求7的半导体晶片，其额外包括由Me52Ow构成的单晶态的第三氧化物层(51)，其中Me5是金属且3＜w≤4。
13、根据权利要求12的半导体晶片，其中Me5是稀土金属或过渡金属。
14、根据权利要求13的半导体晶片，其中Me5为镨。
15、根据权利要求12至14之一的半导体晶片，其额外包括与所述第三氧化物层(51)相邻的单晶态的第四氧化物层(6)，所述第四氧化物层(6)具有立方Ia-3晶体结构及(Me62O3)1-z(Me72O3)z的组成，其中Me6和Me7均为金属且0≤z≤1，z以直至所述第三氧化物层(51)的界面处的值z1开始，且横穿所述第四氧化物层(6)的厚度发生改变，以使所述第四氧化物层(6)的材料的晶格常数横穿其厚度发生改变，并且z以所述第四氧化物层(6)的表面处的值z2结束。
16、根据权利要求15的半导体晶片，其额外包括由单晶半导体材料构成的表面层(8)。
17、根据权利要求7的半导体晶片，其额外包括
-与所述第二氧化物层(4)相邻的单晶态的第三氧化物层(52)，所述第三氧化物层具有立方Ia-3晶体结构及Me52O3的组成，其中Me5是能够形成具有其中3＜w≤4的Me52Ow的组成的氧化物的金属，
-与所述第三氧化物层(52)相邻的单晶态的第四氧化物层(6)，所述第四氧化物层(6)具有立方Ia-3晶体结构及(Me62O3)1-z(Me72O3)z的组成，其中Me6和Me7均为金属且0≤z≤1，z以直至所述第三氧化物层(52)的界面处的值z1开始，且横穿所述第四氧化物层(6)的厚度发生改变，以使所述第四氧化物层(6)的材料的晶格常数横穿其厚度发生改变，并且z以所述第四氧化物层(6)的表面处的值z2结束，
-与所述第四氧化物层(6)相邻的第二非晶中间层(7)，所述第二非晶中间层(7)含有电绝缘材料且厚度为0.5nm至100nm，及
-由单晶半导体材料构成的表面层(8)。
18、根据权利要求10、16或17的半导体晶片，其中所述表面层(8)的半导体材料是硅(Si)、锗(Ge)、硅-锗(Si1-aGea，0＜a＜1)、碳化硅(SiC)、磷化镓(GaP)、磷化铝(AlP)、氮化镓(GaN)、砷化镓(GaAs)、砷化铝(AlAs)、砷化铟(InAs)、氮化铟(InN)、磷化铟(InP)、磷化镓铟(Ga0.51In0.49P)、砷磷化铟(In0.51As0.49P)、硫化锌(ZnS)和氧化锌(ZnO)。
19、用于制造根据权利要求1至18之一的半导体晶片的方法，其包括以下给定顺序的步骤：
a)提供基底晶片(1)，
b)在所述基底晶片(1)的至少一个表面上外延沉积第一氧化物层(3)，及
e)在包含分压为10-6毫巴至1巴的氧的气氛中于200至1000℃的温度下热处理所得分层的晶片10至100分钟，从而在所述基底晶片(1)与所述第一氧化物层(3)之间的界面处形成第一非晶中间层(2)。
20、用于制造根据权利要求1至18之一的半导体晶片的方法，其包括以下给定顺序的步骤：
a)提供基底晶片(1)，所述基底晶片具有Si(111)的晶格取向，
b)在所述基底晶片(1)的至少一个表面上外延沉积第一氧化物层(31)，所述第一氧化物层(31)具有六方晶体结构及(Me12O3)1-x(Me22O3)x的组成，其中Me1和Me2均为金属且0≤x≤1，其晶格常数与所述基底晶片的材料的晶格常数偏差0至5％，及
e)在包含分压为10-6毫巴至1巴的氧的气氛中于200至1000℃的温度下热处理所得分层的晶片10至100分钟，从而将具有六方晶体结构的所述第一氧化物层(31)转化为具有立方Ia-3晶体结构的第一氧化物层(3)，并由此还在所述基底晶片(1)与所述第一氧化物层(3)之间的界面处形成第一非晶中间层(2)。
21、根据权利要求19或20的方法，其还包括在所述第一氧化物层(3)的表面上外延沉积单晶态的第二氧化物层(4)的步骤c)，所述第二氧化物层(4)具有立方Ia-3晶体结构及(Me32O3)1-y(Me42O3)y的组成，其中Me3和Me4均为金属且0≤y≤1，y以直至所述第一氧化物层(3)的界面处的值y1开始，且横穿所述第二氧化物层(4)的厚度发生改变，以使所述第二氧化物层(4)的材料的晶格常数横穿其厚度发生改变，并且y以所述第二氧化物层(4)的表面处的值y2结束，选择值y1以使所述第二氧化物层(4)在其直至所述第一氧化物层(3)的界面处的晶格常数与所述第一氧化物层(3)的材料的晶格常数偏差0至2％。
22、根据权利要求21的方法，其还包括在所述第二氧化物层(4)的表面上外延沉积由单晶半导体材料组成的表面层(8)的步骤g)，所述步骤g)在所述步骤e)之后实施。
23、根据权利要求21的方法，其还包括在所述第二氧化物层(4)的表面上外延沉积单晶态的第三氧化物层(50)的步骤d)，所述第三氧化物层(50)具有立方Ia-3晶体结构及Me52O3的组成，其中Me5是能够形成具有其中3＜w≤4的Me52Ow的组成的氧化物的金属，所述步骤d)在所述步骤c)之后且所述步骤e)之前实施，在所述步骤e)期间所述第三氧化物层(50)被转化为由其中3＜w≤4的Me52Ow组成的第三氧化物层(51)。
24、根据权利要求23的方法，其还包括在所述第三氧化物层(51)的表面上外延沉积单晶态的第四氧化物层(6)的步骤f)，所述第四氧化物层(6)具有立方Ia-3晶体结构及(Me62O3)1-z(Me72O3)z的组成，其中Me6和Me7均为金属且0≤z≤1，z以直至所述第三氧化物层(51)的界面处的值z1开始，且横穿所述第四氧化物层(6)的厚度发生改变，以使所述第四氧化物层(6)的材料的晶格常数横穿其厚度发生改变，并且z以所述第四氧化物层(6)的表面处的值z2结束，所述步骤f)在所述步骤e)之后实施。
25、根据权利要求24的方法，其还包括在所述第四氧化物层(6)的表面上外延沉积由单晶半导体材料构成的表面层(8)的步骤g)，所述步骤g)在所述步骤f)之后实施。
26、根据权利要求25的方法，其还包括于200至1000℃的温度下热处理所得分层的晶片10至100分钟的步骤h)，从而在所述第四氧化物层(6)与所述表面层(8)之间的界面处形成第二非晶中间层(7)，所述第二非晶中间层(7)含有电绝缘材料且厚度为0.5nm至100nm，并由此还将由其中3＜w≤4的Me52Ow组成的单晶态的第三氧化物层(51)转化为具有立方Ia-3晶体结构及Me52O3的组成的单晶态的第三氧化物层(52)。
CN2008100806953A 2007-03-28 2008-03-03 半导体晶片及其制造方法 Active CN101276791B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP07006387.0 2007-03-28
EP07006387.0A EP1975988B1 (en) 2007-03-28 2007-03-28 Multilayered semiconductor wafer and process for its production

Publications (2)

Publication Number Publication Date
CN101276791A true CN101276791A (zh) 2008-10-01
CN101276791B CN101276791B (zh) 2010-06-02

Family

ID=38608418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100806953A Active CN101276791B (zh) 2007-03-28 2008-03-03 半导体晶片及其制造方法

Country Status (7)

Country Link
US (2) US7785706B2 (zh)
EP (1) EP1975988B1 (zh)
JP (3) JP5285942B2 (zh)
KR (1) KR100979148B1 (zh)
CN (1) CN101276791B (zh)
SG (1) SG146535A1 (zh)
TW (1) TWI443712B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051232A (zh) * 2013-03-12 2014-09-17 硅电子股份公司 具有AlzGa1-zN层的半导体晶片及其制造方法
CN107275331A (zh) * 2012-09-28 2017-10-20 英特尔公司 沟槽限定的外延生长器件层
CN114038916A (zh) * 2021-10-08 2022-02-11 华南理工大学 绝缘薄膜及其薄膜晶体管以及用途

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645517B2 (en) * 2000-08-08 2010-01-12 Translucent, Inc. Rare earth-oxides, rare earth nitrides, rare earth phosphides and ternary alloys with silicon
US7902546B2 (en) * 2000-08-08 2011-03-08 Translucent, Inc. Rare earth-oxides, rare earth -nitrides, rare earth -phosphides and ternary alloys with silicon
US7655327B2 (en) * 2003-12-29 2010-02-02 Translucent, Inc. Composition comprising rare-earth dielectric
US7709826B2 (en) * 2004-12-28 2010-05-04 Translucent, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphies, and ternary alloys with silicon
US7928317B2 (en) 2006-06-05 2011-04-19 Translucent, Inc. Thin film solar cell
US7807917B2 (en) 2006-07-26 2010-10-05 Translucent, Inc. Thermoelectric and pyroelectric energy conversion devices
US8106381B2 (en) * 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
US7675117B2 (en) * 2006-11-14 2010-03-09 Translucent, Inc. Multi-gate field effect transistor
US8071872B2 (en) 2007-06-15 2011-12-06 Translucent Inc. Thin film semi-conductor-on-glass solar cell devices
US8039738B2 (en) * 2007-07-26 2011-10-18 Translucent, Inc. Active rare earth tandem solar cell
US8049100B2 (en) * 2007-07-26 2011-11-01 Translucent, Inc. Multijunction rare earth solar cell
US8039737B2 (en) * 2007-07-26 2011-10-18 Translucent, Inc. Passive rare earth tandem solar cell
US8039736B2 (en) * 2008-08-18 2011-10-18 Andrew Clark Photovoltaic up conversion and down conversion using rare earths
US20120183767A1 (en) * 2010-02-19 2012-07-19 Rytis Dargis Hexagonal reo template buffer for iii-n layers on silicon
US8542437B1 (en) 2010-03-09 2013-09-24 Translucent, Inc. Earth abundant photonic structures
US20120104567A1 (en) * 2010-11-01 2012-05-03 Andrew Clark IIIOxNy ON REO/Si
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
KR101226958B1 (ko) * 2011-01-18 2013-01-28 연세대학교 산학협력단 액상 공정 산화물 박막의 제조 방법, 이를 이용한 전자 소자 및 박막 트랜지스터
US8637381B2 (en) 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
CN102427068B (zh) * 2011-12-02 2014-06-18 中国科学院上海微系统与信息技术研究所 单片集成具有晶格失配的晶体模板及其制作方法
US9496132B2 (en) * 2012-03-20 2016-11-15 Translucent, Inc. Nucleation of III-N on REO templates
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8501635B1 (en) * 2012-09-29 2013-08-06 Translucent, Inc. Modification of REO by subsequent III-N EPI process
US8878188B2 (en) * 2013-02-22 2014-11-04 Translucent, Inc. REO gate dielectric for III-N device on Si substrate
US9064789B2 (en) * 2013-08-12 2015-06-23 International Business Machines Corporation Bonded epitaxial oxide structures for compound semiconductor on silicon substrates
US8846504B1 (en) * 2013-11-08 2014-09-30 Translucent, Inc. GaN on Si(100) substrate using epi-twist
US10079170B2 (en) * 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
US9425262B2 (en) 2014-05-29 2016-08-23 Fairchild Semiconductor Corporation Configuration of portions of a power device within a silicon carbide crystal
JP6056827B2 (ja) * 2014-09-30 2017-01-11 株式会社デンソー 回転電機制御装置
US9613803B2 (en) * 2015-04-30 2017-04-04 International Business Machines Corporation Low defect relaxed SiGe/strained Si structures on implant anneal buffer/strain relaxed buffer layers with epitaxial rare earth oxide interlayers and methods to fabricate same
WO2017019096A1 (en) * 2015-07-30 2017-02-02 Halliburton Energy Services, Inc. Integrated computational elements incorporating a stress relief layer
WO2017165197A1 (en) * 2016-03-23 2017-09-28 IQE, plc Epitaxial metal oxide as buffer for epitaxial iii-v layers
US10332857B2 (en) * 2016-06-02 2019-06-25 Iqe Plc Rare earth pnictides for strain management
JP6645408B2 (ja) * 2016-12-09 2020-02-14 信越半導体株式会社 シリコン単結晶製造方法及びシリコン単結晶ウェーハ
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
SG11201912265WA (en) * 2017-07-06 2020-01-30 Applied Materials Inc Methods of forming a stack of multiple deposited semiconductor layers
WO2021248099A1 (en) * 2020-06-05 2021-12-09 Ambature, Inc. A-axis josephson junctions with improved smoothness
CN117637954B (zh) * 2024-01-25 2024-04-09 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、发光二极管

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246050A (en) * 1979-07-23 1981-01-20 Varian Associates, Inc. Lattice constant grading in the Aly Ca1-y As1-x Sbx alloy system
JPH0618174B2 (ja) * 1986-07-08 1994-03-09 シャープ株式会社 半導体基板
FR2657599B1 (fr) * 1990-01-30 1992-04-03 Loire Atlantique Procedes Chim Procede d'elaboration de composes binaires du soufre.
US5164359A (en) * 1990-04-20 1992-11-17 Eaton Corporation Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate
US5088329A (en) * 1990-05-07 1992-02-18 Sahagen Armen N Piezoresistive pressure transducer
JP3333325B2 (ja) * 1993-08-26 2002-10-15 株式会社東芝 半導体装置、半導体装置のシミュレーション方法、及び半導体装置のシミュレータ
US5912068A (en) * 1996-12-05 1999-06-15 The Regents Of The University Of California Epitaxial oxides on amorphous SiO2 on single crystal silicon
JP3813740B2 (ja) * 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
JP3669860B2 (ja) * 1999-03-10 2005-07-13 Ｔｄｋ株式会社 積層薄膜
JP3817068B2 (ja) * 1998-04-28 2006-08-30 Ｔｄｋ株式会社 積層薄膜
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
US7199015B2 (en) * 2000-08-08 2007-04-03 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US6649287B2 (en) * 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
JP2002314072A (ja) * 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
US20020158245A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers
US6933566B2 (en) * 2001-07-05 2005-08-23 International Business Machines Corporation Method of forming lattice-matched structure on silicon and structure formed thereby
US6787433B2 (en) * 2001-09-19 2004-09-07 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP4115789B2 (ja) * 2001-09-19 2008-07-09 株式会社東芝 半導体装置の製造方法
JP2003282439A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp デバイス用基板およびデバイス用基板の製造方法
JP4951202B2 (ja) * 2002-05-07 2012-06-13 エーエスエム アメリカ インコーポレイテッド シリコンオンインシュレータ構造の製造方法
US20060157733A1 (en) * 2003-06-13 2006-07-20 Gerald Lucovsky Complex oxides for use in semiconductor devices and related methods
JP4105044B2 (ja) * 2003-06-13 2008-06-18 株式会社東芝 電界効果トランジスタ
JP2006301089A (ja) * 2005-04-18 2006-11-02 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置およびその製造方法
KR101124503B1 (ko) * 2005-06-24 2012-03-15 삼성전자주식회사 고배향성 실리콘층 형성방법 및 고배향성 실리콘층적층기판
US7304020B1 (en) * 2006-08-21 2007-12-04 Dmitry Tananko Nano-particle metal treatment composition for creating a ceramic-metal layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275331A (zh) * 2012-09-28 2017-10-20 英特尔公司 沟槽限定的外延生长器件层
CN104051232A (zh) * 2013-03-12 2014-09-17 硅电子股份公司 具有AlzGa1-zN层的半导体晶片及其制造方法
CN114038916A (zh) * 2021-10-08 2022-02-11 华南理工大学 绝缘薄膜及其薄膜晶体管以及用途

Also Published As

Publication number Publication date
KR100979148B1 (ko) 2010-08-31
US8268076B2 (en) 2012-09-18
TWI443712B (zh) 2014-07-01
CN101276791B (zh) 2010-06-02
JP2012134539A (ja) 2012-07-12
JP5285942B2 (ja) 2013-09-11
SG146535A1 (en) 2008-10-30
EP1975988A1 (en) 2008-10-01
EP1975988B1 (en) 2015-02-25
KR20080088407A (ko) 2008-10-02
US20100221869A1 (en) 2010-09-02
TW200845137A (en) 2008-11-16
JP2013102212A (ja) 2013-05-23
JP5490271B2 (ja) 2014-05-14
JP2008294412A (ja) 2008-12-04
US20080241519A1 (en) 2008-10-02
US7785706B2 (en) 2010-08-31
JP5693497B2 (ja) 2015-04-01

Similar Documents

Publication Publication Date Title
CN101276791B (zh) 半导体晶片及其制造方法
US7550370B2 (en) Method of forming thin SGOI wafers with high relaxation and low stacking fault defect density
US7348226B2 (en) Method of forming lattice-matched structure on silicon and structure formed thereby
WO2013121926A1 (ja) 半導体装置及びその製造方法
CN102903739B (zh) 具有稀土氧化物的半导体结构
CN102024768A (zh) 半导体装置及半导体结构的制造方法
JPH0794429A (ja) ヘテロエピタキシャル成長法
JP2017503334A (ja) 応力を緩和するアモルファスＳｉＯ２中間層
CN101064258B (zh) 高取向性硅薄膜形成方法、三维半导体器件及其制造方法
CN102916039B (zh) 具有氧化铍的半导体结构
TW200524146A (en) Semiconductor substrate and method for production thereof
TW201005141A (en) Method for manufacturing nitrogen compound semiconductor substrate, nitrogen compound semiconductor substrate, method for manufacturing single crystal sic substrate, and single crystal sic substrate
US20220130866A1 (en) Silicon-On-Oxide-On-Silicon
Niu Epitaxy of crystalline oxides for functional materials integration on silicon
US20080128813A1 (en) Semiconductor Device and Manufacturing Method Thereof
Velasco-Davalos et al. Surface preparation of (110) oriented pure and Nb doped SrTiO3 single crystal substrates by microwave assisted hydrothermal method
Ishiwara Insulator Over Silicon Structures
Schroeder et al. SOI wafers having M x O y oxide layers on a substrate wafer and an amorphous interlayer adjacent the substrate wafer
Carretero-Genevrier et al. Development of Epitaxial Oxide Ceramics Nanomaterials Based on Chemical Strategies on Semiconductor Platforms
Sadoh et al. Effects of Si layer thickness on solid-phase crystallization of stacked Ge/Si/SiO2 structures
Matthiesen et al. SYMPOSIUM O
Nanoelectronics SYMPOSIUM E
JPH0422877B2 (zh)
JPH01149417A (ja) 半導体基材及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant