CN101266965B - 半导体封装体堆叠结构及其制法 - Google Patents
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Abstract
一种半导体封装体堆叠结构及其制法，其利用如连接器的电性连接结构相互堆叠以电性连接各封装体。电性连接结构上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低堆叠高度；另外，利用可堆叠电性连接结构取代传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可同时改善，以提高产品信赖度。
Description
技术领域
本发明涉及一种半导体封装体堆叠结构及其制法，特别是一种利用连接器做为电性连接结构的半导体封装体堆叠结构及其制法。
背景技术
半导体科技随着计算机与网络通讯等产品功能急速提升，必需具备多元化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功率、高密度、轻、薄与微小化等高精密度制程发展，除此之外，电子封装(Electronics Packaging)仍需具备高可靠度、散热性佳等特性，以作为传递讯号、电能，以及提供良好的散热途径及结构保护与支持等作用。
立体式封装目前大致有两种方式，分别是封装上封装(Package onPackage，PoP)以及封装内封装(Package in Package，PiP)。PoP是一种很典型的3D封装，将两个独立封装完成的封装体以制程技术加以堆叠。而PiP则是将一个单独且未上锡球的封装体通过一个间隔件(spacer)叠至芯片上，再一起进行封胶的封装。其中，PoP通过独立的两个封装体经封装与测试后再以表面粘着方式叠合，可减少制程风险，进而提高产品良率。
请参考图1A及图1B，图1A及图1B为已知的一种PoP封装体制作流程的立体示意图及其剖视图，于两封装体10、20载板的电性连接处设置印刷电路板间隔件(printed circuit board spacer，PCB spacer)30并利用表面粘着技术(surface mount technology，SMT)将两封装体10、20熔接一起。由于，PCB间隔件30上的导电端子32须与封装体l 0、20载板上的端子12、22呈一对一设置，故，除了有准确对位外，材质间连接不良也是一问题。另外，在加热过程中，因不同材料间的热膨胀系数不同，可以引起的翘曲(warpage)现象，连接不良更可能导致爆板(popcorn)现象。
发明内容
为了解决上述问题，本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用可堆叠连接器取代传统的焊接方式以解决表面粘着技术时的对位问题。
本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用连接器上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低堆叠高度。
本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用连接器做为电性连接结构，可有效解决表面粘着技术可靠性问题。
本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利用可堆叠连接器取代传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可同时改善以提高产品信赖度。
本发明目的之一是提供一种半导体封装体堆叠结构及其制法，除可提高产品信赖度之外，因其制程简易，亦可降低生产成本。
为了达到上述目的，本发明一实施例的半导体封装体堆叠结构，包括：一第一封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；至少一第一电性连接结构，挟持于该载板上并与这些导电端子电性连接，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；一第二封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及至少一第二电性连接结构，挟持于该第二封装体的该载板上并与这些导电端子电性连接，其中该第二电性连接结构具有一凸部且该凸部插设于该第一电性连接结构的该凹部上以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。
为了达到上述目的，本发明的又一实施例的半导体封装体堆叠结构制法，包括：提供一第一封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；提供至少一第一电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；提供一第二封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及提供至少一第二电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第二电性连接结构具有一凸部，且该凸部插设于该第一电性连接结构的该凹部上，以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。
综合上述，本发明提供一种半导体封装体堆叠结构及其制法，利用可堆叠连接器取代传统的焊接方式以解决表面粘着技术时的对位问题。另外，利用连接器上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低堆叠高度。此外，利用连接器做为电性连接结构，可有效解决表面粘着技术可靠性问题。进一步说，利用可堆叠连接器取代传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可同时改善以提高产品信赖度。另外，除可提高产品信赖度之外，因其制程简易，亦可降低生产成本。
以下通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A及图1B为已知的PoP封装体制作流程的立体式意图及其剖视图。
图2A、图2B及图2C分别为本发明之一实施例的半导体封装体结构的制法的结构剖视图。
图3A、图3B、图3C、图3D、图3E-1、图3E-2、图3F及图3G分别为本发明之一实施例的半导体封装体堆叠结构的制法的结构剖视图。
图中符号说明
10，20，100，200 封装体
12，22，32 端子
30 印刷电路板间隔件
102，202 载板
104，204 导电端子
110，210 电性连接结构
112，212 凹部
114，214 凸部
120 封装胶体
310 座件
312 容置槽
314 固定凸块
316 焊片
具体实施方式
其详细说明如下，所述较佳实施例仅做一说明，非用以限定本发明。
首先，请先参考图2A、图2B及图2C，图2A、图2B及图2C分别为本发明之一实施例的半导体封装体结构的制法的结构剖视图。请先参考图2A，提供一封装体100，其具有一载板102，其中复数个导电端子104设置于载板102的上表面与下表面，于此实施例中，导电端子104分布于载板102相对的两侧，但可以理解的是，其导电端子104的分布端赖载板102设计，其并不限于图中所绘示。于一实施例中，封装体100中更包括一芯片(图中未示)，设置于载板102上；复数各导电连接件(图中未示)，电性连接载板102与芯片；以及一封装胶体120，覆盖芯片、导电连接件及部分载板102并暴露出导电端子104。接下来，如图2B及图2C所示，提供至少一电性连接结构110，各电性连接结构110朝图式中箭头方向分别挟持于载板102上并电性连接导电端子104，其中各电性连接结构110上具有一凹部112。于一实施例中，电性连接结构110上更包括一凸部114与其凹部112呈相对位置设置，此时，封装结构可利用其凹部112及凸部114再与其它具相同结构的封装体或具有搭配结构的封装体进行卡合动作以形成堆叠结构，其说明将描述于下列实施例中。
再来，请参考图3A、图3B、图3C、图3D、图3E-1、图3E-2及图3F及图3G，图3A、图3B、图3C、图3D、图3E-1、图3E-2、图3F及图3G分别为本发明之一实施例的半导体封装体堆叠结构的制法的结构剖视图。首先，请先参考图3A及图3B，如图所示，提供一第一封装体100，其具有一载板102，其中复数个导电端子104设置于载板102的上表面与下表面，于此实施例中，导电端子104分部于载板102相对的两侧，但可以理解的是，其导电端子104的分部端赖载板102设计，其并不限于图中所绘示。接下来，提供至少一第一电性连接结构110，第一电性连接结构110挟持于载板102上并电性连接导电端子104，其中第一电性连接结构110上具有一凹部112。再来，参考图3C，提供一第二封装体200，其具有一载板202，其中复数个导电端子204设置于载板202的上表面与下表面，于此实施例中，导电端子204分部于载板202相对的两侧。接着，如图3D所示，提供至少一第二电性连接结构210，其挟持于载板202上并电性连接导电端子204，其中第二电性连接结构210具有一凸部214且凸部214插设于第一电性连接结构110的凹部112上以电性连接第一封装体100与第二封装体200，如图3E-1及图3E-2所示。
接续上述说明，于一实施例中，如图3F所示，更包括提供至少一座件310，例如一连接器，并设置座件310于第一电性连接结构110下方，其中，座件310具有一容置槽312，且容置槽312可与第一100的凸部114相互卡合以形成如图3G的堆叠结构。于此实施例中，更包括形成一固定凸块314于座件310上以将座件310固持于一母板(图中未示)上。为使座件310可稳固设置于母板上，更包括设置至少一焊片316于座件310上以加强堆叠后的封装体在母板上的稳定性。
再来，本发明之一实施例的半导体封装体堆叠结构的结构剖视图，如图3E-1所示，半导体封装体堆叠结构包括：一第一封装体100，具有一载板102，其中复数个导电端子104(如图3A所示)设置于载板102的上表面与下表面；至少一第一电性连接结构110，例如一连接器，挟持于载板102上并与导电端子104电性连接，其中第一电性连接结构110具有一凹部112；一第二封装体200，具有一载板202，其中复数个导电端子204(如图3C所示)设置于载板202的上表面与下表面；以及至少一第二电性连接结构210，例如一连接器，挟持于第二封装体200的载板202上并与导电端子204电性连接，其中第二电性连接结构210具有一凸部214且凸部214插设于第一电性连接结构110的凹部112上以电性连接第一封装体100与第二封装体200。于一实施例中，封装体100、200中各别包括一芯片(图中未示)，设置于载板102、104上；复数各导电连接件(图中未示)，电性连接载板102、104与芯片；以及一封装胶体120、220，覆盖芯片、导电连接件及部分载板102并暴露出导电端子104、204(如图3A及图3B所示)。
接续上述说明，于本实施例中，如图3E-1所示，为继续堆叠各封装体，第一电性连接结构110上更包括一凸部114与其凹部112呈相对位置设置；另，第二电性连接结构210上亦更包括一凹部212与其凸部214呈相对位置设置，以期通过一电性连接结构上的凹部搭配另一电性连接结构的凸部或一电性连接结构上的凸部搭配另一电性连接结构的凹部以向上或向下重复堆叠封装体。其中各封装体(如封装体100、200)可为相同结构的封装体，此外，各电性连接结构(如电性连接结构110、210)亦可为相同结构的电性连接结构，但可以理解的是，其并不限于此，即始结构不相同，只要电性连接结构上具有可搭配的凹部及凸部，亦可形成堆叠结构。
再来，于又一实施例中，请参考图3F及图3G，为使堆叠后的封装体100、200可固持于一母板(图中未示)上并电气导通封装体100、200与母板，封装体堆叠结构更包括一座件310，例如连接器，设置于第一电性连接结构110下方，其结构相关描述(如固定凸块314及焊片316)已于上一实施例中说明，此处即不再赘述。但必须说明的是，堆叠后的封装体100、200可分别利用电性连接结构110及210电性传导，再通过电性连接结构110与座件310的电性接触，最后经由座件310与母板电性连接以传递讯号，另外，为了可稳固设置封装体堆叠结构于母板上，焊片316可如图中所绘示，对称设置于座件310上，以提供较好的稳定性。
根据上述，本发明的特征之一是利用连接器的电性连接结构取代传统的导电连接结构，不仅堆叠方便，在封装体毁坏欲修复时，亦方便插拔置换。另外，利用电性连接结构卡合方式重复堆叠封装体，可搭配电性连接结构的特殊设计以改善封装体载板因受热或外力翘曲的问题，此外，插接方式较焊接方式简单，无精确对位问题。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。
Claims (17)
1.一种半导体封装体堆叠结构，包含：
一第一封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；
至少一第一电性连接结构，挟持于该载板上并与这些导电端子电性连接，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；
一第二封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及
至少一第二电性连接结构，挟持于该第二封装体的该载板上并与这些导电端子电性连接，其中该第二电性连接结构具有一凸部且该凸部插设于该第一电性连接结构的该凹部上以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。
2.如权利要求1所述的半导体封装体堆叠结构，其中该第一电性连接结构上更包含一凸部与该凹部呈相对位置设置。
3.如权利要求2所述的半导体封装体堆叠结构，更包含至少一座件设置于该第一电性连接结构下方，其中该座件含有一容置槽，且该容置槽与该第一电性连接结构的该凸部相互卡合。
4.如权利要求3所述的半导体封装体堆叠结构，其中该座件与该第一电性连接结构电性连接。
5.如权利要求3所述的半导体封装体堆叠结构，更包含至少一焊片设置于该座件上。
6.如权利要求3所述的半导体封装体堆叠结构，更包含至少一固定凸块设置于该座件上以固持该座件于一母板上。
7.如权利要求3所述的半导体封装体堆叠结构，其中该座件为一连接器。
8.如权利要求1所述的半导体封装体堆叠结构，其中该第二电性连接结构上更包含一凹部与该凸部呈相对位置设置。
9.如权利要求1所述的半导体封装体堆叠结构，其中该第一封装体与该第二封装体结构相同。
10.如权利要求1所述的半导体封装体堆叠结构，其中该第一电性连接结构与该第二电性连接结构结构相同。
11.如权利要求1所述的半导体封装体堆叠结构，其中该第一封装体更包含：
一芯片，设置于该载板上；
复数各导电连接件，电性连接该载板与该芯片；以及
一封装胶体，覆盖该芯片、这些导电连接件及部分该载板以暴露出这些导电端子。
12.如权利要求1所述的半导体封装体堆叠结构，其中该第二封装体更包含：
一芯片，设置于该载板上；
复数各导电连接件，电性连接该载板与该芯片；以及
一封装胶体，覆盖该芯片、这些导电连接件及部分该载板以暴露出这些导电端子。
13.一种半导体封装体堆叠结构的制法，包含：
提供一第一封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；
提供至少一第一电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第一电性连接结构具有一凹部，且该第一电性连接结构为一连接器；
提供一第二封装体，其具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及
提供至少一第二电性连接结构，其挟持于该载板上并电性连接这些导电端子，其中该第二电性连接结构具有一凸部，且该凸部插设于该第一电性连接结构的该凹部上，以电性连接该第一封装体与该第二封装体，且该第二电性连接结构为一连接器。
14.如权利要求13所述的半导体封装体堆叠结构的制法，更包含形成一凸部于该第一电性连接结构上，且与该凹部呈相对位置设置。
15.如权利要求14所述的半导体封装体堆叠结构的制法，更包含提供至少一座件设置于该第一电性连接结构下方，其中该座件含有一容置槽，且该容置槽与该第一电性连接结构的该凸部相互卡合。
16.如权利要求13所述的半导体封装体堆叠结构的制法，更包含形成至少一固定凸块固定于该座件上，以固持该座件于一母板上。
17.如权利要求13所述的半导体封装体堆叠结构的制法，更包含设置至少一焊片于该座件上。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| ASS | Succession or assignment of patent right |
Owner name: APTOS TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: ZHUO ENMIN Effective date: 20150511 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150511 Address after: Taiwan County, Hsinchu, China Hukou Zhongxing village, Guangfu Road, No. 5, building 65 Patentee after: APTOS TECHNOLOGY Inc. Address before: Hsinchu City, Taiwan, China Patentee before: Zhuo Enmin |
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Granted publication date: 20100616 |
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