CN101176194B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101176194B
CN101176194B CN2006800164113A CN200680016411A CN101176194B CN 101176194 B CN101176194 B CN 101176194B CN 2006800164113 A CN2006800164113 A CN 2006800164113A CN 200680016411 A CN200680016411 A CN 200680016411A CN 101176194 B CN101176194 B CN 101176194B
Authority
CN
China
Prior art keywords
silicon
semiconductor substrate
substrate
thickness
silicon semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800164113A
Other languages
English (en)
Other versions
CN101176194A (zh
Inventor
高樋充浩
森谷和弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101176194A publication Critical patent/CN101176194A/zh
Application granted granted Critical
Publication of CN101176194B publication Critical patent/CN101176194B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Credit Cards Or The Like (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件，其IC芯片的厚度为100μm以下，包括半导体衬底。以从半导体衬底的表面到约5μm以内的深度处为元件形成区域，半导体衬底的总厚度为5μm以上100μm以下。在元件形成区域的正下方设置了吸收金属杂质的BMD层。由于能够在元件形成区域正下方形成金属杂质的吸气位置，所以在要求设薄化的器件中，可以抑制由于金属杂质污染导致的器件特性和可靠性劣化，并能够实现器件的成品率的稳定和提高。根据本发明，为了应对元件的大容量化，在要求器件芯片的层叠化的器件、和要求IC卡等中IC芯片厚度极薄化的器件等中，可以抑制由于金属杂质污染导致的器件的特性劣化和可靠性劣化。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种广义的半导体器件，更特别地，涉及为了应对元件的大容量化而要求器件芯片的层叠化、和在IC卡等中IC芯片厚度极薄化的器件等中，能够抑制由于金属杂质污染导致的器件特性劣化和可靠性劣化的一种改进的半导体器件。本发明还涉及这种半导体器件的制造方法。
背景技术
在半导体器件的制造中，为了实现器件成品率的稳定化、提高，就必须抑制器件的特性和可靠性的劣化。作为器件的特性和可靠性劣化的主要原因，按照金属杂质的污染，可以列举由于产生晶体缺陷而导致的漏电电流增加、以及栅极氧化膜的膜质下降。
作为解决金属杂质的污染的措施，采用在形成半导体器件的硅半导体衬底上形成金属杂质的吸气位置(gettering site)的方法。作为这种方法，现有技术中已知的是IG法(Intrinsic Getter：固有吸气剂)和EG法(Extrinsic Getter：非固有吸气剂)。
IG法是一种如下方法：通过高温热处理硅半导体衬底，使硅半导体衬底的表面部的氧向外部扩散，在形成可变成器件形成区域的无晶体缺陷区域(DZ层：Denuded Zone，吸杂区)的同时，在比DZ层深的衬底内部，作为吸气位置形成由氧析出核构成的BMD(Bulk Micro Defect：体微型缺陷)。
EG法是通过在硅半导体衬底的背面导入晶格畸变和缺陷区域来吸收金属杂质的方法。作为代表性的例子，已知如下方法：通过喷砂器造成机械损伤，或者使磷等杂质扩散，导致晶格的失配位错、或者通过对多晶硅膜进行成膜，形成吸气位置。
那么，即使在要求器件芯片的层叠化、和IC卡等中IC芯片厚度的极薄化的器件中，为了实现成品率的稳定和提高，必须形成金属杂质的吸气位置。
在图11中示出了已实施IG处理的725μm厚的硅半导体衬底1内的、DZ层3和BMD层4的关系。即使在将元件形成区域形成在距离硅半导体衬底1的表面深度为约5μm以内的情况下，利用前述的IG法，虽然形成硅半导体衬底1内的DZ层3使其具有10μm以上的宽度，但是在IC芯片厚度很厚的情况下(硅半导体衬底1的厚度例如为725μm)，在硅半导体衬底1内，如果形成1×105(以下简写为1E+05。这种简略方式，即，将m×10n简写为mE+n的情况，即使在下面的例子中也相同)个/cm2左右的BMD2的话，则具有完全吸收(gettering)金属杂质的能力。
但是，器件芯片的层叠化和IC卡等中，在IC芯片的厚度极薄到100μm以下的情况下，硅半导体衬底内的BMD2的个数与IC芯片厚度很厚的情况相比就变得非常少。
图12中示出了为了制造50μm厚的极薄的IC芯片，在将硅半导体衬底1加工到50μm厚的情况下的DZ层3和BMD层4的关系。在比校图11和图12所示的硅半导体衬底1中，即使根据BMD层4的厚度将BMD2的个数进行比例计算，在50μm厚(BMD2的形成区域40μm)下，BMD2的个数只不过是725μm厚(BMD形成区域705μm)的6％。
对于图12的硅半导体衬底1，BMD2的个数的从衬底表面向深度方向的分布示于图13中。如图13所示，尽管从深度10μm处形成BMD，但是在深度10～20μm处的BMD的个数变少，在距离表层20～30μm的深度处，最终达到具有足够吸气能力的1E+05个/cm2。
金属杂质的吸气能力依赖于BMD2的个数。IC芯片越薄时，受到DZ层3的宽度的影响就越大。即，DZ层3宽度越大，BMD2的个数越少，金属杂质的吸气能力就大大地降低。
在图14中示出了50μm极薄的IC芯片的情况下的、作为元件形成区域的、生长了5μm厚的外延硅层5的硅半导体衬底1内的、DZ层3和BMD层4的关系。参照图14，在DZ层3的宽度为10μm以上的硅半导体衬底1上，作为元件形成区域外延生长了作为无晶体缺陷层的硅层5的情况下，由于外延生长的硅层5的厚度增加了，故用于极薄的IC芯片时，与不生长外延硅层5的情况相比，BMD2的个数进一步变少。
图14中的BMD个数的、从衬底表面向深度方向的分布示于图15中。如图15所示，与不生长外延硅层5的情况相比，形成BMD2的开始位置加深5μm的外延硅层5的厚度部分，进而从深度15μm开始形成BMD。在深度15～25μm处BMD个数变少，在距离表层25～35的深度处，BMD个数最终达到具有足够吸气能力的1E+05个/cm2。与不生长外延硅层5的情况相比，BMD的个数减少了约15％。
此外，尽管提出了以下方法，即：参照图16(A)，在硅半导体衬底21上外延生长了硅层22之后，参照图16(B)，进行热处理，形成析出核23，参照图16(C)，再进行热处理，在硅半导体衬底21的衬底内部形成BMD23a(例如参照专利文献1)，但是在这种方法中，由于使外延硅层22下面的硅半导体衬底21表层部的氧向外扩散，形成无晶体缺陷区域，因此，在用于极薄的IC芯片时，进一步减少了BMD23a的个数。
在前述的EG方法中，如果IC芯片的厚度极薄到100μm以下时，从强度面向背面导入晶格畸变和缺陷会非常困难。在机械研削硅半导体衬底的背面时，背面变成粗糙面，进而引入缺陷，产生吸收金属杂质的EG效果。但是，如果硅半导体衬底厚度极薄，则衬底的抗弯折强度变弱，背面为粗糙面时容易破裂。虽然为了提高抗弯折强度、防止破裂而必须对硅半导体衬底的背面进行镜面化处理，但是如果进行镜面化，则会丧失吸收金属杂质的EG效果，进而，由于金属杂质污染而导致器件特性和可靠性劣化。
专利文献1：特开平4-43646号公报
发明内容
本发明是考虑上述问题而进行的，其目的是提供一种即使IC芯片的厚度极薄化也具有吸收金属杂质的功能的半导体器件的制造方法。
本发明的另一目的是提供一种可以使器件成品率稳定并提高的改进后的半导体器件的制造方法。
本发明的又一目的是提供一种能够抑制由于金属杂质污染导致的器件特性和可靠性劣化的改进后的极薄的半导体器件。
本发明的半导体器件是一种IC芯片的厚度为100μm以下的半导体器件，其包括半导体衬底。以从上述半导体衬底的表面到约5μm以内的深度处为元件形成区域，上述半导体衬底的总厚度为5μm以上100μm以下。在上述元件形成区域的正下方，设置了吸收金属杂质的吸气位置。在本说明书中，在表示厚度方向的距离时作为基准的“表面”是指半导体衬底的表面。例如，距“表面”5μm深度处，表示距离半导体衬底的表面为5μm深，不包含在制造IC芯片时在半导体衬底上形成的布线、层间膜、钝化膜等的厚度。半导体工艺的多层布线技术，涉及宽范围的技术，在半导体衬底上形成的布线、层间膜、钝化膜等的厚度不能唯一地进行数值化。因此，由于不能以IC芯片的表面为基准，所以以半导体衬底的表面为基难面。以下相同。
优选地，上述吸气位置由体微型缺陷(BMD)、晶体畸变或者与器件导电类型不同的杂质形成。
根据本发明的另一方案的方法，是一种IC芯片的厚度为100μm以下的半导体器件的制造方法，包括：制备直到其表面形成了体微型缺陷的、厚度为95μm以下的硅半导体衬底的工序；和在上述硅半导体衬底上外延生长约5μm厚的硅层的工序。这里的“表面”指的是硅半导体衬底的表面。
根据本发明的另一方案的方法，是一种IC芯片的厚度为100μm以下的半导体器件的制造方法，包括：制备直到其表面上形成了体微型缺陷的、厚度为95μm以下的硅半导体衬底的工序；和在上述硅半导体衬底上粘贴约5μm厚的硅衬底的工序。这里的“表面”指的是硅半导体衬底的表面。
根据本发明的又一方案的方法，是一种IC芯片的厚度为100μm以下的半导体器件的制造方法，其特征在于：在距半导体衬底的表面约5μm的深度位置，形成吸收金属杂质的吸气位置。
根据本发明的优选的实施方式，上述吸气位置的形成是如下进行的：在距半导体衬底约5μm的深度位置，设置通过离子注入形成的硅晶体畸变。优选地，这种方法是通过如下步骤实现的：在厚度为95μm以下的硅半导体衬底的表面附近通过离子注入形成硅晶体畸变，在上述硅半导体衬底上，外延生长约5μm厚的硅层。此外，这种方法还可以如下进行：在厚度为95μm以下的硅半导体衬底的表面附近通过离子注入形成硅晶体畸变，在上述硅半导体衬底上，粘贴约5μm厚的硅衬底。
根据再另一实施方式，上述吸气位置的形成是如下进行的：在距半导体衬底表面约5μm的深度位置，设置通过激光照射形成的硅晶体畸变。优选地，这种方法可以通过以下步骤来实现：在厚度为95μm以下的硅半导体衬底的表面附近通过激光照射形成硅晶体畸变，在上述硅半导体衬底上，外延生长约5μm厚的硅层。此外，这种方法还可以如下进行：在厚度为95μm以下的硅半导体衬底的表面附近通过激光照射形成硅晶体畸变，在上述硅半导体衬底上，粘贴约5μm厚的硅衬底。
根据又一实施方式，上述吸气位置的形成是如下进行的：在距半导体衬底表面约5μm的深度位置，注入与器件导电类型不同的杂质，由此形成成为吸气位置的势垒。
根据本发明的其它方案，IC芯片厚度为100μm以下的IC卡包括半导体衬底，以从距上述半导体衬底的表面到约5μm以内的深度为元件形成区域，上述半导体衬底的总厚度为5μm以上100μm以下。在上述元件形成区域的正下方，设置了吸收金属杂质的吸气位置。
根据本发明，由于能够在器件形成区域的正下方设置金属杂质的吸气位置，故在包含下述器件的所有器件中，能够抑制由于金属杂质污染导致的器件特性和可靠性劣化，进而可以提高和稳定器件的成品率，该器件包括：要求器件芯片的层叠化的器件、和在IC卡等中要求器件芯片的厚度极薄化的器件。
附图说明
图1是根据实施例1的利用IG法得到的极薄衬底的剖面图。
图2是表示根据实施例1的利用IG法获得的极薄衬底的BMD的衬底深度方向上的分布图。
图3是根据实施例1的采用极薄衬底形成的IC芯片的剖面图。
图4是表示根据实施例1的采用极薄衬底形成的IC芯片的电特性变化量的图。
图5(A)是根据实施例2-1的形成硅畸变的极薄衬底的剖面图(A)，图5(B)是表示根据实施例2-1的形成吸气位置的硅畸变的工序的流程图。
图6是根据实施例2-2的有关形成硅畸变的极薄衬底的剖面图。
图7是根据实施例2-3的有关形成硅畸变的极薄衬底的剖面图。
图8是根据实施例2-4的有关形成硅畸变的极薄衬底的部面图。
图9是根据实施例3的采用导电类型不同的杂质层形成势垒的极薄衬底的剖面图。
图10是表示根据实施例3的极薄衬底的剖面方向的势垒图。
图11是利用现有的IG法得到的衬底的剖面图。
图12是利用现有的IG法得到的极薄衬底的剖面图。
图13是利用现有的IG法得到的极薄衬底的BMD在衬底深度方向的分布的图。
图14是在利用现有的IG法得到的衬底上外延生长硅而获得的极薄衬底的剖面图。
图15是在利用现有的IG法得到的衬底上外延生长硅而获得的极薄衬底中的BMD在衬底深度方向的分布的图。
图16是表示根据其它现有例的半导体器件的制造工艺的剖面图。
符号说明
1硅半导体衬底；2BMD；3DZ层；4BMD层；5外延硅层；6源、漏；7元件隔离区域；8栅电极；9层间绝缘膜；10金属布线；11钝化膜；12、13通过离子注入形成的晶体畸变；14、15通过激光照射形成的晶体畸变；16N型杂质扩散层；21硅半导体衬底；22外延硅层；23、23a BMD。
具体实施方式
本发明涉及IC芯片厚度为5μm以上100μm以下、更优选为50μm以下的半导体器件的制造方法。根据本发明，伴随着器件(元件)微细化实现了低温工艺化，在距离半导体衬底的表面深度约5μm以内的区域中形成器件。本发明的特征在于：在元件形成区域的正下方，即距离半导体衬底表面约5μm的部位，形成吸收金属杂质的吸气位置。
作为金属杂质的吸气位置的形成方法，例如可采用以下方法。
1)在晶片制造中，制备直到衬底表面部都形成氧析出核的BMD的硅半导体衬底。在硅半导体衬底上，通过成为器件形成区域的外延硅生长和粘贴硅衬底，在器件形成区域的正下方形成吸气位置。
2)通过对硅半导体衬底进行Ar等惰性元素的高能离子注入以及、或者进行相对于硅吸收系数较高的YAG激光照射，在器件形成区域的正下方形成成为吸气位置的晶体畸变。此外，进行离子注入和YAG激光照射，在使硅半导体衬底表面上形成了晶体畸变的衬底上，生长成为器件形成区域的外延硅、或者通过粘贴硅衬底，在器件形成区域的正下方形成吸气位置。
3)通过在硅半导体衬底上高能离子注入与器件的导电类型不同的杂质，从而可以在器件形成区域正下方形成成为吸气位置的势垒。
下面参照附图详细介绍本发明的实施例。
(实施例1)
实施例1涉及在器件形成区域的正下方形成成为金属杂质吸气位置的、氧析出核的BMD的方法。
参照图1，调整提拉成为半导体衬底的硅晶锭时的速度、拉单晶炉(pulling up furnace)的温度分布，制备直到衬底表面部析出BMD2(使得DZ层3的厚度为1μm以下)的硅半导体衬底1。通过1200℃的热处理，在硅半导体衬底1上形成5μm厚的作为器件形成区域的外延硅层5。这种情况下，优选在形成外延硅层5前，在硅半导体衬底1上进行热处理而使BMD2收编，防止在外延硅层5生长时产生的晶体位错。由此，可以在外延硅层5的正下方形成1E+05个/cm2左右的BMD2。BMD层4的厚度大致为45μm。由此，可以形成50μm厚的极薄的IC芯片。
在由此得到的半导体衬底中，BMD个数从衬底表面向深度方向的分布示于图2中。从外延硅层5的正下方5μm深度处，按1E+05个/cm2形成具有充分吸气能力的BMD2。与利用已有方法形成5μm厚的外延硅层的情况(图14)相比，BMD2的个数增加了50％以上。
此外，代替生长外延硅层5，即便通过粘贴硅衬底，也能在器件形成区域的正下方形成吸气位置。
图3是利用如上得到的衬底制作的、极薄的厚度为50μm的IC芯片的剖面图。元件被形成在5μm厚的外延硅层5内。而且，为了提高极薄衬底的抗弯折强度而进行背面的镜面化。IC芯片包括源、漏极6、元件隔离区域7、栅电极8、层间绝缘膜9、金属布线10以及钝化膜11。
图4是表示采用实施例1中的极薄衬底形成的IC芯片的电特性变化量的图。参照图4，相对于在没有在器件形成区域正下方形成金属杂质的吸气位置的已有技术的情况下器件电特性的变化，在本实施例中能够得到器件的电特性完全没有变化的极薄厚度的IC芯片。
(实施例2)
实施例2是涉及在器件形成区域正下方形成成为金属杂质吸气位置的硅晶体畸变的方法。
(实施例2-1)
参照图5(A)，在硅半导体衬底1上，以5E+15/cm2左右的剂量通过5MeV的高能量进行惰性元素Ar的离子注入，在器件形成区域的正下方的、距离衬底表面5μm的深度处形成硅晶体畸变12。为了通过这种离子注入促进在器件形成区域的非晶化硅的再结晶化，在900℃下进行30分钟左右的热处理。由此，可以在器件形成区域正下方形成成为金属杂质吸气位置的硅晶体畸变12。
图5(B)中示出了实施例2-1的流程图。
(实施例2-2)
参照图6，在硅半导体衬底1上，在距离衬底表面大约0.2μm的深度处，以5E+15/cm2左右的剂量通过200keV的能量进行惰性元素Ar的离子注入。之后，在800℃进行20分钟左右的热处理，除去硅半导体衬底1的最表面部的硅晶体畸变。然后，在衬底1上，生长5μm的外延硅层5。由此，可以在器件形成区域正下方形成成为吸气位置的晶体畸变13。此外，代替生长外延硅层5，在硅半导体衬底1上粘贴硅衬底，形成器件形成区域，由此也能够在器件形成区域正下方形成成为吸气位置的晶体畸变13。
(实施例2-3)
参照图7，通过利用硅的吸收系数较高的YAG激光，对硅半导体衬底1进行脉冲照射，可以在器件形成区域的正下方形成成为吸气位置的晶体畸变14。选择激光的输出、束径、焦点距离，在器件形成区域的正下方的、距离衬底表面大约5μm的深度处，形成硅晶体畸变14。
(实施例2-4)
参照图8，在硅半导体衬底1上，选择YAG激光的输出、束径、焦点距离，在距离衬底1的表面大约为0.2μm深度处形成硅晶体畸变15之后，在该衬底1上生长5μm的外延硅层5。由此，可以在器件形成区域的正下方形成成为吸气位置的晶体畸变15。此外，代替在衬底1上生长外延硅层5，可以通过在硅半导体衬底1上粘贴硅衬底，形成器件形成区域，由此也能够在器件形成区域的正下方形成成为吸气位置的晶体畸变15。
(实施例3)
实施例3涉及在器件形成区域正下方形成成为金属杂质吸气位置的势垒的方法。
参照图9，在P型硅半导体衬底或硅半导体衬底1上，生长P型外延硅层5，以5E+12/cm2左右的剂量通过3MeV的高能量进行N型杂质(P)的离子注入，在1100℃下进行30分钟左右的热处理，由此，在距离晶片表面大约4μm的深度处，形成N型杂质扩散层16。据此，形成图10所示的势垒。金属杂质(例如Cu+)不能越过阻挡势垒，进而金属杂质不会影响到器件形成区域。
此外，在上述实施例中，尽管以总厚度为50μm的衬底为例进行了说明，但是本发明不限于此，还可以适用于总厚度为100μm以内的衬底，并且可以获得与实旋例相同的效果。
可以认为，这里公开的实施例在所有方面均为示例而不是限制。应当认为，本发明的范围不是由上述说明，而是由权利要求的范围进行表示，本发明应该包括与权利要求的范围等效的范围和在其范围内的任何变形例。
本发明可以用于要求器件芯片的层叠化的器件以及、或者如IC卡等那样的要求器件芯片的厚度极薄化的器件。

Claims (5)

1.一种半导体器件的制造方法，所述半导体器件的IC芯片的厚度为100μm以下，该方法包括：
制备直到其表面形成了体微型缺陷的、厚度为95μm以下的硅半导体衬底的工序；和
在所述硅半导体衬底上外延生长5μm厚的硅层的工序，其特征在于：
在所述外延生长之前，对所述硅半导体衬底实施热处理，使所述体微型缺陷收缩。
2.一种半导体器件的制造方法，所述半导体器件的IC芯片的厚度为100μm以下，所述方法包括：
制备直到其表面形成了体微型缺陷的、厚度为95μm以下的硅半导体衬底的工序；和
在所述硅半导体衬底上粘贴5μm厚的硅衬底的工序，其特征在于，
在粘贴所述硅衬底之前，对所述硅半导体衬底实施热处理，使所述体微型缺陷收缩。
3.一种半导体器件的制造方法，所述半导体器件的IC芯片的厚度为100μm以下，在距硅衬底的表面5μm的深度处，形成吸收金属杂质的吸气位置，其特征在于，
所述吸气位置是按如下方式形成的：在距所述硅衬底的表面5μm的深度处，设置通过离子注入形成的硅晶体畸变，
通过所述离子注入对从所述硅衬底的表面到5μm深度的器件形成区域进行用于促使非晶化硅的再结晶的热处理。
4.一种半导体器件的制造方法，包括：
在厚度为95μm以下的硅半导体衬底的、距衬底表面0.2μm的深度处通过离子注入形成硅晶体畸变的工序；
为了除去所述硅半导体衬底的最表层部的硅晶体畸变而对硅半导体衬底进行热处理的工序；和
在所述硅半导体衬底上，外延生长5μm厚的硅层的工序。
5.一种半导体器件的制造方法，包括：
在厚度为95μm以下的硅半导体衬底的、距衬底表面0.2μm的深度处通过离子注入形成硅晶体畸变的工序；
为了除去所述硅半导体衬底的最表层部的硅晶体畸变而对硅半导体衬底进行热处理的工序；和
在所述硅半导体衬底上，粘贴5μm厚的硅衬底的工序。
CN2006800164113A 2005-05-13 2006-05-10 半导体器件及其制造方法 Expired - Fee Related CN101176194B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005141011A JP5334354B2 (ja) 2005-05-13 2005-05-13 半導体装置の製造方法
JP141011/2005 2005-05-13
PCT/JP2006/309408 WO2006121082A1 (ja) 2005-05-13 2006-05-10 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN101176194A CN101176194A (zh) 2008-05-07
CN101176194B true CN101176194B (zh) 2010-05-19

Family

ID=37396589

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800164113A Expired - Fee Related CN101176194B (zh) 2005-05-13 2006-05-10 半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US7755085B2 (zh)
JP (1) JP5334354B2 (zh)
KR (1) KR100935567B1 (zh)
CN (1) CN101176194B (zh)
TW (1) TW200735217A (zh)
WO (1) WO2006121082A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008027521B4 (de) 2008-06-10 2017-07-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleiterschicht
KR101393611B1 (ko) * 2009-06-02 2014-05-12 가부시키가이샤 사무코 반도체 디바이스용 반도체 기판의 제조방법, 반도체 디바이스용 반도체 기판의 제조장치, 반도체 디바이스의 제조방법 및 반도체 디바이스의 제조장치
JP2010283220A (ja) * 2009-06-05 2010-12-16 Sumco Corp 固体撮像素子用エピタキシャル基板の製造方法、固体撮像素子の製造方法
FR2950997B1 (fr) * 2009-10-05 2011-12-09 St Microelectronics Rousset Puce de circuit integre protegee contre des attaques laser
EP2306518B1 (fr) * 2009-10-05 2014-12-31 STMicroelectronics (Rousset) SAS Méthode de protection d'une puce de circuit intégré contre une analyse par attaques laser
FR2951016B1 (fr) * 2009-10-05 2012-07-13 St Microelectronics Rousset Procede de protection d'une puce de circuit integre contre des attaques laser
US8357939B2 (en) * 2009-12-29 2013-01-22 Siltronic Ag Silicon wafer and production method therefor
KR101244352B1 (ko) 2010-01-29 2013-03-18 가부시키가이샤 사무코 실리콘 웨이퍼, 에피택셜 웨이퍼 및 고체촬상소자의 제조방법, 그리고 실리콘 웨이퍼의 제조장치
JP5600948B2 (ja) * 2010-01-29 2014-10-08 株式会社Ｓｕｍｃｏ シリコンウェーハ及びエピタキシャルウェーハの製造方法
FR2980636B1 (fr) * 2011-09-22 2016-01-08 St Microelectronics Rousset Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant
TWI466343B (zh) * 2012-01-06 2014-12-21 Phostek Inc 發光二極體裝置
DE102014208815B4 (de) * 2014-05-09 2018-06-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium
US10522367B2 (en) 2017-03-06 2019-12-31 Qualcomm Incorporated Gettering layer formation and substrate
FR3122524A1 (fr) * 2021-04-29 2022-11-04 Stmicroelectronics (Crolles 2) Sas Procédé de fabrication de puces semiconductrices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237771A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板
JPH03201535A (ja) 1989-12-28 1991-09-03 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法
JPH0443646A (ja) 1990-06-11 1992-02-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH04180628A (ja) * 1990-11-15 1992-06-26 Nec Yamagata Ltd 半導体ウェーハ
JPH0729911A (ja) * 1993-07-07 1995-01-31 Toshiba Corp 半導体基板とその製造方法
JPH0936123A (ja) * 1995-07-24 1997-02-07 Toshiba Corp 半導体装置及びその製造方法
JPH11162991A (ja) * 1997-12-01 1999-06-18 Nec Corp 半導体装置の製造方法
JPH11297976A (ja) 1998-04-07 1999-10-29 Sony Corp エピタキシャル半導体基板およびその製造方法ならびに半導体装置の製造方法ならびに固体撮像装置の製造方法
US6255195B1 (en) * 1999-02-22 2001-07-03 Intersil Corporation Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method
JP3420116B2 (ja) 1999-06-18 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2002092575A (ja) * 2000-09-19 2002-03-29 Mitsubishi Electric Corp 小型カードとその製造方法
JP3719921B2 (ja) * 2000-09-29 2005-11-24 株式会社東芝 半導体装置及びその製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP3874255B2 (ja) * 2002-02-28 2007-01-31 信越半導体株式会社 シリコンウェーハ中のｂｍｄサイズの評価方法
JP2004111722A (ja) * 2002-09-19 2004-04-08 Toshiba Corp 半導体装置
JP4358527B2 (ja) * 2003-01-31 2009-11-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4670224B2 (ja) * 2003-04-01 2011-04-13 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP平4-180628A 1992.06.26
JP特开平10-50861A 1998.02.20
JP特开平7-29911A 1995.01.31

Also Published As

Publication number Publication date
CN101176194A (zh) 2008-05-07
WO2006121082A1 (ja) 2006-11-16
JP2006319173A (ja) 2006-11-24
KR20070114850A (ko) 2007-12-04
KR100935567B1 (ko) 2010-01-07
JP5334354B2 (ja) 2013-11-06
TW200735217A (en) 2007-09-16
US20090102024A1 (en) 2009-04-23
TWI331778B (zh) 2010-10-11
US7755085B2 (en) 2010-07-13

Similar Documents

Publication Publication Date Title
CN101176194B (zh) 半导体器件及其制造方法
DE102007020039B4 (de) Verfahren zur Herstellung einer vertikal inhomogenen Platin- oder Goldverteilung in einem Halbleitersubstrat und in einem Halbleiterbauelement, derart hergestelltes Halbleitersubstrat und Halbleiterbauelement
KR100875909B1 (ko) Ｓｉｍｏｘ 웨이퍼의 제조 방법 및 이 방법에 의해 얻어진ｓｉｍｏｘ 웨이퍼
JP2010258083A (ja) Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
JP2009038124A (ja) エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN107564806A (zh) 降低半导体本体中的杂质浓度
US4717688A (en) Liquid phase epitaxy method
US20100009525A1 (en) Method including producing a monocrystalline layer
JPH0521448A (ja) 半導体装置の製造方法
US9431270B2 (en) Method for producing semiconductor device
JP2010062291A (ja) 半導体基板及びその製造方法
US9450070B2 (en) Method for manufacturing a silicon semiconductor substrate including a diffusion layer prior to forming a semiconductor device thereon
JP5505241B2 (ja) シリコンウェーハの製造方法
JP2006294772A (ja) 半導体装置の製造方法
CN104779277B (zh) 一种异质结场阻结构的igbt及其制备方法
CN116387310B (zh) 半导体芯片的制造方法
KR0151990B1 (ko) 실리콘 기판내의 게터링층 형성방법
KR0140325B1 (ko) 실리콘기판에의 얕은 접합층 저온 형성방법
US20150118861A1 (en) Czochralski substrates having reduced oxygen donors
RU2629657C2 (ru) Способ изготовления полупроводникового прибора
JPH023291A (ja) ツェナーダイオードの二重インプラント製作法
KR100263455B1 (ko) 반도체 소자의 제조방법
KR840002281B1 (ko) 다결정 실리콘막의 제조 방법
JPS60213019A (ja) 半導体装置の製造方法
JPS6386426A (ja) 化合物半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100519

Termination date: 20140510