CN101140943B - 阵列基底及具有该阵列基底的显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基底及具有该阵列基底的显示装置，该阵列基底包括第一薄膜晶体管(TFT)、第二TFT、第一像素电极、第二像素电极和存储线。第一TFT电连接到栅极线和数据线。第二TFT电连接到栅极线和数据线。第一像素电极电连接到第一TFT。第二像素电极电连接到第二TFT。以与第一像素电极和第二像素电极叠置的关系设置存储线的位置。所述叠置限定存储线的与第一像素电极相关的第一区域和存储线的与第二像素电极相关的第二区域。因此，不同的电压被施加到第一像素电极和第二像素电极，从而可以增大视角。

Description

阵列基底及具有该阵列基底的显示装置
技术领域
本发明涉及一种阵列基底及具有该阵列基底的显示装置。更具体地讲，本发明涉及一种能够增大视角的阵列基底和具有该阵列基底的显示装置。
背景技术
通常，液晶显示(LCD)装置是利用液晶的透光率来显示图像的平板显示装置，LCD装置包括利用光来显示图像的LCD面板和向LCD面板施加光的背光组件。
LCD面板包括阵列基底、面对阵列基底的滤色器基底以及置于阵列基底和滤色器基底之间的液晶层。阵列基底包括：栅极线；数据线，与栅极线交叉；像素电极，形成在由栅极线和数据线限定的单位像素中；薄膜晶体管(TFT)，电连接到栅极线和数据线，用于向像素电极施加驱动电压。滤色器基底包括滤色器和共电极。
根据液晶层中的液晶分子的排列方向，可由扭曲向列(TN)模式、垂直取向(VA)模式、共面转换(in-plane switching，IPS)模式或者其它模式来驱动LCD面板。例如，近来已经开发出了由作为VA模式的一种类型的垂直取向构型(patterned vertical alignment，PVA)模式驱动的LCD面板。在PVA模式中，像素电极和共电极被图案化在LCD面板上，用于增大视角。
采用PVA模式的LCD面板与由其它模式驱动的LCD面板相比可具有更宽的视角。然而，由于将单个电压施加到在单位像素中形成的像素电极，所以具有PVA模式的LCD面板的基本的局限性在于视角可增大多少。
发明内容
本发明提供了一种增大视角的阵列基底。
本发明还提供了一种具有该阵列基底的显示装置。
在根据本发明的示例性阵列基底中，该阵列基底包括第一薄膜晶体管(TFT)、第二TFT、第一像素电极、第二像素电极和存储线。
第一TFT电连接到栅极线和数据线。第二TFT电连接到栅极线和数据线。第一像素电极电连接到第一TFT。第二像素电极电连接到第二TFT。以与第一像素电极和第二像素电极叠置的关系设置存储线的位置。所述叠置限定存储线的与第一像素电极相关的第一区域和存储线的与第二像素电极相关的第二区域。第一区域的大小不同于第二区域的大小。
在这种情况下，第一TFT的栅电极和源电极分别电连接到第二TFT的栅电极和源电极。
第一区域的大小可以大于第二区域的大小。例如，第一区域是第二区域的两倍大。
在根据本发明的示例性显示装置中，该显示装置包括阵列基底；相对基底，面向阵列基底；液晶层，设置在阵列基底和相对基底之间；驱动单元，电连接到阵列基底。
该阵列基底包括：第一TFT，电连接到彼此交叉的栅极线和数据线；第二TFT，电连接到栅极线和数据线；第一像素电极，电连接到第一TFT；第二像素电极，电连接到第二TFT；存储线，以与第一像素电极和第二像素电极叠置的关系设置存储线的位置。所述叠置限定存储线的与第一像素电极相关的第一区域和存储线的与第二像素电极相关的第二区域。第一区域的大小不同于第二区域的大小。
栅极线沿着第一方向形成，数据线沿着不同于第一方向的第二方向形成，从而形成多个像素单元区。第一像素电极和第二像素电极形成在每个像素单元区中。
可选择地，存储线可包括第一存储支线和第二存储支线。第一存储支线与第一像素电极和第二像素电极中的设置在奇数列中的第一像素电极和第二像素电极叠置。第二存储支线与第一像素电极和第二像素电极中的设置在偶数列中的第一像素电极和第二像素电极叠置。
该阵列基底还可包括第一存储主线和第二存储主线。第一存储主线电连接到第一存储支线的端部。第二存储主线电连接到第二存储支线的端部。
驱动单元可包括：第一存储电压生成部分，用于产生第一存储电压并将第一存储电压施加到第一存储主线；第二存储电压生成部分，用于产生不同于第一存储电压的第二存储电压并将第二存储电压施加到第二存储主线。
第一存储电压和第二存储电压包括以预定的幅度振荡的矩形波。第一存储电压和第二存储电压可包括幅度相同但是相位相反的矩形波。
根据本发明，存储线与单位像素中彼此隔开形成的第一像素电极和第二像素电极叠置有不同的面积，使得不同的电压被施加到第一像素电极和第二像素电极。因此，可增大显示装置的视角。
附图说明
参照附图，根据下面的对本发明多个示例性实施例的详细描述，本发明的以上和其它特征及优点将变得更加清楚，在附图中：
图1是示出根据本发明示例性实施例的显示装置的透视图；
图2是示出图1中的显示装置的阵列基底的布置的平面图；
图3是图2的部分的局部放大平面图；
图4是沿着图3中的线I-I′截取的剖视图；
图5是示出为了说明性的目的而提供的图3中的单位像素的简化布局的平面图；
图6是示出图5中的单位像素的电连接的示意性电路图；
图7是示出图1中的显示装置的电连接的平面图；
图8是示出根据图7中的第一存储电压的第一像素电极和第二像素电极的电压的波形图；
图9是示出根据图7中的第二存储电压的第一像素电极和第二像素电极的电压的波形图。
具体实施方式
在下文中参照附图更充分地描述了本发明，在附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式来实施，且不应该解释为局限于在这里所提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。
应该理解的是，当元件或层被称作在另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接”在另一元件“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为本发明的理想实施例(和中间结构)的示意图的剖面图来描述本发明的实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制本发明的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
在下文中，将参照附图详细地解释本发明。
图1是示出根据本发明示例性实施例的显示装置的透视图。
参照图1，根据本示例性实施例的显示装置600包括阵列基底100、相对(counter)基底200、液晶层300、印刷电路板(PCB)400和柔性PCB(FPCB)500，并利用光显示图像。
阵列基底100包括：多个像素电极，布置成矩阵形状；多个薄膜晶体管(TFT)，用于向像素电极施加驱动电压；多条信号线，用于操作TFT。
相对基底200设置成面向阵列基底100。相对基底200可选择性地包括设置成面向像素电极的多个滤色器。例如，滤色器通常包括红色滤色器、绿色滤色器和蓝色滤色器。
液晶层300设置在阵列基底100和相对基底200之间，像素电极和共电极之间产生的电场使液晶分子重新排列。重新排列的液晶层300控制从外部入射的光的透光率，所述光穿过滤色器，从而显示图像。
PCB 400电连接到阵列基底100，并向阵列基底提供驱动信号。PCB 400可包括数据PCB和栅极PCB。
FPCB 500将PCB 400与阵列基底100电连接，从而向阵列基底100提供PCB 400产生的驱动信号。例如，FPCB 500可包括载带封装(TCP)或薄膜覆晶(COF)。
可以通过在阵列基底100和FPCB 500上形成另外的信号线来去除PCB400的栅极PCB。图1示出了去除了栅极PCB的显示装置。
图2是示出图1中的显示装置的阵列基底的布置的平面图。
参照图2，阵列基底100包括多条栅极线110、多条数据线120和多个像素部分130。在这种情况下，每个像素部分130包括电连接到栅极线110和数据线120的TFT以及电连接到TFT的像素电极。
多条栅极线110沿着第一方向形成，多条数据线120沿着与第一方向基本垂直的第二方向形成。例如，在图2中示出了九条栅极线GL1至GL9和七条数据线DL1至DL7。栅极线GL1至GL9电连接到栅极驱动部分(未示出)，以接收栅极信号。数据线DL1至DL7电连接到数据驱动部分(未示出)，以接收数据信号。
由于栅极线GL1至GL9和数据线DL1至DL7基本上彼此垂直地形成，所以在阵列基底100中限定多个单位像素。像素部分130形成在每个单位像素中，使得多个像素部分130以矩阵形状布置在阵列基底100中。
例如，每个单位像素具有矩形形状，所述矩形形状的较长的边沿着第一方向形成。因此，形成在单位像素中的像素部分130的较长的边也沿着第一方向形成。
像素部分130中的TFT在一条数据线120的左侧和右侧沿着第二方向顺序地形成，并电连接到一条数据线120。例如，TFT可以以一条数据线120的左侧、右侧、左侧、右侧等的顺序或者以一条数据线120的右侧、左侧、右侧、左侧等的顺序沿着第二方向设置。在图2中，以一条数据线120的左侧、右侧等的顺序沿着第二方向顺序地设置TFT。
例如，数据线DL1至DL7中设置在左侧最外端的数据线DL1电连接到位于偶数行的像素部分130。数据线DL1至DL7中设置在右侧最外端的数据线DL7电连接到位于奇数行的像素部分130。数据线DL2至DL6电连接到沿着第二方向顺序地设置在左侧和右侧的像素部分130。
例如，数据信号被施加到每条数据线DL1至DL7，用于垂直反转(inversion)。例如，在一帧期间，具有正(+)电压的数据信号被施加到第四数据线DL4，具有负(-)电压的数据信号被施加到与第四数据线DL4相邻的第三数据线DL3和第五数据线DL5。在下一帧期间，具有负(-)电压的数据信号被施加到第四数据线DL4，具有正(+)电压的数据信号被施加到第三数据线DL3和第五数据线DL5。因此，像素部分130的每个像素电极每一帧进行点反转。
图3是图2的部分的放大平面图，图4是沿着图3中的线I-I′截取的剖视图。
参照图3和图4，阵列基底100包括透明基底140、栅极线110、存储干线150、第一绝缘层160、数据线120、存储支线170、第一TFT TFT1、第二TFT TFT2、第二绝缘层180、第一像素电极HP、第二像素电极LP、第一连接电极CE1和第二连接电极CE2。
透明基底140具有板形形状，并包含透明材料。例如，透明基底140可包含玻璃、石英和透明的合成树脂。
栅极线110沿着第一方向形成在透明基底140上，多条栅极线沿着第二方向平行地形成。
存储干线150与栅极线110平行地形成在透明基底140上。存储干线150沿着第二方向与栅极线110隔开预定的距离。例如，存储干线150形成在栅极线110的上侧。
存储干线150包括第一存储主线152和第二存储主线154。第一存储主线152和第二存储主线154沿着第二方向彼此隔开，且相互平行。在这种情况下，第一存储主线152接收第一存储电压，第二存储主线154接收第二存储电压。
第一绝缘层160形成在透明基底140上，用于覆盖栅极线110和包括第一存储主线152和第二存储主线154的存储干线150。在这种情况下，第一绝缘层160可包含氮化硅(SiNx)或氧化硅(SiOx)。
数据线120沿着第二方向形成第一绝缘层160上，以与栅极线110交叉。沿着第一方向形成多条数据线120。由于多条栅极线110和数据线120彼此交叉，所以限定多个单位像素。当在平面上观察时，单位像素形成为矩阵形状。
包括存储支线172和174的存储支线170与数据线120平行地形成在第一绝缘层160上。多条存储干线例如存储干线152和154沿着第一方向形成。如图3所示，存储支线172和174形成在相邻的数据线120之间。存储支线172和174可形成在相邻的数据线120之间的区域的中心。
包括存储支线172和174的存储支线170以及未示出的其它存储支线电连接到包括第一存储主线152和第二存储主线154的存储干线150。
第一存储支线172形成为与形成在奇数列的单位像素交叉。第一存储支线172的端部电连接到第一存储主线152。
第二存储支线174形成为与形成在偶数列的单位像素交叉。第二存储支线174的端部电连接到第二存储主线154。
第一TFT TFT1和第二TFT TFT2形成在单位像素中。第一TFT TFT1和第二TFT TFT2电连接到栅极线110和数据线120。第一TFT TFT1和第二TFTTFT2沿着第二方向顺序地形成在一条数据线120的左侧和右侧。
第二绝缘层180形成在第一绝缘层160上，用于覆盖数据线120、存储支线170、第一TFT TFT1和第二TFT TFT2。在这种情况下，第二绝缘层180可包含与第一绝缘层160相似的SiNx或SiOx。
第一像素电极HP和第二像素电极LP形成在单位像素中。第一像素电极HP和第二像素电极LP包含透明导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)和非晶的氧化铟锡(a-ITO)。
第一像素电极HP电连接到第一TFT TFT1，并从第一TFT TFT1接收其将充有的第一驱动电压。第一像素电极HP与存储支线172部分地叠置。第一像素电极HP可以具有以存储支线172为基准的对称的形状，其中，所述存储支线172设置在相邻的数据线120之间的区域的中心。
第二像素电极LP电连接到第二TFT TFT2，并从第二TFT TFT2接收其将充有的第二驱动电压。第二像素电极LP与第一像素电极HP隔开预定的距离。如图3所示，第二像素电极LP可具有包围第一像素电极HP的形状。由图3可见，第二像素电极LP为“M”形形状。在这种情况下，第二像素电极LP的面积可以比第一像素电极HP的面积大，例如，第二像素电极LP的面积是第一像素电极HP的面积的两倍大。
第二像素电极LP与存储支线172部分地叠置。第二像素电极LP可以具有以存储支线172为基准的对称的形状，其中，所述存储支线172设置在相邻的数据线120之间的区域的中心。
如图4所示，第一连接电极CE1形成在第二绝缘层180上，并通过第一接触孔CH1和第二接触孔CH2将第一存储支线172与第一存储主线152电连接。
在这种情况下，第一接触孔CH1形成在第二绝缘层180中，用于暴露第一存储支线172的端部，第二接触孔CH2形成在第一绝缘层160和第二绝缘层180中，用于暴露第一存储主线152的部分。
第二连接电极CE2形成在第二绝缘层180上，并通过第三接触孔CH3和第四接触孔CH4将第二存储支线174与第二存储主线154电连接。
在这种情况下，第三接触孔CH3形成在第二绝缘层180中，用于暴露第二存储支线174的端部，第四接触孔CH4形成在第一绝缘层160和第二绝缘层180中，用于暴露第二存储主线154的部分。
图5是示出图3中的单位像素的简化形式的平面图。
参照图5，详细说明第一TFT TFT1、第二TFT TFT2、第一像素电极HP、第二像素电极LP和存储支线170。
第一TFT TFT1包括第一栅电极G1、第一沟道图案C1、第一源电极S1和第一漏电极D1。第二TFT TFT2包括第二栅电极G2、第二沟道图案C2、第二源电极S2和第二漏电极D2。
通过从栅极线110沿着第二方向突出预定的距离来形成第一栅电极G1和第二栅电极G2。第一栅电极G1和第二栅电极G2彼此电连接。
第一沟道图案C1与第一栅电极G1对应地形成在第一绝缘层160上。第二沟道图案C2与第二栅电极G2对应地形成在第一绝缘层160上。第一沟道图案C1和第二沟道图案C2可彼此连接，但是可选择地，第一沟道图案C1和第二沟道图案C2可以彼此隔开。
通过从数据线120沿着第一方向突出预定的距离来形成第一源电极S1和第二源电极S2。第一源电极S1形成在第二绝缘层180上，并与第一沟道图案C1部分地叠置。例如，由图5的平面图可见，第一源电极S1具有U形形状。第二源电极S2形成在第二绝缘层180上，并与第二沟道图案C2部分地叠置。例如，由图5可见，第二源电极S2具有U形形状。第一源电极S1和第二源电极S2彼此电连接。
第一漏电极D1形成在第二绝缘层180上，与第一沟道图案C1部分地叠置，并与第一源电极S1隔开预定的距离。第一漏电极D1延伸预定的长度，使得第一漏电极D1与第一像素电极HP部分地叠置。
第二漏电极D2形成在第二绝缘层180上，与第二沟道图案C2部分地叠置，并与第二源电极S2隔开预定的距离。第二漏电极D2延伸预定的长度，使得第二漏电极D2与第二像素电极LP部分地叠置。
第一漏电极D1和第二漏电极D2彼此电隔离。第一栅电极G1和第二栅电极G2彼此电连接，第一源电极S1和第二源电极S2也彼此电连接。然而，如上面所指出的，第一漏电极D1和第二漏电极D2彼此电隔离。
第一像素电极HP通过形成在第二绝缘层180中的第一像素接触孔PCH1电连接到第一漏电极D1的部分。第二像素电极LP通过形成在第二绝缘层180中的第二像素接触孔PCH2电连接到第二漏电极D2的部分。
第一像素电极HP和第二像素电极LP彼此隔开。例如，第二像素电极LP的面积大于第一像素电极HP的面积，例如，第二像素电极LP的面积是第一像素电极HP的面积的两倍大。
第一存储支线172与数据线120沿着第一方向基本平行地形成，使得第一存储支线172与第一像素电极HP和第二像素电极LP叠置。第一存储支线172形成在相邻的数据线120之间。第一存储支线172可形成在相邻的数据线120之间的区域的中心。
存储支线170在第一叠置区OA1与第一像素电极HP叠置，在第二叠置区OA2与第二像素电极LP叠置。第一叠置区OA1的面积与第二叠置区OA2的面积不同。例如，第一叠置区OA1的面积大于第二叠置区OA2的面积，第一叠置区OA1的面积可以是第二叠置区OA2的面积的两倍大。
与第一像素电极HP叠置的第一存储支线172的第一宽度W1可以大于与第二像素电极LP叠置的第一存储支线172的第二宽度W2。
图6是示出图5中的单位像素的电连接的示意性电路图。
参照图6，下面解释单位像素中的电连接。
首先，栅极线110和数据线120相应地基本上彼此垂直地布置。
第一TFT TFT1的栅电极电连接到栅极线110，第一TFT TFT1的源电极电连接到数据线120。第二TFT TFT2的栅电极电连接到栅极线110，第二TFTTFT2的源电极电连接到数据线120。因此，第一TFT TFT1的栅电极电连接到第二TFT TFT2的栅电极，第一TFT TFT1的源电极电连接到第二TFT TFT2的源电极。
第一TFT TFT1的漏电极电连接到第一像素电极HP。在这种情况下，在第一像素电极HP和相对基底200的共电极Vcom之间限定第一液晶电容器CLC1，在第一像素电极HP和第一存储支线172之间限定第一存储电容器CST1。
第二TFT TFT2的漏电极电连接到第二像素电极LP。在这种情况下，在第二像素电极LP和相对基底200的共电极Vcom之间限定第二液晶电容器CLC2，在第二像素电极LP和第一存储支线172之间限定第二存储电容器CST2。
图7是示出图1中的显示装置的电连接的平面图。
参照图7，下面解释根据本示例性实施例的显示装置的电连接。
根据本示例性实施例的显示装置包括栅极线110、数据线120、第一存储主线152、第二存储主线154、第一存储支线172、第二存储支线174和驱动单元190。在这种情况下，驱动单元190包括栅极驱动部分192、数据驱动部分194、第一存储电压生成部分196和第二存储电压生成部分198。
多条栅极线110和多条数据线120彼此交叉，从而限定多个单位像素。
例如，第一存储主线152和第二存储主线154与栅极线110隔开，并形成在栅极线110的上侧。第一存储主线152和第二存储主线154彼此隔开，并与栅极线110平行地形成。
第一存储支线172和第二存储支线174形成在相邻的数据线120之间。第一存储支线172和第二存储支线174可形成在相邻的数据线120之间的像素的中心区域。
第一存储支线172与形成在奇数列中的单位像素交叉。如上面所说明的，第一存储支线172的端部电连接到第一存储主线152。
第二存储支线174与形成在偶数列中的单位像素交叉。第二存储支线174的端部电连接到第二存储主线154。
栅极驱动部分192电连接到栅极线110，并将栅极信号施加到栅极线110。例如，栅极驱动部分192可包括第一栅极驱动部分192A和第二栅极驱动部分192B。第一栅极驱动部分192A电连接到奇数行中的栅极线的左端部，第二栅极驱动部分192B电连接到偶数行中的栅极线的右端部。
数据驱动部分194电连接到数据线120，并将数据信号施加到数据线120。例如，数据驱动部分194形成在第一存储支线172和第二存储支线174的上侧。
第一存储电压生成部分196电连接到第一存储主线152。第一存储电压生成部分196产生第一存储电压，并将第一存储电压施加到第一存储主线152。因此，第一存储电压经过第一存储主线152，并被施加到第一存储支线172。
第二存储电压生成部分198电连接到第二存储主线154。第二存储电压生成部分198产生第二存储电压，并将第二存储电压施加到第二存储主线154。因此，第二存储电压经过第二存储主线154，并被施加到第二存储支线174。
图8是示出根据图7中的第一存储电压的第一像素电极和第二像素电极的电压的波形图。
参照图7和图8，下面解释根据第一存储电压Vst1的第一像素电极HP和第二像素电极LP的电压。
首先，第一存储电压Vst1是以预定的幅度振荡的矩形波。例如，第一存储电压Vst1的幅度Vp在大约3V至大约7V的范围内。幅度Vp可以是大约5V。
例如，与第一存储支线172叠置的第一像素电极HP和第二像素电极LP接收以共电压Vcom为基准的正(+)电压。当第一存储电压Vst1与共电压Vcom相同为大约0V时，第一像素电极HP和第二像素电极LP的电压具有第一参考电压Vb1。例如，第一参考电压Vb1为大约2V。
然而，当如在本示例性实施例中第一存储电压Vst1是以预定的幅度振荡的矩形波时，第一存储电压Vst1使第一像素电极HP和第二像素电极LP的电压改变。
例如，当第一存储电压Vst1具有高电压时，第一像素电极HP的电压升高至第一变化电压VH，第二像素电极LP的电压升高至第二变化电压VL。然而，当第一存储电压Vst1具有低电压时，第一像素电极HP和第二像素电极LP的电压与第一参考电压Vb1几乎相同。
再次参照图5，存储支线170和第一像素电极HP之间的第一叠置区OA1的面积大于存储支线170和第二像素电极LP之间的第二叠置区OA2的面积。当第一叠置区OA1的面积大于第二叠置区OA2的面积时，第一变化电压VH大于第二变化电压VL。例如，当第一叠置区OA1的面积是第二叠置区OA2的面积的两倍大时，第一变化电压VH是第二变化电压VL的两倍大。因此，第一像素电极HP的电压大于第二像素电极LP的电压。
图9是示出根据图7中的第二存储电压的第一像素电极和第二像素电极的电压的波形图。
参照图7、图8和图9，下面将解释根据第二存储电压Vst2的第一像素电极HP和第二像素电极LP的电压。
首先，第二存储电压Vst2是以预定的幅度振荡的矩形波。在这种情况下，第二存储电压Vst2是幅度与第一存储电压Vst1的幅度相同且相位与第一存储电压Vst1的相位相反的矩形波。
与第二存储支线174叠置的第一像素电极HP和第二像素电极LP接收以共电压Vcom为基准的负(-)电压。当第二存储电压Vst2与共电压Vcom相同为大约0V时，第一像素电极HP和第二像素电极LP的电压具有第二参考电压Vb2。例如，第二参考电压Vb2为大约-2V。
然而，当如在本示例性实施例中第二存储电压Vst2是以预定的幅度振荡的矩形波时，第二存储电压Vst2使第一像素电极HP和第二像素电极LP的电压改变。
例如，当第二存储电压Vst2具有低电压时，第一像素电极HP的电压降低至第一变化电压VH，第二像素电极LP的电压降低至第二变化电压VL。然而，当第二存储电压Vst2具有高电压时，第一像素电极HP和第二像素电极LP的电压与第二参考电压Vb2几乎相同。
再次参照图5，由于第一叠置区OA1的面积大于第二叠置区OA2的面积，所以第一变化电压VH大于第二变化电压VL。例如，当第一叠置区OA1的面积是第二叠置区OA2的面积的两倍大时，第一变化电压VH是第二变化电压VL的两倍大。因此，第一像素电极HP的电压小于第二像素电极LP的电压。
再次参照图6，第一变化电压VH由第一存储电压Vst1的幅度Vp、第一液晶电容器CLC1和第一存储电容器CST1来确定。例如，第一变化电压由等式1确定。
等式1
VH＝Vp{CST1/(CST1+CLC1)}
因此，当第一存储电压Vst1的幅度Vp为5V，第一液晶电容器CLC1为1pF，且第一存储电容器CST1为4pF时，第一变化电压VH为4V。
另外，第二变化电压VL由第二存储电压Vst2的幅度Vp、第二液晶电容器CLC2和第二存储电容器CST2来确定。例如，第二变化电压由等式2确定。
等式2
VL＝Vp{CST2/(CST2+CLC2)}
因此，当第二存储电压Vst2的幅度Vp为5V，第二液晶电容器CLC2为2pF，且第二存储电容器CST2为2pF时，第二变化电压VL为2.5V。
因为第二像素电极LP的面积是第一像素电极HP的面积的两倍大，所以第一液晶电容器CLC1为1pF，第二液晶电容器CLC2为2pF。
另外，因为第一叠置区OA1的面积是第二叠置区OA2的面积的两倍大，所以第一存储电容器CST1为4pF，第二存储电容器CST2为2pF。
根据本示例性实施例，存储支线170与彼此隔开的第一像素电极HP和第二像素电极LP叠置有不同的面积，所以第一存储电容器CST1和第二存储电容器CST2彼此不同。
因此，虽然相同的驱动电压被施加到第一像素电极HP和第二像素电极LP，但是因为第一存储电容器CST1和第二存储电容器CST2之间的差异，所以第一像素电极HP的电压与第二像素电极LP的电压不同。
因此，当第一像素电极HP的电压与第二像素电极LP的电压不同时，可增大显示装置600的视角。
根据本发明，存储支线与彼此隔开的第一像素电极和第二像素电极叠置有不同的面积，从而第一存储电容器和第二存储电容器不同，且不同的电压被施加到第一像素电极和第二像素电极。因此，可更大地增大视角。
已经描述了本发明的示例性实施例及其优点，应该注意的是，在不脱离权利要求限定的本发明的精神和范围的情况下，在此可作出各种改变、替换和变化。

Claims (22)

1.一种阵列基底，包括：
第一薄膜晶体管，电连接到栅极线和数据线；
第二薄膜晶体管，电连接到栅极线和数据线；
第一像素电极，电连接到第一薄膜晶体管；
第二像素电极，电连接到第二薄膜晶体管；
存储线，以与第一像素电极和第二像素电极叠置的关系设置存储线的位置，其中，所述叠置限定存储线的与第一像素电极相关的第一区域和存储线的与第二像素电极相关的第二区域，其中，第一区域的大小不同于第二区域的大小，
其中，栅极线沿着第一方向形成，数据线沿着不同于第一方向的第二方向形成，从而形成多个像素单元区，
第一像素电极和第二像素电极形成在每个像素单元区中，
存储线包括第一存储支线和第二存储支线，第一存储支线与第一像素电极和第二像素电极中的设置在奇数列中的第一像素电极和第二像素电极叠置，第二存储支线与第一像素电极和第二像素电极中的设置在偶数列中的第一像素电极和第二像素电极叠置。
2.如权利要求1所述的阵列基底，其中，第一薄膜晶体管和第二薄膜晶体管成对地形成在每个像素单元区中，第一薄膜晶体管的栅电极和源电极分别电连接到处于同一像素单元区中的第二薄膜晶体管的栅电极和源电极。
3.如权利要求1所述的阵列基底，其中，第一区域的大小大于处于同一像素单元区中的第二区域的大小。
4.如权利要求3所述的阵列基底，其中，第一区域是处于同一像素单元区中的第二区域的两倍大。
5.如权利要求3所述的阵列基底，其中，与第一像素电极叠置的存储线的宽度大于与处于同一像素单元区中的第二像素电极叠置的存储线的宽度。
6.如权利要求1所述的阵列基底，其中，构造第二像素电极的形状，使得第二像素电极至少环绕处于同一像素单元区中的第一像素电极的部分。
7.如权利要求1所述的阵列基底，其中，第二像素电极的面积是处于同一像素单元区中的第一像素电极的面积的两倍大。
8.如权利要求1所述的阵列基底，还包括连接到第一存储支线的第一存储电压生成器和连接到第二存储支线的第二存储电压生成器。
9.如权利要求8所述的阵列基底，还包括：
第一存储主线，电连接到第一存储支线的端部；
第二存储主线，电连接到第二存储支线的端部，其中，第一存储电压生成器连接到第一存储主线，第二存储电压生成器连接到第二存储主线。
10.如权利要求9所述的阵列基底，其中，第一存储主线和第二存储主线由与栅极线的层相同的层形成。
11.如权利要求10所述的阵列基底，其中，第一存储主线和第二存储主线沿着与栅极线平行的方向形成。
12.如权利要求10所述的阵列基底，其中，在第一存储主线和第二存储主线上形成第一绝缘层，第一存储支线和第二存储支线形成在第一绝缘层上，在第一存储支线和第二存储支线上形成第二绝缘层。
13.如权利要求12所述的阵列基底，其中：
第一接触孔形成在第二绝缘层中，用于暴露第一存储支线的端部；
第二接触孔形成在第一绝缘层和第二绝缘层中，用于暴露第一存储主线的部分；
第三接触孔形成在第二绝缘层中，用于暴露第二存储支线的端部；
第四接触孔形成在第一绝缘层和第二绝缘层中，用于暴露第二存储主线的部分。
14.如权利要求13所述的阵列基底，还包括：
第一连接电极，形成在第二绝缘层上，并分别通过第一接触孔和第二接触孔电连接到第一存储支线和第一存储主线；
第二连接电极，形成在第二绝缘层上，并分别通过第三接触孔和第四接触孔电连接到第二存储支线和第二存储主线。
15.如权利要求14所述的阵列基底，其中，第一连接电极和第二连接电极由与像素电极的层相同的层形成，并包含透明导电材料。
16.如权利要求1所述的阵列基底，其中，每个像素单元区具有矩形形状，所述矩形形状的较长的边沿着第一方向延伸。
17.如权利要求16所述的阵列基底，其中，第一薄膜晶体管和第二薄膜晶体管成对地形成在每个像素单元区中，成对的第一薄膜晶体管和第二薄膜晶体管在数据线的左侧和右侧沿着第二方向交替地形成。
18.一种显示装置，具有阵列基底、面向阵列基底的相对基底、设置在阵列基底和相对基底之间的液晶层以及电连接到阵列基底的驱动单元，所述阵列基底包括：
第一薄膜晶体管，电连接到彼此交叉的栅极线和数据线；
第二薄膜晶体管，电连接到栅极线和数据线；
第一像素电极，电连接到第一薄膜晶体管；
第二像素电极，电连接到第二薄膜晶体管；
存储线，以与第一像素电极和第二像素电极叠置的关系设置存储线的位置，其中，所述叠置限定存储线的与第一像素电极相关的第一区域和存储线的与第二像素电极相关的第二区域，其中，第一区域的大小不同于第二区域的大小
其中，栅极线沿着第一方向形成，数据线沿着不同于第一方向的第二方向形成，从而形成多个像素单元区，
其中，第一像素电极和第二像素电极形成在每个像素单元区中，
存储线包括第一存储支线和第二存储支线，第一存储支线与第一像素电极和第二像素电极中的设置在奇数列中的第一像素电极和第二像素电极叠置，第二存储支线与第一像素电极和第二像素电极中的设置在偶数列中的第一像素电极和第二像素电极叠置。
19.如权利要求18所述的显示装置，其中，阵列基底还包括：
第一存储主线，电连接到第一存储支线的端部；
第二存储主线，电连接到第二存储支线的端部。
20.如权利要求19所述的显示装置，其中，驱动单元包括：
第一存储电压生成部分，产生第一存储电压并将第一存储电压施加到第一存储主线；
第二存储电压生成部分，产生不同于第一存储电压的第二存储电压并将第二存储电压施加到第二存储主线。
21.如权利要求20所述的显示装置，其中，第一存储电压和第二存储电压包括以预定的幅度振荡的矩形波。
22.如权利要求21所述的显示装置，其中，第一存储电压和第二存储电压包括幅度相同但是相位相反的矩形波。
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