TWI418907B - 陣列基材及具有該基材之顯示裝置 - Google Patents

Description

陣列基材及具有該基材之顯示裝置 發明背景 1.發明領域

本發明係有關於一種陣列基材及具有該陣列基材之顯示裝置，詳而言之，本發明係有關於一種可以擴大視角之陣列基材及具有該陣列基材之顯示裝置。

2.先前技術之說明

通常，一液晶顯示器(LCD)裝置是一利用液晶之透光率顯示一影像之平板顯示裝置，且該LCD包括一利用光顯示一影像之LCD面板及一對該LCD面板照光之背光總成。

該LCD面板包括一陣列基材、一面對該陣列基材之濾色片基材、及一設置在該陣列基材與該濾色片基材之間的液晶層。該陣列基材包括多數閘極線、多數與該閘極線交叉之資料線、一形成在一由該等閘極線與資料線界定出之單元像素中的像素電極、及一與該等閘極線及資料線電性連接以對該像素電極施加一驅動電壓之薄膜電晶體(TFT)。又，該濾色片基材包括一濾色片及一共用電極。

該LCD面板可依據液晶分子在該液晶層中之排列方向而被一扭轉向列(TN)模式、一垂直配向(VA)模式、一平面開關(IPS)模式或另一模式驅動。例如，最近已發展出一被一為一種VA模式之圖案化垂直配向(PVA)模式驅動的LCD面板。在該PVA模式中，該像素電極與該共用電極在該LCD面板上形成圖案，以增加視角。

使用該PVA模式之LCD面板可具有一比由其他模式驅動之LCD面板更寬的視角，但是，由於形成在該單元像素中之像素電極上所施加的是一單一電壓，所以對於該視角可擴大到多大而言，具有該PVA模式之LCD面板具有一基本的限制。

發明概要

本發明提供一可擴大視角之陣列基材。

本發明亦提供一具有該陣列基材之顯示裝置。

在本發明之陣列基材例中，該陣列基材包括一第一薄膜電晶體(TFT)、一第二TFT、一第一像素電極、一第二像素電極及一儲存線。

該第一TFT與一閘極線及一資料線電性連接，且該第二TFT與該閘極線及資料線電性連接。該第一像素電極與該第一TFT電性連接，且該第二像素電極與該第二TFT電性連接，並且該儲存線係定位成與該等第一與第二像素電極互相重疊。該重疊界定出該儲存線與該第一像素電極連接之第一面積、及該儲存線與該第二像素電極連接之第二面積，且該第一面積之大小與該第二面積之大小不同。

在此情形下，該第一TFT之閘極電極與源極電極分別電性連接於該第二TFT之閘極電極與源極電極。

該第一面積之大小可大於該第二面積之大小，例如，該第一面積是該第二面積之兩倍大。

在本發明之顯示裝置例中，該顯示裝置具有一陣列基材、一面對該陣列基材之相對基材、一設置在該陣列基材與該相對基材之間的液晶層、及一與該陣列基材電性連接之驅動單元。

該陣列基材包括一電性連接於互相交叉之閘極線與資料線的第一TFT、一電性連接於該閘極線與該資料線之第二TFT、一與該第一TFT電性連接之第一像素電極、一與該第二TFT電性連接之第二像素電極、及一定位成與該等第一與第二像素電極呈重疊關係之儲存線。該重疊界定出該儲存線與該第一像素電極連接之第一面積、及該儲存線與該第二像素電極連接之第二面積，且該第一面積之大小與該第二面積之大小不同。

多數閘極線形成在第一方向上，且多數閘極線形成在一與該第一方向不同之第二方向，藉此形成多數像素單元區域，並且該等第一與第二像素電極形成在各像素單元區域中。

或者，該儲存線可包括第一儲存分支線及一第二儲存分支線。該第一儲存分支線重疊於設置在奇數排第一與第二像素電極中之第一與第二像素電極，且該第二儲存分支線重疊於設置在偶數排第一與第二像素電極中之第一與第二像素電極。

該陣列基材可更包括一第一儲存主線、及一第二儲存主線。該第一儲存主線電性連接於該第一儲存分支線之端部，且該第二儲存主線電性連接於該第二儲存分支線。該第一儲存電壓產生器耦接該第一儲存主線，且該第二儲存電壓產生器耦接該第二儲存主線。

該驅動單元可包括一用以產生一第一儲存電壓並將該第一儲存電壓施加至該第一儲存主線之第一儲存電壓產生部、及一用以產生一第二儲存電壓並將該第二儲存電壓施加至該第二儲存主線之第二儲存電壓產生部，且該第二儲存電壓與該第一儲存電壓不同。

該等第一與第二儲存電壓包括以預定振幅振動之矩形波，且該等第一與第二儲存電壓可包括具有相同振幅但具有相反相位之矩形波。

依據本發明，該儲存線重疊於分別形成在該單元像素中且具有互不相同面積之第一與第二像素電極，使不同之電壓施加至該等第一與第二像素電極，如此，可以擴大該顯示裝置之視角。

圖式簡單說明

本發明之前述與其他特徵與優點將藉由以下本發明之數個例子之說明並參照添附圖式而更加了解，其中：第1圖是一立體圖，顯示本發明一實施例之顯示裝置；第2圖是一平面圖，顯示第1圖中之顯示裝置之陣列基材的排列方式；第3圖是第2圖一部份之部份放大平面圖；第4圖是沿第3中之線I－I'所截取之橫截面圖；第5圖是一平面圖，顯示用以說明之第3圖中之單元像素的簡化配置；第6圖是一示意電路圖，顯示第5圖中之單元像素的電性連接；第7圖是一平面圖，顯示第1圖中之顯示裝置的電性連接；第8圖是一波形圖，顯示第7圖中之第一儲存電壓之第一與第二像素電極的電壓；及第9圖是一波形圖，顯示第7圖中之第二儲存電壓之第一與第二像素電極的電壓。

實施例之說明

以下將參照添附圖式更完整地說明本發明，且本發明之較佳實施例係顯示於該等圖式中。但是，這發明可以許多不同型式實施且不應被視為受限於在此所述之實施例。此外，這些實施例係用以使本說明透徹與完整，且對發明所屬技術領域中具有通常知識者完整地傳達本發明之範疇。在圖式中，層與區域之尺寸與相對尺寸會被誇大以便清楚顯示。

在此應了解的是當一元件或層被稱為“在”、“連接於”或“耦接於”另一元件或層上時，它可以直接在、連接於或結合於另一元件或層上或有中間插入元件或層。相反地，當一元件被稱為“直接在”、“直接連接於”或“直接耦接於”另一元件或層上時，則無中間插入元件或層。又，在圖式中，相似之符號表示相似之元件。在此所使用之用語“及/或”包括一或多個相關列舉物件之任一或所有組合。在此應了解的是，雖然可使用用語“第一”、“第二”、“第三”等來說明各種元件、組件、區域、層及/或區段，但是，這些元件、組件、區域、層及/或區段不應受限於這些用語，這些用語僅是被用來區別一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段。如此，在不偏離本發明之教示的情形下，以下說明之第一元件、組件、區域、層或區段亦可以被稱為第二元件、組件、區域、層或區段。

此外，可在此使用如“下方”、“以下”、“下”、“以上”、“上”等空間相對性用語係便於說明在圖式中顯示之一元件或結構與其他元件或結構之關係。在此應了解的是空間相對用語除了包含圖中所示之方位以外，亦可包含該裝置在使用或操作時之不同方位。例如，如果在圖式中之裝置上下翻轉，則先前以在其他元件或結構“以下”或“下方”之方式說明之元件將會位在其他元件或結構“以上”。因此，該舉例用語“以下”可包含以上與以下兩個方向。該裝置亦可具有其他方位(轉動90度或在其他方位上)且在此所使用之該等空間相對用語亦可如此解讀。

在此所使用之用語僅係用來說明特殊實施例且不應成為本發明之限制，而除非在說明中另外清楚地指出，否則在此使用之用語“一”與“該”可包括多數之含意。在此亦應了解的是在本說明書中使用之“包含”或“包括”係指具有所述之特徵、整體、步驟、操作、元件及/或組件，但並未排除具有或再加入一或多個其他特徵、整體、步驟、操作、構件、組件及/或其群組。

以下參照作為本發明之理想實施例(及中間結構)之示意圖的橫截面圖說明本發明之實施例。因此，可以有由於例如製造方法及/或公差所造成之圖式形狀的變化。如此，本發明之實施例不應被視為受限於在此所示區域之特殊形狀，而應包括因，例如，製造所產生之形狀上的種種變化。例如，一顯示為矩形之植入區域通常將在其邊緣處具有圓化或彎曲結構及/或一植入濃度梯度而不是由已植入至未植入區域之雙態變化。類似地，一由植入所形成之已埋入區域會在該已埋入區域與被穿過而發生該植入之表面之間的區域中產生某種植入，因此，在圖式中所示之區域本質上是以示意方式顯示且它們的形狀不是要顯示一區域之精確形狀並且不是要限制本發明之範圍。

除非另外聲明，在此使用之所有用語(包括技術與科學用語)具有與發明所屬技術領域中具有通常知識者一般了解之相同意義。在此更應了解的是在一般使用字典中定義之用語應被解釋為具有與在相關技術之內容及本說明書中的意義一致，且除非在此明白地定義，否則不應以一理想化或過度正式之方式解讀。

以下將參照添附圖式詳細說明本發明。

第1圖是一立體圖，顯示本發明一實施例之顯示裝置。

請參閱第1圖，本發明實施例之顯示裝置600包括一陣列基材100、一相對基材200、一液晶層300、一印刷電路板(PCB)400、及一撓性PCB(FPCB)500，且利用光顯示一影像。

該陣列基材100包括多數排列成一矩陣狀之像素電極、多數用以對該等像素電極施加一資料電壓的薄膜電晶體(TFT)、及多數用以操作該等TFT之訊號線。

該相對基材200設置成面對該陣列基材100，且該相對基材200可選擇性地包括多數設置成面對該等像素電極之濾色片。例如，該等濾色片通常包括一紅濾色片、一藍濾色片及一藍濾色片。

該液晶層300設置在該陣列基材100與該相對基材相對基材200之間，且該等液晶分子會因在該像素電極與該共用電極間所產生之電場而重新排列。該等重新排列之液晶層300控制來自外部入之射光的透光率，且該光通過該等濾色片以顯示一影像。

該PCB400電性連接於該陣列基材100，且對該陣列基材供應一驅動訊號，並且該PCB400可包括一資料PCB及一閘PCB。

該FPCB500電性連接於該陣列基材100，以對該陣列基材100供應由該PCB400所產生之驅動訊號。例如，該FPCB500可包括一帶載封裝體(TCP)或一膜載晶片(COF)。

該PCB400之閘PCB可藉由在該陣列基材100與該FPCB500上形成另一訊號線而省略，且第1圖顯示的是省略該閘PCB之顯示裝置。

第2圖是一平面圖，顯示第1圖中之顯示裝置之陣列基材的排列方式。

請參閱第2圖，該陣列基材100包括多數閘極線110、多數資料線120及多數像素部份130。在此例中，各像素部份130包括一電性連接於該等閘極線110與資料線120之TFT、及電性連接於該TFT之前述像素電極。

多數閘極線110沿第一方向形成，且多數資料線120沿垂直於該第一方向之第二方向形成。例如，在第2圖中顯示九條閘極線GL1至GL9與七條資料線DL1至DL7，且該等資料線DL1至DL7電性連接於一資料驅動部(圖未示)，以接收資料訊號。

由於該等閘極線GL1至GL9與該等資料線DL1至DL7實質上互相垂直地形成，所以在該陣列基材100中會形成多數單元像素。該像素部份130形成在各單元像素上，使多數像素部份130呈矩陣狀地排列在該陣列基材100中。

例如，各單元像素呈矩形，且該矩形之相對較長邊緣沿著該第一方向形成。如此，形成在該單元像素中之相對較長邊緣亦沿著該第一方向形成。

在該像素部份130中之TFT沿著該第二方向依序形成在其中一資料線120之左與右側，且電性連接於其中一資料線120。例如，該等TFT可沿著第二方向依其中一資料線120之左、右、左、右等側或其中一資料線120之右、左、右、左等側的順序設置。在第2圖中，該等TFT係沿該第二方向依其中一資料線120之左、右等側之順序依序構成。

例如，設置在該等資料線DL1至DL7間之左側最外端處的資料線DL1電性連接於在偶數排處之像素部份130，且在該等資料線DL1至DL7間之右側最外端處的資料線DL7電性連接於在奇數排處之像素部份130。該等資料線DL2至DL6電性連接於該等像素部份130，且沿該第二方向依序構成在左與右側處。

例如，以一垂直模式而言，該資料訊號施加於各資料線DL1至DL7。例如，在一訊框期間，具有正(＋)電壓之資料訊號施加於第四資料線DL4，且具有負(－)電壓之資料訊號施加於與第四資料線DL4相鄰之第三與第五資料線DL3與DL5。在下一訊框期間，具有負(－)電壓之資料訊號施加於第四資料線DL4，且具有正(＋)電壓之資料訊號施加於第三與第五資料線DL3與DL5。如此，該像素部份130之各像素電極在每一訊框進行一點反轉。

第3圖是第2圖一部份之部份放大平面圖，且第4圖是沿第3中之線I－I'所截取之橫截面圖。

請參閱第3與4圖，該陣列基材100包括一透明基材140、一閘極線110、一儲存幹線150、一第一絕緣層160、一資料線120、一儲存分支線170、一第一TFT TFT1、一第二TFT TFT2、一第二絕緣層180、一第一像素電極HP、一第二像素電極LP、一第一連接電極CE1及一第二連接電極CE2。

該透明基材140呈板狀，且包括一透明材料。例如，該透明基材140可包括玻璃、石英與透明合成樹脂。

該閘極線110沿著該第一方向形成在該透明基材140上，且多數閘極線沿著該第二方向平行地形成。

該儲存幹線150形成在該透明基材140上且與該透明基材140平行，又，該儲存幹線150沿著該第二方向與該透明基材140分開一預定距離。例如，該儲存幹線150形成在該透明基材140之上側處。

該儲存幹線150包括一第一儲存主線152及一第二儲存主線154，且該等第一與第二儲存主線152與154沿著該第二方向互相分開，並且互相平行。在此例中，該第一儲存主線152接收一第一儲存電壓，且該第二儲存主線154接收一第二儲存電壓。

該第一絕緣層160形成在該透明基材140上，以覆蓋該閘極線110與該儲存幹線150，且該第一絕緣層160包括儲存分支線172與174。在此例子中，該第一絕緣層160可包括矽氮化物(SiNx)或矽氧化物(SiOx)。

該資料線120沿著該第二方向形成在該第一絕緣層160上，且與該閘極線110交叉。多數資料線120沿著該第一線形成，且由於前述多數閘極線110與資料線120互相交叉，可界定出多數單元像素，並且當以一平面觀之，該等單元像素呈矩陣狀。

包括儲存分支線172與174之儲存分支線170形成在該第一絕緣層160上且平行於該資料線120，又，如儲存主線152與154之多數儲存幹線150沿第一方向形成。如第3圖所示，該等儲存分支線172與174形成在相鄰資料線120之間，且該等儲存分支線172與174可形成在該等相鄰資料線120間之區域中央。

包括儲存分支線172與174及未圖示之其他儲存分支線的儲存分支線170電性連接於該儲存幹線150，且該儲存幹線150包括一第一儲存分支線172及一第二儲存分支線174。

該第一儲存分支線172形成為與在該等奇數排處之單元像素交叉，且該第一儲存分支線172之一端部電性連接於該第一儲存主線152。

該第二儲存分支線174形成為與在該等偶數排處之單元像素交叉，且該第二儲存分支線174之一端部電性連接於該第二儲存主線154。

該第一TFT TFT1與該第二TFT TFT2形成在該等單元像素中，且該第一TFT TFT1與該第二TFT TFT2電性連接於該等閘極線110與資料線120。又，該第一TFT TFT1與該第二TFT TFT2沿著該第二方向而依序形成在其中一資料線120之左與右側。

該第二絕緣層180形成在該第一絕緣層160上，以覆蓋該資料線120、該儲存分支線170、該第一TFT TFT1及該第二TFT TFT2。在此例中，該第二絕緣層180可類似該第一絕緣層160一般地包括SiNx或SiOx。

該第一像素電極HP與該第二像素電極LP形成在該等單元像素中，且該等第一與第二像素電極HP與LP包括如銦錫氧化物(ITO)、銦鋅氧化物(IZO)、及非晶質銦錫氧化物(a－ITO)等透明導電材料。

該第一像素電極HP電性連接於該第一TFT TFT1，且接收一來自該第一TFT TFT1之第一驅動電壓而可被充電。該第一像素電極HP與該第一儲存分支線172部份地重疊，且該第一像素電極HP可相對於設置在相鄰資料線120間之區域中央的第一儲存分支線172，具有一對稱之形狀。

該第二像素電極LP電性連接於該第二TFT TFT2，且接收一來自該第二TFT TFT2之第二驅動電壓而可被充電，並且該第二像素電極LP與該第一像素電極HP分開一預定距離。如第3圖所示，該第二像素電極LP具有一包圍該第一像素電極HP之形狀。如第3圖所見，第二像素電極LP呈“M”形。在此例中，該第二像素電極LP之面積可大於該第一像素電極HP之面積，且例如，該第二像素電極LP之面積為該第一像素電極HP之面積的兩倍大。

該第二像素電極LP與該第一儲存分支線172部份地重疊，且該第二像素電極LP可相對於設置在相鄰資料線120間之區域中央的第一儲存分支線172，具有一對稱之形狀。

如第4圖所示，該第一連接電極CE1形成在該第二絕緣層180上，且透過一第一接觸孔CH1與一第二接觸孔CH2而電性連接該第一儲存分支線172與該第一儲存主線152。

在此例中，該第一接觸孔CH1形成在該第二絕緣層180處，以暴露該第一儲存分支線172之端部，且該第二接觸孔CH2形成在該等第一與第二絕緣層160與180處，以暴露該第一儲存主線152之一部份。

該第二連接電極CE2形成在該第二絕緣層180上，且透過一第三接觸孔CH3與一第四接觸孔CH4電性連接該第二儲存分支線174與該第二儲存主線154。

在此例中，該第三接觸孔CH3形成在該第二絕緣層180處，以暴露該第二儲存分支線174之端部，且該第四接觸孔CH4形成在該等第一與第二絕緣層160與180處，以暴露該第二儲存主線154之一部份。

第5圖是一以簡化形態顯示第3圖中之單元像素的平面圖。

請參閱第5圖，以下將詳細說明該第一TFT TFT1、該第二TFT TFT2、該第一像素電極HP、該第二像素電極LP及該儲存分支線170。

該第一TFT TFT1包括一第一閘極電極G1、一第一通道圖案C1、一第一源極電極S1及一第一汲極電極D1。該第二TFT TFT2包括一第二閘極電極G2、一第二通道圖案C2、一第二源極電極S2及一第二汲極電極D2。

該等第一與第二閘極電極G1與G2係由自該閘極線110沿著該第二方向一預定距離之突起形成，且該等第一與第二閘極電極G1與G2互相電性連接。

該第一通道圖案C1對應於該第一閘極電極G1而形成在該第一絕緣層160上，且該第二通道圖案C2則對應於該第二閘極電極G2而形成在該第一絕緣層160上。該等第一與第二通道圖案C1與C2可以互相連接，或者可以互相分開。

該等第一與第二源極電極S1與S2係由自該資料線120沿著該第一預定距離之突起形成，且該第一源極電極S1形成在該第二絕緣層180上並且與該第一通道圖案C1部份地重疊。例如，由第5圖之平面圖視之，該第一源極電極S1呈U形。該第二源極電極S2形成在該第二絕緣層180上並且與該第二通道圖案C2部份地重疊，例如，由第5圖之平面圖視之，該第二源極電極S2呈U形，且該等第一與第二源極電極S1與S2互相電性連接。

該第一汲極電極D1形成在該第二絕緣層180上且與該第一通道圖案C1部份地重疊，並且與該第一源極電極S1分開一預定距離。該第一汲極電極D1延伸一預定長度，使得它與該第一像素電極HP部份地重疊。

該第二汲極電極D2形成在該第二絕緣層180上且與該第二通道圖案C2部份地重疊，並且與該第二源極電極S2分開一預定距離。該第二汲極電極D2延伸一預定長度，使得它與該第二像素電極LP部份地重疊。

該等第一與第二汲極電極D1與D2互相電性地分開，且該等第一與第二閘極電極G1與G2互相電性連接，並且該等第一與第二源極電極S1與S2互相電性連接。但是，如前所述，該等第一與第二汲極電極D1與D2互相電性地分開。

該第一像素電極HP透過一形成在該第二絕緣層180中之第一像素接觸孔PCH1而電性連接於該第一汲極電極D1之一部份，且該第二像素電極LP透過一形成在該第二絕緣層180處之第二像素接觸孔PCH2而電性連接於該第二汲極電極D2之一部份。

該等第一與第二像素電極HP與LP互相分開，例如，該第二像素電極LP之面積大於該第一像素電極HP之面積，且例如，該第二像素電極LP之面積為該第一像素電極HP之面積的兩倍。

該第一儲存分支線172沿著該第一方向大致平行於該資料線120形成，使得它與該第一像素電極HP及該第二像素電極LP重疊。該第一儲存分支線172形成在相鄰資料線120之間，且該第一儲存分支線172可形成於該等相鄰資料線120間之區域中央。

該儲存分支線170與該第一像素電極HP以一第一重疊面積OA1重疊，且與該第二像素電極LP以一第二重疊面積OA2重疊。該第一重疊面積OA1之面積與該第二重疊面積OA2之面積不同，例如，該第一重疊面積OA1之面積大於該第二重疊面積OA2之面積，且該第一重疊面積OA1之面積可為該第二重疊面積OA2之面積的兩倍。

該第一儲存分支線172與該第一像素電極HP重疊之第一寬度W1可大於該第一儲存分支線172與該第二像素電極LP重疊之第二寬度W2。

第6圖是一示意電路圖，顯示第5圖中之單元像素的電性連接。

請參閱第6圖，以下將說明在該單元像素中之電性連接。

首先，該閘極線110與該資料線120分別配置成大致互相垂直。

該第一TFT TFT1之閘極電極電性連接於該閘極線110，且該第一TFT TFT1之源極電極電性連接於該資料線120。該第二TFT TFT2之閘極電極電性連接於該閘極線110，且該第二TFT TFT2之源極電極電性連接於該資料線120。如此，該第一TFT TFT1之閘極電極電性連接於該第二TFT TFT2之閘極電極，且該第一TFT TFT1之源極電極電性連接於該第二TFT TFT2之源極電極。

該第一TFT TFT1之汲極電極電性連接於該第一像素電極HP，此時，在該第一像素電極HP與該相對基材200之共用電壓Vcom之間形成一第一液晶電容ClC1，且在該第一像素電極HP與該第一儲存分支線172之間形成一第一儲存電容CST1。

該第二TFT TFT2之汲極電極電性連接於該第二像素電極LP，此時，在該第二像素電極LP與該相對基材200之共用電壓Vcom之間形成一第二液晶電容ClC2，且在該第二像素電極LP與該第一儲存分支線172之間形成一第二儲存電容CST2。

第7圖是一平面圖，顯示第1圖中之顯示裝置的電性連接。

請參閱第7圖，以下將詳細說明此實施例之顯示裝置的電性連接。

本實施例之顯示裝置包括該等閘極線110、該等資料線120、該第一儲存主線152、該第二儲存主線154、該第一儲存分支線172、該第二儲存分支線174及一驅動單元190。此時，該驅動單元190包括一閘驅動單元192、一資料驅動單元194、一第一儲存電壓產生部196及一第二儲存電壓產生部198。

前述多數閘極線110與資料線120互相交叉，以形成前述多數單元像素。

例如，該等第一與第二儲存主線152與154與該閘極線110分開，且形成在該閘極線110之上側處。該等第一與第二儲存主線152與154互相分開，且平行於該閘極線110形成。

該等第一與第二儲存分支線172與174形成在相鄰資料線120之間，且該等第一與第二儲存分支線172與174可形成在該等相鄰資料線120間之中央區域中。

該第一儲存分支線172與形成在奇數排中之單元像素交叉，如前所述，該第一儲存分支線172之端部電性連接於該第一儲存主線152。

該第二儲存分支線174與形成在偶數排中之單元像素交叉，如前所述，該第二儲存分支線174之端部電性連接於該第二儲存主線154。

該閘驅動單元192電性連接於該閘極線110，且對該閘極線110施加閘訊號。例如，該閘驅動單元192可包括第一閘驅動部192A與第二閘驅動部192B。該第一閘驅動部192A電性連接於在該等奇數排中之閘極線左端部，且該第二閘驅動部192B電性連接於在該等偶數排中之閘極線右端部。

該資料驅動單元194電性連接於該等資料線120，且對該資料線120施加資料訊號。例如，該資料驅動單元194形成在該等第一與第二儲存分支線172與174之上側處。

該第一儲存電壓產生部196電性連接於該第一儲存主線152，且該第一儲存電壓產生部196產生一第一儲存電壓，且對該第一儲存主線152施加該第一儲存電壓。如此，該第一儲存電壓通過該第一儲存主線152，且施加至該第一儲存分支線172。

該第二儲存電壓產生部198電性連接於該第二儲存主線154，且該第二儲存電壓產生部198產生一第二儲存電壓，且對該第二儲存主線154施加該第二儲存電壓。如此，該第二儲存電壓通過該第二儲存主線154，且施加至該第二儲存分支線174。

第8圖是一波形圖，顯示第7圖中之第一儲存電壓之第一與第二像素電極的電壓。

請參閱第7與8圖，以下將說明依據第一儲存電壓Vst1之第一與第二像素電極HP與LP的電壓。

首先，該第一儲存電壓Vst1係一以預定振幅振動之矩形波。例如，該第一儲存電壓Vst1之振幅Vp範圍在大約3V與大約7V之間，且該振幅Vp可大約為5V。

例如，與該第一儲存主線152重疊之第一像素電極HP及該第二像素電極LP接收一相對該共用電壓Vcom之正(＋)電壓。當該第一儲存電壓Vst1類似於該共用電壓Vcom而大約為0V時，該等第一與第二像素電極HP與LP具有一第一參考電壓Vb1，例如，該第一參考電壓Vb1大約為2V。

但是，當該第一儲存電壓Vst1如本實施例中一般地以之預定振幅振動的矩形波時，該等第一與第二像素電極HP與LP之電壓會因該第一儲存電壓Vst1而改變。

例如，當該第一儲存電壓Vst1為高電壓時，該第一像素電極HP之電壓向上增加至一第一變化電壓VH，且該第二像素電極LP之電壓向上增加至一第二變化電壓VL。但是，該第一儲存電壓Vst1為低電壓時，該等第一與第二像素電極HP與LP之電壓幾乎與該第一參考電壓Vb1相同。

請再參閱第5圖，在該儲存分支線170與該第一像素電極HP之間的第一重疊面積OA1面積大於在該儲存分支線170與該第二像素電極LP之間的第二重疊面積OA2面積。當該第一重疊面積OA1之面積大於該第二重疊面積OA2之面積時，該第一變化電壓VH大於該第二變化電壓VL。例如，當該第一重疊面積OA1為該第二重疊面積OA2之兩倍大時，該第一變化電壓VH為該第二變化電壓VL之兩部。因此，該第一像素電極HP之電壓大於該第二像素電極LP之電壓。

第9圖是波形圖，顯示第7圖中之第二儲存電壓之第一與第二像素電極的電壓。

請參閱第7、8與9圖，以下將說明依據第二儲存電壓Vst2之第一與第二像素電極HP與LP。

首先，該第二儲存電壓Vst2係以預定振幅振動之矩形波。在此例中，該第二儲存電壓Vst2係具有與該第一儲存電壓Vst1相同之振幅與相反相位之矩形波。

與該第二儲存主線154重疊之第一像素電極HP及該第二像素電極LP接收一相對該共用電壓Vcom之負(－)電壓。當該第二儲存電壓Vst2類似於該共用電壓Vcom而大約為0V時，該等第一與第二像素電極HP與LP具有一第二參考電壓Vb2，例如，該第一參考電壓Vb1大約為－2V。

但是，當該第二儲存電壓Vst2如本實施例中一般地以之預定振幅振動的矩形波時，該等第一與第二像素電極HP與LP之電壓會因該第二儲存電壓Vst2而改變。

例如，當該第二儲存電壓Vst2為低電壓時，該第一像素電極HP之電壓向下減少至一第一變化電壓VH，且該第二像素電極LP之電壓向下減少至一第二變化電壓VL。但是，該第一儲存電壓Vst1為高電壓時，該等第一與第二像素電極HP與LP之電壓幾乎與該第二參考電壓Vb2相同。

請再參閱第5圖，由於該第一重疊面積OA1之面積大於該第二重疊面積OA2之面積，該第一變化電壓VH大於該第二變化電壓VL。例如，當該第一重疊面積OA1為該第二重疊面積OA2之兩倍大時，該第一變化電壓VH為該第二變化電壓VL之兩部。因此，該第一像素電極HP之電壓小於該第二像素電極LP之電壓。

請再參閱第6圖，該第一變化電壓VH係由該第一儲存電壓Vst1之振幅Vp、該第一液晶電容ClC1與該第一儲存電容CST1來決定，例如，該第一變化電壓係由方程式1來決定。

方程式1 VH＝Vp{CLC1/(CST1＋CLC1)}

如此，當該第一儲存電壓Vst1之振幅Vp是5V時，該第一液晶電容ClC1是1pF且該第一儲存電容CST1是4pF，而該第一變化電壓VH是4V。

此外，該第二變化電壓VL係由該第二儲存電壓Vst2、該第二液晶電容ClC2與該第二儲存電容CST2來決定，例如，該第二變化電壓係由方程式2來決定。

方程式2 VL＝Vp{CLC2/(CST2＋CLC2)}

如此，當該第二儲存電壓Vst2之振幅Vp是5V時，該第二液晶電容ClC2是2pF且該第二儲存電容CST2是2pF，而該第二變化電壓VL是2.5V。

由於該第二像素電極LP之面積是該第一像素電極HP之面積的兩倍大，所以該第一液晶電容ClC1是1pF且該第二儲存電容CST2是2pF。

此外，由於該第一重疊面積OA1之面積是該第二重疊面積OA2之兩倍大，所以該第一儲存電容CST1是4pF且該第二儲存電容CST2是2pF。

依據此實施例，該儲存分支線170與互相分開之第一與第二像素電極HP與LP重疊，使得該第一儲存電容CST1與該第二儲存電容CST2互相不同。

因此，雖然相同之驅動電壓施加於該等第一與第二像素電極HP與LP，但是因為在該等第一與第二儲存電容CST1與CST2之間的差，該第一像素電極HP之電壓與該第二像素電極LP之電壓是不同的。

如此，當該第一像素電極HP之電壓與該第二像素電極LP之電壓不同時，可擴大該顯示裝置600之視角。

依據本發明，該儲存主線與互相分開且具有不同面積之第一與第二像素電極重疊，使得該第一儲存電容與該第二儲存電容不同且不同電壓施加至該等第一與第二像素電極。如此，可更擴大視角。

在已說明過本發明之數個實施例及其優點後，應注意的是各種變化例、替換例及取代例可以在不偏離由以下申請專利範圍所界定之本發明精神與範疇的情形下作成。

100．．．陣列基材

110．．．閘極線

120．．．資料線

130．．．像素部份

140．．．透明基材

150．．．儲存幹線

152．．．第一儲存主線

154．．．第二儲存主線

160．．．第一絕緣層

170．．．儲存分支線

172．．．第一儲存分支線

174．．．第二儲存分支線

180．．．第二絕緣層

190．．．驅動單元

192．．．閘驅動單元

192A．．．第一閘驅動部

192B．．．第二閘驅動部

194．．．資料驅動單元

196．．．第一儲存電壓產生部

198．．．第二儲存電壓產生部

200．．．相對基材

300．．．液晶層

400．．．印刷電路板(PCB)

500．．．撓性PCB(FPCB)

600．．．顯示裝置

C1．．．第一通道圖案

C2．．．第二通道圖案

D1．．．第一汲極電極

D2．．．第二汲極電極

G1．．．第一閘極電極

G2．．．第二閘極電極

S1．．．第一源極電極

S2．．．第二源極電極

CE1．．．第一連接電極

CE2．．．第二連接電極

CH1．．．第一接觸孔

CH2．．．第二接觸孔

CLC1．．．第一液晶電容

CLC2．．．第二液晶電容

CST1．．．第一儲存電容

CST2．．．第二儲存電容

DL1－DL7．．．資料線

GL1－GL9．．．閘極線

HP．．．第一像素電極

LP．．．第二像素電極

OA1．．．第一重疊面積

OA2．．．第二重疊面積

PCH1．．．第一像素接觸孔

PCH2．．．第二像素接觸孔

TFT1．．．第一TFT

TFT2．．．第二TFT

Vb1．．．第一參考電壓

Vb2．．．第二參考電壓

VH．．．第一變化電壓

VL．．．第二變化電壓

Vp．．．振幅

Vst1．．．第一儲存電壓

Vst2．．．第二儲存電壓

W1．．．第一寬度

W2．．．第二寬度

第1圖是一立體圖，顯示本發明一實施例之顯示裝置；第2圖是一平面圖，顯示第1圖中之顯示裝置之陣列基材的排列方式；第3圖是第2圖一部份之部份放大平面圖；第4圖是沿第3中之線I－I'所截取之橫截面圖；第5圖是一平面圖，顯示用以說明之第3圖中之單元像素的簡化配置；第6圖是一示意電路圖，顯示第5圖中之單元像素的電性連接；第7圖是一平面圖，顯示第1圖中之顯示裝置的電性連接；第8圖是一波形圖，顯示第7圖中之第一儲存電壓之第一與第二像素電極的電壓；及第9圖是一波形圖，顯示第7圖中之第二儲存電壓之第一與第二像素電極的電壓。

100．．．陣列基材

200．．．相對基材

300．．．液晶層

400．．．印刷電路板(PCB)

500．．．撓性PCB(FPCB)

600．．．顯示裝置

Claims (22)

1. 一種陣列基材，包含：一第一薄膜電晶體(TFT)，係與一閘極線及一資料線電性連接；一第二TFT，係與該閘極線及該資料線電性連接；一第一像素電極，係與該第一TFT電性連接；一第二像素電極，係與該第二TFT電性連接；及一儲存線，係定位成與該等第一與第二像素電極互相重疊，其中該重疊界定出該儲存線與該第一像素電極相關聯之第一面積、及該儲存線與該第二像素電極相關聯之第二面積，且其中該第一面積之大小與該第二面積之大小不同；其中多數閘極線係形成在一第一方向上，且多數資料線係形成在與該第一方向不同之一第二方向上，藉此形成多數像素單元區域；其中該等第一與第二像素電極係形成在各像素單元區域中；以及其中該儲存線包含：一第一儲存分支線，係重疊於設置在該等第一與第二像素電極的奇數排中之第一與第二像素電極；及一第二儲存分支線，係重疊於設置在該等第一與第二像素電極的偶數排中之第一與第二像素電極。
2. 如申請專利範圍第1項之陣列基材，其中該第一TFT之閘極電極與源極電極分別電性連接於該第二TFT之閘 極電極與源極電極。
3. 如申請專利範圍第1項之陣列基材，其中該第一面積之大小係大於該第二面積之大小。
4. 如申請專利範圍第3項之陣列基材，其中該第一面積是該第二面積之兩倍大。
5. 如申請專利範圍第3項之陣列基材，其中與該第一像素電極重疊之該儲存線之一寬度係大於與該第二像素電極重疊之該儲存線之一寬度。
6. 如申請專利範圍第1項之陣列基材，其中該第二像素電極係成形為使它可環繞該第一像素電極之至少一部份。
7. 如申請專利範圍第1項之陣列基材，其中該第二像素電極之面積為該第一像素電極之面積的兩倍大。
8. 如申請專利範圍第1項之陣列基材，更包含耦接該第一儲存分支線之一第一儲存電壓產生器、及耦接該第二儲存分支線之一第二儲存電壓產生器。
9. 如申請專利範圍第1項之陣列基材，更包含：一第一儲存主線，係電性連接於該第一儲存分支線之一端部；及一第二儲存主線，係電性連接於該第二儲存分支線之一端部，其中一第一儲存電壓產生器係耦接該第一儲存主線，且一第二儲存電壓產生器係耦接該第二儲存主線。
10. 如申請專利範圍第9項之陣列基材，其中該等第一與第二儲存主線係由與該閘極線相同之層形成。
11. 如申請專利範圍第10項之陣列基材，其中該等第一與第二儲存主線係沿著平行於該等閘極線之一方向形成。
12. 如申請專利範圍第10項之陣列基材，其中一第一絕緣層係形成在該等第一與第二儲存主線上，該等第一與第二儲存分支線係形成在該第一絕緣層上，且一第二絕緣層係形成在該等第一與第二儲存分支線上。
13. 如申請專利範圍第12項之陣列基材，其中：一第一接觸孔係形成在該第二絕緣層中，以暴露該第一儲存分支線之該端部，一第二接觸孔係形成在該等第一與第二絕緣層中，以暴露該第一儲存主線之一部份，一第三接觸孔形成在該第二絕緣層中，以暴露該第二儲存分支線之該端部，且一第四接觸孔係形成在該等第一與第二絕緣層中，以暴露該第二儲存主線之一部份。
14. 如申請專利範圍第13項之陣列基材，更包含：一第一連接電極，係形成在該第二絕緣層上，且分別透過該第一接觸孔與該第二接觸孔而電性連接於該第一儲存分支線與該第一儲存主線；及一第二連接電極，係形成在該第二絕緣層上，且分別透過該第三接觸孔與該第四接觸孔而電性連接於該第二儲存分支線與該第二儲存主線。
15. 如申請專利範圍第14項之陣列基材，其中該等第一與第二連接電極係由與該像素電極相同之層形成，且包括一 透明導電材料。
16. 如申請專利範圍第1項之陣列基材，其中各像素單元區域呈矩形且具有沿著該第一方向延伸之一相對較長側。
17. 如申請專利範圍第16項之陣列基材，其中該等第一與第二TFT沿著該第二方向依序形成在該資料線之左與右側處。
18. 一種顯示裝置，具有一陣列基材、面對該陣列基材之一相對基材、設置在該陣列基材與該相對基材之間的一液晶層、及與該陣列基材電性連接之一驅動單元，該陣列基材包含：一第一TFT，係電性連接於互相交叉之一閘極線與一資料線；一第二TFT，係電性連接於該閘極線與該資料線；一第一像素電極，係與該第一TFT電性連接；一第二像素電極，係與該第二TFT電性連接；及一儲存線，係定位成與該等第一與第二像素電極互相重疊，其中該重疊界定出該儲存線與該第一像素電極相關聯之第一面積、及該儲存線與該第二像素電極相關聯之第二面積，且其中該第一面積之大小與該第二面積之大小不同；其中多數閘極線係形成在一第一方向上，且多數資料線係形成在與該第一方向不同之一第二方向上，藉此形成多數像素單元區域；其中該等第一與第二像素電極係形成在各像素單 元區域中；以及其中該儲存線包含：一第一儲存分支線，係重疊於設置在該等第一與第二像素電極的奇數排中之第一與第二像素電極；及一第二儲存分支線，係重疊於設置在該等第一與第二像素電極的偶數排中之第一與第二像素電極。
19. 如申請專利範圍第18項之顯示裝置，其中該陣列基材更包含：一第一儲存主線，係電性連接於該第一儲存分支線之一端部；及一第二儲存主線，係電性連接於該第二儲存分支線之一端部，其中一第一儲存電壓產生器係耦接該第一儲存主線，且一第二儲存電壓產生器係耦接該第二儲存主線。
20. 如申請專利範圍第19項之顯示裝置，其中該驅動單元包含：一第一儲存電壓產生部，係產生一第一儲存電壓並對該第一儲存主線施加該第一儲存電壓；及一第一儲存電壓產生部，係產生與該第一儲存電壓不同之一第二儲存電壓並對該第二儲存主線施加該第二儲存電壓。
21. 如申請專利範圍第20項之顯示裝置，其中該等第一與第二儲存電壓包含以預定振幅振動之矩形波。
22. 如申請專利範圍第21項之顯示裝置，其中該等第一與第 二儲存電壓包含具有相同振幅但具有相反相位之矩形波。