CN101131895B - 层叠型贯通电容器阵列 - Google Patents
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Abstract
一种层叠型贯通电容器阵列,包括:电容器素体,分别为至少2个第1以及第2信号用端子电极,分别为至少1个第1以及第2接地用端子电极。电容器素体具有:层叠的多层绝缘体层,分别与2个的第1和第2信号用端子电极连接的第1和第2信号用内部电极,分别与1个的第1和第2接地用端子电极连接的第1和第2接地用内部电极。第1信号用内部电极以及第2接地用内部电极,分别包括在之间夹着至少一层绝缘体层并相对的部分。第2信号用内部电极以及第1接地用内部电极,分别包括在之间夹着至少一层绝缘体层并相对的部分。第1信号用内部电极以及第2信号用内部电极,分别包括在之间夹着至少一层绝缘体层并相对的部分。
Description
技术领域
本发明涉及一种层叠型贯通电容器阵列。
背景技术
目前,作为层叠型贯通电容器阵列公知有,通过将多个信号用内部电极和多个接地用内部电极隔着绝缘体层进行层叠,而沿着层叠方向形成有多个电容器而构成(例如,参照日本国特开平11-97291)。
发明内容
然而,在日本特开平11-97291号公报中记载的层叠型贯通电容器阵列中,仅利用信号用内部电极和接地用内部电极组合而形成电容。所以,在日本国特开平11-97291号公报所述的层叠型贯通电容器阵列中,仅形成有贯通电容器。因此,日本国特开平11-97291号公报所述的层叠型贯通电容器阵列,没有对同时除去共模噪声(CommonMode Noise)和差模噪声(Differential Mode Noise)进行任何探讨。
本发明提供了一种层叠型贯通电容器阵列,能够除去共模噪声以及差模噪声这两种噪声。
本发明的层叠型贯通电容器阵列,其特征在于,包括:电容器素体;配置在电容器素体的外表面上的至少2个第1信号用端子电极;配置在电容器素体的外表面上的至少2个第2信号用端子电极;配置在电容器素体的外表面上的至少1个第1接地用端子电极;配置在电容器素体的外表面上的至少1个第2接地用端子电极,电容器素体具有:被层叠的多层绝缘体层;第1以及第2信号用内部电极;和第1以及第2接地用内部电极,第1信号用内部电极与至少2个第1信号用端子电极连接,第2信号用内部电极与至少2个第2信号用端子电极连接,第1接地用内部电极与至少1个第1接地用端子电极连接,第2接地用内部电极与至少1个第2接地用端子电极连接,第1信号用内部电极以及第2接地用内部电极分别包括,在之间夹着多个绝缘体层中的至少一层绝缘体层并相对的部分,第2信号用内部电极以及第1接地用内部电极分别包括,在之间夹着多个绝缘体层中的至少一层绝缘体层并相对的部分,第1信号用内部电极以及第2信号用内部电极分别包括,在之间夹着多个绝缘体层中的至少一层绝缘体层并相对的部分。
上述的层叠型贯通电容器阵列,除了具有通过使信号用内部电极和接地用内部电极相对而形成的电容器,还具有通过使信号用内部电极相对而形成电容器。由信号用内部电极和接地用内部电极形成的电容器,作为除去共模噪声的电容器而起作用。另一方面,由信号用内部电极形成的电容器,作为除去差模噪声的电容器而起作用。所以,利用该层叠型贯通电容器阵列可以除去共模噪声和差模噪声这两种噪声。另外,由于信号用内部电极全部贯通,所以能够减小等效串联电感(ESL)。并且,在该层叠电容器阵列中,第1以及第2信号用内部电极具有夹着绝缘层并相对的部分。因此,与如同以往的电容器阵列,第1以及第2信号用内部电极不是夹着绝缘体层且相对的情况相比,电流流过的路径增加。由此,能够减小等效串联电感。
第1信号用内部电极以及第1接地用内部电极,配置在多个绝缘层中的同一绝缘体层上,第2信号用内部电极以及第2接地用内部电极,配置在多个绝缘层中的同一绝缘体层上,在其上配置有第1信号用内部电极以及第1接地用内部电极的同一绝缘体层,和在其上配置有第2信号用内部电极和第2接地用内部电极的同一绝缘体层是不同的绝缘体层。这种情况下,能够在1个陶瓷生片(ceramic green sheet)上同时形成与信号用内部电极以及接地用内部电极两者相当应的导体图案,而制造层叠型贯通电容器阵列。因此,能够高效地制造。
第1信号用内部电极以及第2接地用内部电极在之间所夹的至少一层绝缘体层,第2信号用内部电极以及第1接地用内部电极在之间所夹的至少一层绝缘体层,和第1信号用内部电极以及第2信号用内部电极在之间所夹的至少一层绝缘体层为同一绝缘体层。这种情况下,由于第1以及第2信号用内部电极和第1以及第2接地用内部电极,在之间夹着相同的绝缘体层而配置,所以能够容易地控制层叠型贯通电容器阵列所包含的电容器特性。
至少2个第1信号用端子电极中的一者,和至少2个第2信号用端子电极中的一者,配置在电容器素体的外表面中的同一侧面上,至少2个第1信号用端子电极中的另一者,和至少2个第2信号用端子电极中的另一者,配置在电容器素体的外表面中的同一侧面上。这种情况下,由于第1信号用端子电极和第2信号用端子电极连接于不同极性的焊盘图案(land pattern)等,所以能够使流经第1信号用内部电极的电流的方向和流经第2信号用内部电极的电流的方向成为相反。因此,能够减小等效串联电感。
第1以及第2信号用端子电极分别为3个以上,第1信号用内部电极,与3个以上的第1信号用端子电极连接,第2信号用内部电极,与3个以上的第2信号用端子电极连接。由于流出、流入信号用内部电极的电流的路径增加,所以等效串联电感进一步降低。
本发明能够提供一种除去共模噪声以及差模噪声这两种噪声的层叠型电容器阵列。
本发明将能够通过仅以例子给出的下文的详细描述和相关图片得到充分的理解,但并不能局限本发明。
本发明的长远应用将因为下面的详细描述变得明显。然而,必须要明确的是,在描述本发明的具体实施方式的时候,详细的描述和特例仅仅只是被作为例子给出,这是因为本领域技术人员可以根据本说明书得知可以在不偏离本发明要旨的范围内对本发明进行多种变化和修改。
附图说明
图1是第1实施方式的层叠型贯通电容器阵列的立体图。
图2是第1实施方式的层叠型贯通电容器阵列所包含的电容器的分解立体图。
图3是用于说明电容器素体具有的内部电极分别具有相对部分的图。
图4是第1实施方式的层叠型贯通电容器阵列的等效电路图。
图5是将第1实施方式的层叠型贯通电容器阵列与电路连接的示例的示意图。
图6是如图5所示的将层叠型贯通电容器阵列与电路连接时的等效电路图。
图7是表示将第1实施方式的层叠型贯通电容器阵列与电路连接的示例的图。
图8是如图7所示的将层叠型贯通电容器阵列与电路连接时的等效电路图。
图9是第1实施方式的层叠型贯通电容器阵列的变形例所包含的电容器的分解立体图。
图10是第2实施方式的层叠型贯通电容器阵列的立体图。
图11是第2实施方式的层叠型贯通电容器阵列所包含的电容器的分解立体图。
图12是说明电容器素体具有的内部电极分别具有相对部分的示意图。
具体实施方式
下面,参照附图,对优选的实施方式进行详细说明。在说明中,对同一要素或具有同一功能的要素赋予同一符号,重复的说明省略。
(第1实施方式)
参照图1以及图2,对第1实施方式的层叠型贯通电容器阵列CA1的构成进行说明。图1是第1实施方式的层叠型贯通电容器阵列的立体图。图2是第1实施方式的层叠型贯通电容器阵列所包含的电容器的分解立体图。
如图1所示,层叠型贯通电容器阵列CA1包括:大致呈立方体行状的电容器素体L1,形成在电容器素体L1的外表面上的第1以及第2信号用端子电极1A、1B、2A、2B,和第1以及第2接地用端子电极3、4。电容器素体L1包括:相对且对应于大致长方体的主面的第1以及第2的侧面L1a、L1b,相对且沿着第1以及第2的侧面L1a、L1b的短边方向延伸的第3以及第4侧面L1c、L1d,相对且沿着第1以及第2的侧面L1a、L1b的长边方向延伸的第5以及第6侧面L1e、L1f。第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f,延伸且连接第1侧面L1a、第2侧面L1b。
在电容器素体L1的第5侧面L1e上,形成有第1信号用端子电极1A以及第2信号用端子电极2A。第1信号用端子电极1A以及第2信号用端子电极2A,在从第3侧面L1c到第4侧面L1d的方向上,按照第1信号用端子电极1A、第2信号用端子电极2A的顺序定位。在电容器素体L1的第6侧面L1f,形成有第1信号用端子电极1B以及第2信号用端子电极2B。第1信号用端子电极1B以及第2信号用端子电极2B,在从第3侧面L1c到第4侧面L1d的方向上,按照第1信号用端子电极1B、第2信号用端子电极2B的顺序定位。
第1信号用端子电极1A、1B,在第5以及第6侧面L1e、L1f的相对方向上相对。第2信号用端子电极2A、2B,在第5以及第6侧面L1e、L1f的相对方向上相对。
在电容器素体L1的第3侧面L1c上,形成有第2接地用端子电极4。在电容器素体L1的第4侧面L1d上,形成有第1接地用端子电极3。第1以及第2接地用端子电极3、4,在第3以及第4侧面L1c、L1d的相对方向上相向。
第1以及第2信号用端子电极1A、1B、2A、2B和第1以及第2接地用端子电极3、4,例如通过在电容器素体L1的外表面涂敷含有导电性金属粉末以及玻璃粉(glass frit)的导电性浆料,进行烧结而形成。必要的时候,也可以在烧结后的电极上形成镀层。
电容器素体L1,包括:被层叠的多层(本实施方式中为3层)绝缘体层10~12、第1信号用内部电极20以及第1接地用内部电极40、第2信号用内部电极30以及第2接地用内部电极50。各绝缘层10~12,沿着与第1以及第2侧面L1a、L1b平行的方向延伸。在电容器素体L1中,第1侧面L1a和第2侧面L1b相对的方向是多层绝缘体层10~12的层叠方向。
各绝缘体层10~12,例如由含有陶瓷的陶瓷生片的烧结体构成。在实际的层叠型贯通电容器阵列CA1中,各绝缘层10~12,以各绝缘层10~12之间的界线无法辨认的程度一体化形成。各内部电极20、30、40、50,由导电性浆料的烧结体构成。
第1信号用内部电极20以及第2接地用内部电极50配置为,分别具有在其间挟着作为多层绝缘体层10~12中的一层的绝缘体层11而 相对的部分。第2信号用内部电极30以及第1接地用内部电极40配置为,分别具有在其间挟着作为多层绝缘体层10~12中的一层的绝缘体层11而相对的部分。第1以及第2信号用内部电极20、30配置为,分别具有在其间挟着作为多层绝缘体层10~12中的一层的绝缘体层11而相对的部分。
如图2所示,第1信号用内部电极20,与第1接地用内部电极40配置在同一面内。即,第1信号用内部电极20和第1接地用内部电极40,被配置在多层绝缘体层10~12中的同一绝缘层11上。第1信号用内部电极20和第1接地用内部电极40,具有规定的间隔,并排设置在第3侧面L1c和第4侧面L1d相对的方向上。第1信号用内部电极20和第1接地用内部电极40电绝缘。
如图2所示,第2信号用内部电极30,与第2接地用内部电极50配置在同一面内。即,第2信号用内部电极20和第2接地用内部电极50,被配置在多层绝缘体层10~12中的同一绝缘层12上。第2信号用内部电极20和第2接地用内部电极50,被配置在不同于在其上配置有第1信号用内部电极20和第1接地用内部电极40的绝缘体层11的绝缘体层12上。第2信号用内部电极30和第2接地用内部电极50,具有规定的间隔,并排设置在第3侧面L1c和第4侧面L1d相对的方向上。第2信号用内部电极30和第2接地用内部电极50电绝缘。
第1信号用内部电极20以及第2接地用内部电极50在之间所夹的绝缘体层,第2信号用内部电极30以及第1接地用内部电极40在之间所夹的绝缘体层,第1以及第2信号用内部电极20、30在之间所夹的绝缘体层均是绝缘体层11,是同一绝缘体层。
第1信号用内部电极20,包括:四边分别与第3以及第4侧面L1c、L1d和第5以及第6的侧面L1e、L1f平行的四边形的主电极部21;从主电极部21延伸到第5侧面L1e的引出部22;从主电极部21延伸到第6侧面L1f的引出部23。第1信号用内部电极20,跨越第5侧面L1e至第6侧面L1f而贯通电容器素体L1。
如上所述,主电极部21距离第1接地用内部电极40有规定的间隔,而且距离第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f中的任何一个有规定的间隔。引出部22,被引出到第5侧面L1e, 与第1信号用端子电极1A电连接且物理连接。引出部23,被引出到第6侧面L1f,与第1信号用端子电极1B电连接且物理连接。因此,第1信号用内部电极20,与第1信号用端子电极1A、1B电连接。
第1接地用内部电极40,包括:四边分别与第3以及第4的侧面L1c、L1d和第5以及第6的侧面L1e、L1f平行的四边形的主电极部41;从主电极部41延伸到第4侧面L1d的引出部42。
如上所述,主电极部41距离与第1信号用内部电极20有规定的间隔,而且距离第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f中的任何一个有规定的间隔。引出部42,被引出到第4侧面L1d,与第1接地用端子电极3电连接且物理连接。因此,第1接地用内部电极40,与第1接地用端子电极3电连接。
第2信号用内部电极30,包括:四边分别与第3以及第4的侧面L1c、L1d和第5以及第6的侧面L1e、L1f平行的四边形的主电极部31;从主电极部31延伸到第5侧面L1e的引出部32;从主电极部31延伸到第6侧面L1f的引出部33。第2信号用内部电极30,跨越第5侧面L1e到第6侧面L1f而贯通电容器素体L1。
如上所述,主电极部31距离第2接地用内部电极50有规定的间隔,而且距离第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f中的任何一个有规定的间隔。引出部32,被引出到第5侧面L1e,与第2信号用端子电极2A电连接且物理连接。引出部33,被引出到第6侧面L1f,与第2信号用端子电极2B电连接且物理连接。因此,第2信号用内部电极30,与第2信号用端子电极2A、2B电连接。
第2接地用内部电极50,包括:四边分别与第3以及第4的侧面L1c、L1d和第5以及第6的侧面L1e、L1f平行的四边形的主电极部51;从主电极部51延伸到第3侧面L1c的引出部52。
如上所述,主电极部51距离第2信号用内部电极30有规定的间隔,而且距离第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f中的任何一个有规定的间隔。引出部52,被引出到第3侧面L1c,与第2接地用端子电极4电连接且物理连接。因此,第2接地用内部电极50,与第2接地用端子电极4电连接。
参照图3,对电容器素体L1拥有的内部电极20、30、40、50分别 具有相向的部分的情况进行说明。图3是电容器素体L1拥有的内部电极20、30、40、50分别具有相向的部分的情形的示意图。
如图3所示,第1信号用内部电极20的主电极部21和第2接地用内部电极50的主电极部51包括在之间夹着绝缘体层11而相对的部分。利用第1信号用内部电极20和第2接地用内部电极50的相向部分,形成第1电容器C1。
如图3所示,第2信号用内部电极30的主电极部31和第1接地用内部电极40的主电极部41包括在之间夹着绝缘体层11而相对的部分。利用第2信号用内部电极30和第1接地用内部电极40的相向部分,形成第2电容器C2。
如图3所示,第1信号用内部电极20的主电极部21和第2信号用内部电极30的主电极部31包括在之间夹着绝缘体层11而相对的部分。利用第1以及第2信号用内部电极20、30的相向部分,形成第3电容器C3。
如上,如图4所示,在层叠型贯通电容器阵列CA1中形成3个电容器C1、C2、C3。图4是第1实施方式的层叠型贯通电容器阵列的等效电路图。
在图5中表示将层叠型贯通电容器阵列CA1与电路连接的示例。在图5所示的示例中,将层叠型贯通电容器阵列CA1与从主配线71、72分支的配线73、74连接。具体的说,第1信号用端子电极1A、1B与配线73连接,第2信号用端子电极2A、2B与配线74连接。第1以及第2接地用端子电极3、4分别接地。
电流I1、I2分别流过主配线71、72。电流I12、I22分别流过分支的配线73、74。电流I11、I21分别流过分支后的主配线71、72。这种情况下,在配线71和配线73的合流点上,也存在着从主配线71向配线73逆流流动的电流I13。另一方面,在配线72和配线74的合流点,也存在着从主配线72向配线74逆流流动的电流I23。图6表示如图5所示将层叠型贯通电容器阵列CA1与电路连接时的等效电路图。该连接方式适用于有大电流流过的情况。
图7表示将层叠型贯通电容器阵列CA1与电路连接的另一实施方式。在图7所示的示例中,将层叠型贯通电容器阵列CA1与没有分支 的主配线71、72连接。具体地说,第1信号用端子电极1A、1B与配线71连接,第2信号用端子电极2A、2B与配线72连接。第1以及第2接地用端子电极3、4分别接地。电流I1、I2分别流过主配线71、72。图8表示如图7所示将层叠型贯通电容器阵列CA1与电路连接时的等效电路图。
在层叠型贯通电容器阵列CA1中,除了具有通过使第1信号用内部电极20和第2接地用内部电极50相对而形成的第1电容器C1,以及通过使第2信号用内部电极30和第1接地用内部电极40相对而形成的第2电容器C2,还具有通过使第1以及第2信号用内部电极20、30相对而形成的第3电容器。由信号用内部电极20、30和接地用内部电极40、50形成的第1以及第2电容器C1、C2,作为除去共模噪声的电容器而起作用。另一方面,由第1以及第2信号用内部电极20、30形成的第3电容器C3,作为除去差模噪声的电容器而起作用。所以,利用层叠型贯通电容器阵列CA1可以除去共模噪声以及差模噪声这两种噪声。
并且,由于第1以及第2信号用内部电极20、30任何一个贯通,所以能够减少等效串联电感(ESL)。
并且,在层叠型贯通电容器阵列CA1中,第1以及第2内部电极具有夹着绝缘体层11而相对的部分。因此,与以往的电容器阵列的第1以及第2信号用内部电极不是夹着绝缘体层且相对的情况相比,电流流过的路径增加。由此,在层叠型贯通电容器阵列CA1中,能够减小等效串联电感。
特别是层叠型贯通电容器阵列CA1具有两种接地用内部电极40、50,各接地用内部电极40、50与相应的信号用内部电极20、30分别相对。因此,在层叠型贯通电容器阵列CA1中,电流流过的路径进一步增加,能够进一步减小等效串联电感。
第1信号用内部电极20和第1接地用内部电极40,位于同一绝缘体层11上。第2信号用内部电极30和第2接地用内部电极50,位于同一绝缘体层12上。因此,在例如各绝缘体层10~12由陶瓷生片的烧结体构成的情况下,能够在同一陶瓷生片上以导电性浆料形成第1信号用内部电极20以及第1接地用内部电极40,并且能够在同一陶瓷生 片上以导电性浆料形成第2信号用内部电极30以及第2接地用内部电极50。即,即使是制造具有4种内部电极20、30、40、50的电容器素体L1,具有已准备好的导体图案的陶瓷生片也只需两种。结果,能够高效率地制造。
第1信号用内部电极20以及第2接地用内部电极50在之间所夹着的绝缘体层、第2信号用内部电极30以及第1接地用内部电极40在之间所夹着的绝缘体层、和第1信号用内部电极20以及第2信号用内部电极30在之间所夹着的绝缘体层,是同一绝缘体层11。这种情况下,由于构成层叠型贯通电容器阵列CA1所包括的各电容器C1、C2、C3的绝缘体层11是同一层,所以能够容易地控制电容器C1、C2、C3的特性。
第1信号用端子电极1A和第2信号用端子电极2A,配置在作为电容器素体L1的同一侧面的第5侧面L1e上。第1信号用端子电极1B和第2信号用端子电极2B,配置在作为电容器素体L1的同一侧面的第6侧面L1f上。因此,在将第1信号用端子电极1A、1B和第2信号用端子电极2A、2B与不同极性的焊盘图案(land pattern)等连接的情况下,流经第1信号用内部电极20的电流方向和流经第2信号用内部电极30的电流方向互相相反。并且,第1信号用内部电极20和第2信号用内部电极30,夹着绝缘体层11相对。因此,由流经第1信号用内部电极20的电流所得到的磁场和由流经第2信号用内部电极30的电流所得到的磁场互相抵消,从而能够减小等效串联电感。
接着,参照图9,对第1实施方式的层叠型贯通电容器阵列CA1的变形例的构成进行说明。图9是第1实施方式的层叠型贯通电容器阵列的变形例所包括的电容器素体L1的分解立体图。图9所示的层叠型贯通电容器阵列与上述的第1实施方式的层叠型贯通电容器阵列CA1的不同点在于,第1以及第2接地用内部电极一体地形成。
变形例的层叠型贯通电容器阵列中所包括的电容器素体L1,具有:层叠的多层(本实施方式中为4层)绝缘体层10~13,第1信号用内部电极20,第2信号用内部电极30,一体地形成的第1以及第2接地用内部电极40、50。
第1信号用内部电极20以及第2接地用内部电极50,分别包括在之间夹着绝缘体层11、12并相对的部分。第2信号用内部电极30以及第1接地用内部电极40,分别包括在之间夹着绝缘体层12并相对的部分。第1以及第2信号用内部电极20、30,分别包括在之间夹着绝缘体层11并相对的部分。
在一体地形成的第1以及第2接地用内部电极40、50中,各接地用内部电极40、50的主电极部41、51成为一体,呈四边分别与第3以及第4侧面L1c、L1d和第5以及第6侧面L1e、L1f平行的四边形形状。一体形成的第1以及第2接地用内部电极40、50,跨越第3侧面L1c至第4侧面L1d而贯通电容器素体L1。
(第2实施方式)
参照图10以及图11,说明第2实施方式的层叠型贯通电容器阵列CA2的构成。第2实施方式的层叠型贯通电容器阵列CA2与第1实施方式的层叠型贯通电容器阵列CA1的不同点在于,各信号用端子电极数目。图10是第2实施方式的层叠型贯通电容器阵列的立体图。图11是在第2实施方式的层叠型贯通电容器阵列中所包括的电容器素体的分解立体图。
如图10所示,层叠型贯通电容器阵列CA2包括:电容器素体L2,形成在电容器素体L2的外表面上的第1以及第2信号用端子电极1A~1D、2A~2D,和第1以及第2接地用端子电极3、4。
电容器素体L2包括:相对且与大致长方体的主面相对应的第1以及第2的侧面L2a、L2b,相对且沿着第1以及第2的侧面L2a、L2b的短边方向延伸的第3以及第4侧面L2c、L2d,相对且沿着第1以及第2的侧面L2a、L2b的长边方向延伸的第5以及第6侧面L2e、L2f。
在电容器素体L2的第5侧面L2e上,形成有第1信号用端子电极1A、1B以及第2信号用端子电极2A、2B。第1信号用端子电极1A、1B以及第2信号用端子电极2A、2B,在从第3侧面L2c到第4侧面L2d的方向上,按照第2信号用端子电极2A、第1信号用端子电极1A、第2信号用端子电极2B、第1信号用端子电极1B的顺序定位。
在电容器素体L2的第6侧面L2f上,形成有第1信号用端子电极1C、1D以及第2信号用端子电极2C、2D。第1信号用端子电极1C、 1D以及第2信号用端子电极2C、2D,在从第3侧面L2c到第4侧面L2d的方向上,按照第2信号用端子电极2C、第1信号用端子电极1C、第2信号用端子电极2D、第1信号用端子电极1D的顺序定位。
第1信号用端子电极1A、1C,在第5以及第6侧面L2e、L2f的相对方向上相向。第1信号用端子电极1B、1D,在第5以及第6侧面L2e、L2f的相对方向上相向。第2信号用端子电极2A、2C,在第5以及第6侧面L2e、L2f的相对方向上相向。第2信号用端子电极2B、2D,在第5以及第6侧面L2e、L2f的相对方向上相向。
第1以及第2信号用端子电极1C、1D、2C、2D,与第1以及第2信号用端子电极1A、1B、2A、2B和第1以及第2接地用端子电极3、4相同,例如通过在电容器素体L2的外表面上涂敷含有导电性金属粉末以及玻璃粉(glass frit)的导电性浆料,并烧结而形成。必要的时候,也可以在烧结后的电极上形成镀层。
如图2所示,电容器素体L2包括:层叠的多层(本实施方式中为3层)绝缘体层10~12,第1信号用内部电极20以及第1接地用内部电极40,第2信号用内部电极30以及第2接地用内部电极50。
第1信号用内部电极20包括:四边分别与第3以及第4侧面L2c、L2d和第5以及第6的侧面L2e、L2f平行的大致四边形形状的主电极部21,从主电极部21延伸到第5侧面L2e的引出部22、23,从主电极部21延伸到第6侧面L2f的引出部24、25。第1信号用内部电极20,跨越第5侧面L2e至第6侧面L2f而贯通电容器素体L2。
在与主电极部21的第4侧面L2d平行的边的一部分上形成有向着第3侧面L2c侧凹进的凹部26。引出部22,引出到第5侧面L2e,与第1信号用端子电极1A电连接且物理连接。引出部23,引出到第5侧面L2e,与第1信号用端子电极1B电连接且物理连接。引出部24,引出到第6侧面L2f,与第1信号用端子电极1C电连接且物理连接。引出部25,引出到第6侧面L2f,与第1信号用端子电极1D电连接且物理连接。由此,第1信号用内部电极20与第1信号用端子电极1A~1D电连接。
第1接地用内部电极40包括:四边分别与第3以及第4侧面L2c、L2d和第5以及第6的侧面L2e、L2f平行的四边形形状的主电极部41, 和从主电极部41延伸到第4侧面L2d的引出部42。
主电极部41,距离第3以及第4侧面L2c、L2d和第5以及第6侧面L2e、L2f的任何一个有规定的间隔。引出部42与主电极部41在第5以及第6侧面L2e、L2f的相对方向上的宽度相同。所以,主电极部41和引出部42成为一体,呈四边形形状。引出部42,引出到第4侧面L2d,与第1接地用端子电极3电连接且物理连接。因此,第1接地用内部电极40,与第1接地用端子电极3电连接且物理连接。
第2信号用内部电极30包括:四边分别与第3以及第4侧面L2c、L2d和第5以及第6的侧面L2e、L2f平行的大致四边形形状的主电极部31,从主电极部31延伸到第5侧面L2e的引出部32、33,从主电极部31延伸到第6侧面L2f的引出部34、35。第2信号用内部电极30,跨越第5侧面L2e至第6侧面L2f而贯通电容器素体L2。
在与主电极部31的第3侧面L2c平行的边的一部分上形成有向着第4侧面L2d侧凹进的凹部36。引出部32,引出到第5侧面L2e,与第2信号用端子电极2A电连接且物理连接。引出部33,引出到第5侧面L2e,与第2信号用端子电极2B电连接且物理连接。引出部34,引出到第6侧面L2f,与第2信号用端子电极2C电连接且物理连接。引出部35,引出到第6侧面L2f,与第2信号用端子电极2D电连接且物理连接。由此,第2信号用内部电极30与第2信号用端子电极2A~2D电连接。
第2接地用内部电极50包括:四边分别与第3以及第4侧面L2c、L2d和第5以及第6的侧面L2e、L2f平行的四边形形状的主电极部51,和从主电极部51延伸到第4侧面L2d的引出部52。
主电极部51,距离第3以及第4侧面L2c、L2d和第5以及第6侧面L2e、L2f的任何一个有规定的间隔。引出部52与主电极部51在第5以及第6侧面L2e、L2f的相对方向上的宽度相同。所以,主电极部51和引出部52成为一体,呈四边形形状。引出部52,引出到第3侧面L2c,与第2接地用端子电极4电连接且物理连接。因此,第2接地用内部电极50,与第2接地用端子电极4电连接且物理连接。
第1接地用内部电极40配置为,主电极部41位于形成在第1信号用内部电极20的第4侧面L2d侧的边上的凹部26内侧。第2接地 用内部电极50配置为,主电极部51位于形成在第2信号用内部电极30的第3侧面L2c侧的边上的凹部36内侧。
参照图12,对电容器素体L2所具有的内部电极20、30、40、50具有分别相向的部分的情况进行说明。图12是用于说明电容器素体L2所具有的内部电极20、30、40、50具有分别相向的部分的情况的图。
如图12所示,利用第1信号用内部电极20和第2接地用内部电极50相向的部分,形成第1电容器C1。利用第2信号用内部电极30和第1接地用内部电极40相向的部分,形成第2电容器C2。利用第1以及第2信号用内部电极20、30相向的部分,形成第3电容器C3。因此,如图12所示,在层叠型贯通电容器阵列CA2中形成了3个电容器C1、C2、C3。
如上所述,根据该第2实施方式,与上述的第1实施方式相同,在层叠型贯通电容器阵列CA2中,除了通过使各信号用内部电极20、30和对应的接地用内部电极40、50相对而形成的第1以及第2电容器C1、C2,还具有通过使信号用内部电极20、30相对而形成的第3电容器C3。第1以及第2电容器C1、C2,作为除去共模噪声的电容器而起作用,第3电容器C3,作为具有除去差模噪声的电容器而起作用。所以,利用层叠型贯通电容器阵列CA2可以除去共模噪声以及差模噪声这两种噪声。
并且,由于第1以及第2信号用内部电极20、30均贯通,所以能够减小等效串联电感(ESL)。
并且,在层叠型贯通电容器阵列CA2中,第1以及第2信号用内部电极20、30具有夹着绝缘层11并相对的部分。因此,与以往技术相比,电流流过的路径增加。因此,层叠型贯通电容器阵列CA2能够减小等效串联电感。
特别是层叠型贯通电容器阵列CA2具有两种接地用内部电极40、50,各接地用内部电极40、50与相应的信号用内部电极20、30分别相对。因此,在层叠型贯通电容器阵列CA2中,电流流过的路径进一步增加,能够进一步减小等效串联电感。
第1信号用内部电极20和第1接地用内部电极40位于相同的2个绝缘体层10、11之间。第2信号用内部电极30和第2接地用内部 电极50位于相同的2个绝缘体层11、12之间。因此可以高效地进行制造。
第1信号用内部电极20和第1接地用内部电极40,位于同一绝缘体层11上。第2信号用内部电极30和第2接地用内部电极50,位于同一绝缘体层12上。因此,与上述的第1实施方式的层叠型贯通电容器阵列CA1相同,可以高效地进行制造。
第1信号用内部电极20以及第2接地用内部电极50在之间所夹着的绝缘体层、第2信号用内部电极30以及第1接地用内部电极40在之间所夹着的绝缘体层、和第1信号用内部电极20以及第2信号用内部电极30在之间所夹着的绝缘体层,是同一绝缘体层11。这种情况下,能够容易地控制在层叠型贯通电容器阵列CA2中包括的电容器C1、C2、C3的特性。
第1信号用端子电极1A、1B和第2信号用端子电极2A、2B,配置在作为电容器素体L2的同一侧面的第5侧面L2e上。第1信号用端子电极1C、1D和第2信号用端子电极2C、2D,配置在作为电容器素体L2的同一侧面的第6侧面L2f上。因此,在将第1信号用端子电极1A、1B和第2信号用端子电极2A、2B与不同极性的焊盘图案等连接的情况下,流经第1信号用内部电极20的电流方向和流经第2信号用内部电极30的电流方向相反。并且,第1信号用内部电极20和第2信号用内部电极30夹着绝缘体层11并相对。因此,能够减小等效串联电感。
第1以及第2信号用端子电极1A~1D、2A~2D分别为4个。并且,在各信号用内部电极20、30中所包括的引出部22~25、32~35分别为4个。因此,由于流出、流入信号用内部电极20、30的电流的路径增加,所以,在层叠型贯通电容器阵列CA2中,进一步降低等效串联电感。
以上,对本发明的优选实施方式进行了说明,但是本发明并不限于上述的实施方式以及变形例,能够在不偏离要旨的范围内进行各种变化。
虽然在上述实施方式中,第1信号用内部电极20和第1接地用内部电极40配置在同一绝缘体层上,但是并不限定于此。例如,第1信号用内部电极20和第1接地用内部电极40可以配置在不同的绝缘体 层上,即配置在绝缘体层10~12的层叠方向上的不同位置上。并且,虽然在上述实施方式中,第2信号用内部电极30和第2接地用内部电极50配置在同一绝缘体层12上,但是并不限定于此。例如,第2信号用内部电极30和第2接地用内部电极50可以配置在不同的绝缘体层上,即配置在绝缘体层10~12的层叠方向上的不同位置上。
绝缘体层10~12的层叠数,以及配置有内部电极20、30、40、50的层的层数,并不限定于上述实施方式所记载的数目。并且,内部电极20、30、40、50的形状,并不限定于上述实施方式以及变形例所述的形状。
并且,夹在第1信号用内部电极20和第2接地用内部电极50之间的绝缘体层的数目,并不限定于上述实施方式所述的数目,例如可以为2个以上。并且,夹在第2信号用内部电极30和第2接地用内部电极50之间的绝缘体层的数目,并不限定于上述实施方式所述的数目,例如可以为2个以上。并且,夹在第1以及第2信号用内部电极20、30之间的绝缘体层的数目,并不限定于上述实施方式所述的数目,例如可以为2个以上。
信号用端子电极1A~1D、2A~2D,以及接地用端子电极3、4,并不限定于上述的实施方式所述的数目。例如,第1以及第2信号用端子电极,可以分别为2个以上。
在上述实施方式中,虽然第1以及第2信号用端子电极配置在电容器素体的同一侧面上,但是端子电极1A~1D、2A~2D、3、4的配置,并不限定于上述的实施方式所述的配置,只要配置在电容器素体的外表面即可。所以,例如第1以及第2信号用端子电极也不一定配置在同一侧面上。
从本发明的详细说明可知,可以对本发明进行多种更改。这些改动并没有偏离本发明的精神和范围,而且,本领域技术人员可以在不偏离本发明实质精神和范围的情况下对本发明进行多种变化和改进。
Claims (5)
1.一种层叠型贯通电容器阵列的安装结构,其特征在于,
是在形成有第1以及第2配线的电路中安装所述层叠型贯通电容器阵列的安装结构,
所述层叠型贯通电容器阵列包括:
电容器素体;
配置在所述电容器素体的外表面上的至少2个第1信号用端子电极;
配置在所述电容器素体的所述外表面上的至少2个第2信号用端子电极;
配置在所述电容器素体的所述外表面上的至少1个第1接地用端子电极;
配置在所述电容器素体的所述外表面上的至少1个第2接地用端子电极,
所述电容器素体具有:被层叠的多层绝缘体层;第1以及第2信号用内部电极;和第1以及第2接地用内部电极,
所述第1信号用内部电极与所述至少2个第1信号用端子电极连接,
所述第2信号用内部电极与所述至少2个第2信号用端子电极连接,
所述第1接地用内部电极与所述至少1个第1接地用端子电极连接,
所述第2接地用内部电极与所述至少1个第2接地用端子电极连接,
所述第1信号用内部电极以及所述第2接地用内部电极分别包括,在之间夹着所述多个绝缘体层中的至少一层绝缘体层并相对的部分,
所述第2信号用内部电极以及所述第1接地用内部电极分别包括,在之间夹着所述多个绝缘体层中的至少一层绝缘体层并相对的部分,
所述第1信号用内部电极以及所述第2信号用内部电极分别包括,在之间夹着所述多个绝缘体层中的至少一层绝缘体层并相对的部分,
所述至少2个第1信号用端子电极中的一者,和所述至少2个第2信号用端子电极中的一者,配置在所述电容器素体的所述外表面中的同一侧面上,
所述至少2个第1信号用端子电极中的另一者,和所述至少2个第2信号用端子电极中的另一者,配置在所述电容器素体的所述外表面中的同一侧面上,
所述至少2个第1信号用端子电极均与所述第1配线连接,
所述至少2个第2信号用端子电极均与所述第2配线连接,
配置于所述电容器素体的所述外表面中的同一侧面的所述第1以及第2信号用端子电极分别与所述第1以及第2配线连接,使所述第1以及第2信号用端子电极为彼此不同的极性。
2.如权利要求1所述的层叠型贯通电容器阵列的安装结构,其特征在于:
在所述电路中还形成有第3以及第4配线,
所述第1配线在2个不同的地方与所述第3配线连接,
所述第2配线在2个不同的地方与所述第4配线连接。
3.如权利要求1或者2所述的层叠型贯通电容器阵列的安装结构,其特征在于:
所述第1信号用内部电极以及所述第1接地用内部电极,配置在所述多个绝缘层中的同一绝缘体层上,
所述第2信号用内部电极以及所述第2接地用内部电极,配置在所述多个绝缘层中的同一绝缘体层上,
在其上配置有所述第1信号用内部电极以及所述第1接地用内部电极的所述同一绝缘体层,和在其上配置有所述第2信号用内部电极和所述第2接地用内部电极的所述同一绝缘体层是不同的绝缘体层。
4.如权利要求1或者2所述的层叠型贯通电容器阵列的安装结构,其特征在于:
所述第1信号用内部电极以及所述第2接地用内部电极在之间所夹的所述至少一层绝缘体层,所述第2信号用内部电极以及所述第1接地用内部电极在之间所夹的所述至少一层绝缘体层,和所述第1信号用内部电极以及所述第2信号用内部电极在之间所夹的所述至少一层绝缘体层为同一绝缘体层。
5.如权利要求1所述的层叠型贯通电容器阵列的安装结构,其特征在于:
所述第1以及第2信号用端子电极分别为3个以上,
所述第1信号用内部电极,与所述3个以上的第1信号用端子电极连接,
所述第2信号用内部电极,与所述3个以上的第2信号用端子电极连接,
所述3个以上的第1信号用端子电极中的至少2个与所述第1配线连接,
所述3个以上的第2信号用端子电极中的至少2个与所述第2配线连接。
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Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US9672986B2 (en) * | 2014-01-13 | 2017-06-06 | Apple Inc. | Acoustic noise cancellation in multi-layer capacitors |
JP6363444B2 (ja) * | 2014-09-17 | 2018-07-25 | 京セラ株式会社 | 積層型コンデンサ |
CN104485189A (zh) * | 2014-12-09 | 2015-04-01 | 深圳顺络电子股份有限公司 | 一种贴片式压敏电阻器模组 |
US10998132B1 (en) * | 2019-10-16 | 2021-05-04 | Infineon Technologies Ag | Capacitor and electronics module assembly with low-inductance connection features |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1716477A (zh) * | 2004-06-29 | 2006-01-04 | Tdk股份有限公司 | 叠层电容器 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03156905A (ja) | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 積層形コンデンサを用いた電子部品 |
JPH1012490A (ja) | 1996-06-20 | 1998-01-16 | Murata Mfg Co Ltd | 貫通型積層コンデンサアレイ |
US5880925A (en) | 1997-06-27 | 1999-03-09 | Avx Corporation | Surface mount multilayer capacitor |
JP3470566B2 (ja) | 1997-09-19 | 2003-11-25 | 株式会社村田製作所 | 積層型電子部品 |
JP3833145B2 (ja) * | 2002-06-11 | 2006-10-11 | Tdk株式会社 | 積層貫通型コンデンサ |
JP4837275B2 (ja) | 2004-11-18 | 2011-12-14 | Tdk株式会社 | 積層型コンデンサの実装構造 |
TWI277988B (en) | 2004-11-18 | 2007-04-01 | Tdk Corp | Multilayer capacitor |
JP4230469B2 (ja) | 2005-03-31 | 2009-02-25 | Tdk株式会社 | 積層コンデンサ |
JP4637674B2 (ja) * | 2005-07-26 | 2011-02-23 | 京セラ株式会社 | 積層コンデンサ |
JP4276649B2 (ja) * | 2005-09-27 | 2009-06-10 | Tdk株式会社 | 貫通型積層コンデンサアレイ及び貫通型積層コンデンサアレイの実装構造 |
US7414857B2 (en) * | 2005-10-31 | 2008-08-19 | Avx Corporation | Multilayer ceramic capacitor with internal current cancellation and bottom terminals |
JP4462194B2 (ja) * | 2006-01-17 | 2010-05-12 | Tdk株式会社 | 積層型貫通コンデンサアレイ |
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