CN101128803B - 启用数字装置中的特殊模式 - Google Patents
启用数字装置中的特殊模式 Download PDFInfo
- Publication number
- CN101128803B CN101128803B CN2006800058951A CN200680005895A CN101128803B CN 101128803 B CN101128803 B CN 101128803B CN 2006800058951 A CN2006800058951 A CN 2006800058951A CN 200680005895 A CN200680005895 A CN 200680005895A CN 101128803 B CN101128803 B CN 101128803B
- Authority
- CN
- China
- Prior art keywords
- special pattern
- digital device
- serial data
- special
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/003—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation in serial memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Information Transfer Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
一种特殊模式密钥匹配比较模块具有N个存储元件和一特殊模式密钥匹配比较器。所述N个存储元件积累串行数据流,并随后确定数字装置应以正常用户模式、以公共编程模式还是以特定专用测试模式操作。为减小偶然解码伪测试或编程模式的可能性,所述数据流具有足够大数量的N个位以实质上减小伪解码的概率。为进一步减小偶然解码编程或测试模式的可能性,如果在所述N位串行数据流的积累期间检测到少于或多于N个时钟,则可重置所述特殊模式密钥匹配比较模块。所述特殊模式密钥匹配数据样式可代表正常用户模式、公共编程模式和特定专用制造商测试模式。
Description
相关专利申请案
本申请案请求对Cris Masgras、Mike Pyska、Brian Boles、Joe Triece、Igor Wojewoda和Mei-Ling Chen于2005年2月24日申请的标题为“Enabling Special Modes Within aDigital Device”的序号为60/655,955的共同拥有的美国临时专利申请案的优先权,所述申请案出于所有目的以引用的方式并入本文中。
技术领域
本发明涉及数字装置,更特定而言,涉及启用所述数字装置的特殊模式,例如,测试和编程模式。
背景技术
历史上,数字装置一直使用检测特定输入输出(I/O)插脚上的高电压电平(通常为12-15伏)来启用测试或编程模式。然而,于唯读存储器(ROM)及较小几何形状的快闪存储器处理中,可能不存在既能够检测也能够经受住这些高电压的电路。通常,界定测试及/或编程模式的特定逻辑电平耦合至具有大量可用I/O插脚的集成电路数字装置的若干个并行输入输出(I/O)插脚。然而,对于限制I/O插脚的数字装置而言,这不切实际或甚至不可能。
发明内容
需要一种启用特殊模式(例如,测试及/或编程模式)的方式,所述方式不需要高电压、具有极低的伪检测概率、可异步重置且仅需要最低数量的I/O插脚,例如,一个或两个I/O插脚。
根据本揭示内容,可在以下情况下启用数字装置中的特殊模式(例如,测试及/或编程模式):不需要高电压、具有极低的伪检测概率、可异步重置及可能仅需要一个或两个I/O插脚。数字装置可为微控制器、微处理器、数字信号处理器,专用集成电路(ASIC)、可编程逻辑阵列(PLA)及类似装置。
根据本揭示内容的教示,在确认特殊模式启用信号(例如,数字装置的重置或清除),例如,保持在重置状态下的同时,可在所述数字装置的至少一个信号连接(例如,插脚、垫等)上接收时钟化串行数字信号,例如,特殊编码数据流密钥。所述时钟化串行数字信号可包括时钟信息和数据流。所述数据流可具有(例如)但不限于32个随机选择的位状态。如果在正确数量的时钟脉冲内,数据流包含正确的32个位状态(逻辑1和0),例如,模式密钥,则数字装置可置于特殊模式(例如,测试或编程模式)中。然而,如果数据流在所述正确数量的时钟脉冲内不呈现正确数量的位状态,例如,无模式密钥匹配,则特殊模式请求可能遭到拒绝且所述数字装置将保持在正常操作模式下。
当在特殊模式启用的确认期间给所述数字装置确认特殊模式启用时,可将特殊编码数据流密钥认作为所述数字装置进入特殊模式(例如,编程或测试模式)的请求。所述特殊编码数据流密钥对于每一用于测试及编程的特殊模式是唯一的,例如,可能存在多种测试模式和至少一种编程模式。所述特殊编码数据流密钥可同时结合第二I/O(例如,时钟)线上的某一数量的时钟脉冲。或者,所述特殊编码数据流密钥可与来自自产生时钟(例如,曼彻斯特编码)的某一数量的时钟脉冲同步,因此仅需要一个I/O连接。
根据本揭示内容的特定实例性实施例,一种用于启用数字装置中的特殊模式的设备可包括:N个存储元件,其具有N个输出、时钟输入和串行数据输入;所述N个存储元件可适合于在N个时钟期间积累N个串行数据位,其中所述N个输出可代表积累的N个串行数据位;特殊模式密钥匹配比较器可耦合至所述N个存储元件的N个输出;所述特殊模式密钥匹配比较器可具有至少一种用于数字装置的至少一种特殊模式的特殊模式密钥匹配数据样式;及所述特殊模式密钥匹配比较器将积累的N个串行数据位与至少一种特殊模式密钥匹配数据样式进行比较,且如果积累的N个串行数据位匹配所述至少一种特殊模式密钥匹配数据样式中的一者,则特殊模式密钥匹配比较器输出代表至少一种特殊模式和对所述数字装置有效的特殊模式的特殊模式码。
根据本揭示内容的另一特定实例性实施例,一种用于启用数字装置中的特殊模式的方法可包括如下步骤:确认特殊模式启用;在N个时钟期间积累N个串行数据位;解确认所述特殊模式启用;将特殊模式数据样式与积累的N个串行数据位进行比较,其中如果积累的N个串行数据位匹配所述特殊模式密钥数据样式中的一者,则将所述数字装置设定至与匹配的特殊模式数据样式相关联的特殊模式。
根据本揭示内容的再一特定实例性实施例,一种用于启用数字装置中的特殊模式的方法可包括如下步骤:确认特殊模式启用;清除N个存储元件;于N个时钟期间在所述N个存储元件中累积N个串行数据位;解确认所述特殊模式启用;将特殊模式数据样式与N个存储元件中积累的N个串行数据位进行比较,其中如果积累的N个串行数据位匹配所述特殊模式密钥数据样式中的一者,则将所述数字装置设定至与匹配的特殊模式数据样式相关联的特殊模式。
附图说明
结合附图参照下文说明可更全面地理解本发明的揭示内容,在附图中:
图1是根据本发明揭示内容的特定实例性实施例的特殊模式密钥匹配比较模块和数字装置的示意性方框图;及
图2是根据本发明揭示内容的特定实例性实施例确定用于将数字装置置于特殊模式中以进行编程或进行测试的密钥匹配样式的步骤序列的示意性流程图。
尽管易于对本发明揭示内容作出各种修改及替代形式,但其特定实例性实施例显示于图式中并详细阐述于本文中。然而,应了解本文对特定实例性实施例的阐述并非意欲将本揭示内容限定于本文揭示的特定形式,与此相反,本揭示内容欲覆盖权利要求书所界定的所有修改和等效形式。
具体实施方式
现在参照图式,其示意性地图解说明实例性实施例的细节。图式中,相同的元件将由相同的编号表示,且相似的元件将由带有一不同小写字母后缀的相同编号表示。参照图1,其绘示根据本发明揭示内容的特定实例性实施例的特殊模式密钥匹配比较模块和数字装置的示意性方框图。特殊模式密钥匹配比较模块(其通常由编号100表示)可包括N个存储元件102和特殊模式密钥匹配比较器104。特殊模式密钥匹配比较模块100可在确认特殊模式启用(例如,启用110)的同时累积串行数据流,且依据所述累积的串行数据流确定数字装置106可以正常用户模式、公共编程模式还是特定专用测试模式操作。
为减小偶然解码伪特殊模式密钥的可能性,所期望的数据流可具有充足大数量的N个位,例如,32个位,由此可极大地减少伪解码的概率。N个存储元件102的输出118可是并行的且为N个位宽。特殊模式密钥匹配比较器104可使用组合(未存储)逻辑将N位宽并行输出118与N位宽预定数据样式进行比较。为进一步减小偶然解码编程或测试模式的可能性,如果在累积串行数据流的同时检测到少于或多于N个下降时钟沿,则可重置N个存储元件102和输出118。因此,在N个时钟期间必需接收到所期望的串行数据样式(例如,其匹配公共编程模式或专用测试模式中的一者的数据样式),否则可重置所有的存储元件102和输出118。
这些预定数据样式可表示正常用户模式、公共编程模式和特定专用制造商测试模式。例如,但不限于:最少四个有效位<3:0>可指示用户模式、串行编程模式和可在输出120处界定不同测试模式的专用制造商测试模式数据样式。
根据本发明的揭示内容,对于特殊模式密钥匹配比较模块100的操作实例,可使用以下信号。输入108可耦合至宏重置信号,例如,数字装置106的通电重置。输入110可耦合至异步信号,例如,“特殊模式启用”,其可指示何时要评估时钟和数据样式。输入112可耦合至宏数据时钟,例如,“Clk”。输入114可耦合至进入的宏串行数据,例如,“数据”。输出118可为所存储的N个存储元件102在N个时钟期间接收的N个串行数据位。所存储的N个串行数据位可在特殊模式密钥匹配比较器104内与公共编程模式或专用测试模式中的一者的数据样式进行比较且在匹配发生时,输出120(例如,“测试模式”)指示所期望的装置操作模式,例如,0000=用户模式、1111=串行编程模式(可在公共密钥匹配时强加),及0001-1110=测试模式1-14。输出122(例如,“有效特殊模式”)可指示针对输出120上所指示的测试模式存在公共密钥匹配(启用的串行编程)或专用密钥匹配及已解确认启用110,以指示所期望时钟和数据样式,例如,输出120上的位样式是有效的且数字装置106应进入所指示的编程或测试模式。本发明涵盖N可为任一正整数值及输出120可为小于N的任一正整数且这些均在本揭示内容的范围内。
每当输入108(POR)被确认时,即可将输出118重置至已知值,例如,逻辑“0”或逻辑“1”或无效。在重置启用110时,例如,可通过触发单冲将N个存储元件102重置至已知值,例如,逻辑“0”或逻辑“1”。在检测所接收的串行数据样式(例如,在不正确的时钟脉冲数目期间检测到特殊模式密钥位样式)期间接收输入112(Clk)上的第三十三个下降沿时钟(对于32位密钥)时,也可将N个存储元件102重置至已知值。
单一输入串行数据和时钟解码器130可用于接收具有自产生时钟(例如,曼彻斯特编码)的串行数据,因此仅需要一个I/O数据包连接。单一输入串行数据和时钟解码器130可接收具有自产生时钟的串行数据并随后在输出126上产生串行数据(例如,数据)且在输出124上产生相关联的时钟信号(例如,elk)。输出124和126可分别耦合至N个存储元件102的输入112和114。特殊模式密钥匹配比较模块100可通过另一睡眠模式输入(未显示)进入睡眠模式,其中输出118可保持在预定逻辑状态下或高阻抗状态(例如,三态)下及/或输出120和122可保持在预定逻辑状态下或高阻抗状态(例如,三态)下以便减小功率消耗及/或影响数字装置106的操作。
现在参照图2,其绘示根据本揭示内容的特定实例性实施例确定用于将数字装置置于特殊模式以便进行编程或测试的密钥匹配样式的步骤序列。步骤202确定何时确认特殊模式启用(例如,启用110)。当步骤202确定特殊模式启用已确认时,步骤204将清除N个存储元件(例如,N个存储元件102)。当确认特殊模式启用时,将N个串行数据位(例如,数据114)存储于(例如)N个存储元件102中。步骤208确定何时解确认特殊模式启用且随后步骤210确定在N个时钟(例如,Clk112)期间是否接收到N个串行数据位。
如果步骤210确定在N个时钟(例如,多于或少于N个时钟)期间未接收到N个串行数据位,则在步骤226中退至正常模式,例如,数字装置106保持在正常操作下。如果在N个时钟期间接收到N个串行数据位,则步骤212确定是否存在与所接收的N个串行数据位(例如,存储于N个存储元件102中)相匹配的特殊模式密钥匹配。如果步骤226未发现密钥匹配,则退至正常模式,例如,数字装置106保持在正常操作下。如果存在于步骤212中确定的密钥匹配,则在步骤214中给所述数字装置确认相应的特殊模式,例如,编程模式或测试模式中的一者。在步骤216中,可启动来自步骤214的已确认的(指定的)特殊模式,且在步骤218中数字装置106可随后进入指定的特殊模式操作。
所述数字装置可保持在指定的特殊模式下进行操作直至步骤220确定特殊模式启用已被再次确认为止。一旦步骤220确定特殊模式启用的确认,则在步骤222中所述数字装置停止指定的特殊模式操作。步骤224确定何时解确认特殊模式启用,然后在已解确认特殊模式启用后,在步骤226中数字装置106重新开始正常模式操作。
虽然已参照本揭示内容的实例性实施例来绘示、阐述及界定本揭示内容的各实施例,但此参照并不意味着限定本揭示内容,且不应推断出存在此限定。所揭示的标的物能够在形式及功能上具有大量修改、替代和等效形式,所属领域的技术人员根据本揭示内容将会联想到此等修改、替代及等效形式并受益于本揭示内容。所示及所述的本揭示内容的各实施例仅作为实例,而并非是对揭示内容明范围的穷尽性说明。
Claims (29)
1.一种用于启用数字装置中的特殊模式的设备,其包括:
N个存储元件,其具有N个输出、时钟输入和串行数据输入;
所述N个存储元件适合于在N个时钟期间积累N个串行数据位,其中所述N个输出代表所述积累的N个串行数据位;
特殊模式密钥匹配比较器,其耦合至所述N个存储元件的所述N个输出;
所述特殊模式密钥匹配比较器针对数字装置的至少一个特殊模式具有至少一个特殊模式密钥匹配数据样式;及
所述特殊模式密钥匹配比较器将所述积累的N个串行数据位与所述至少一个特殊模式密钥匹配数据样式进行比较,且如果所述积累的N个串行数据位与所述至少一个特殊模式密钥匹配数据样式中的一者匹配,则所述特殊模式密钥匹配比较器输出代表所述至少一个特殊模式的特殊模式码和对所述数字装置有效的特殊模式。
2.如权利要求1所述的设备,其中所述至少一个特殊模式为至少一个编程模式。
3.如权利要求1所述的设备,其中所述至少一个特殊模式为至少一个测试模式。
4.如权利要求1所述的设备,其中N等于32。
5.如权利要求1所述的设备,其中N等于2n,其中n为正整数。
6.如权利要求1所述的设备,其中如果所述N个串行数据位积累在多于N个时钟内,则清除所述N个存储元件且无特殊模式码被输出至所述数字装置。
7.如权利要求1所述的设备,其中如果所述N个串行数据位累积在多于N个时钟内,则清除所述N个存储元件且无有效的特殊模式被输出至所述数字装置。
8.如权利要求1所述的设备,其中如果所述N个串行数据位累积在少于N个时钟内,则清除所述N个存储元件且无特殊模式码被输出至所述数字装置。
9.如权利要求1所述的设备,其中如果所述N个串行数据位累积在少于N个时钟内,则清除所述N个存储元件且无有效的特殊模式被输出至所述数字装置。
10.如权利要求1所述的设备,其中所述特殊模式码少于N个位。
11.如权利要求1所述的设备,其中所述数字装置为微控制器。
12.如权利要求1所述的设备,其中所述数字装置选自由微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、及可编程逻辑阵列(PLA)组成的群组。
13.如权利要求1所述的设备,其进一步包括至所述N个存储元件的通电重置POR输入,其中当确认所述POR时,清除所述N个存储元件。
14.如权利要求1所述的设备,其进一步包括至所述N个存储元件以启用其操作的特殊模式启用输入。
15.如权利要求1所述的设备,其进一步包括具有单一串行输入及数据和时钟输出的单一输入串行数据和时钟解码器,其中所述数据和时钟输出分别连接至所述N个存储元件的所述串行数据和时钟输入。
16.一种用于启用数字装置中的特殊模式的方法,所述方法包括以下步骤:
确认特殊模式启用;
在N个时钟期间累积N个串行数据位;
解确认所述特殊模式启用;
将特殊模式数据样式与所述积累的N个串行数据位进行比较,
其中如果所述积累的N个串行数据位与所述特殊模式密钥数据样式中的一者匹配,则将所述数字装置设定至与所述匹配的特殊模式数据样式相关联的特殊模式。
17.如权利要求16所述的方法,其进一步包括确定所述积累的N个串行数据位是否出现在N个时钟内的步骤。
18.如权利要求17所述的方法,其中如果所述积累的N个串行数据位并未出现在N个时钟内,则不将所述数字装置设定至所述特殊模式。
19.如权利要求16所述的方法,其中所述将所述数字装置设定至所述特殊模式的步骤包括确认指定的特殊模式和确认指定的对所述数字装置有效的特殊模式的步骤。
20.如权利要求16所述的方法,其进一步包括在将所述数字装置设定至所述特殊模式后确认所述特殊模式启用的步骤,其中所述数字装置停止所述特殊模式的操作。
21.如权利要求20所述的方法,其进一步包括在所述数字装置停止所述特殊模式的操作后解确认所述特殊模式启用的步骤,其中所述数字装置重新开始正常模式操作。
22.如权利要求16所述的方法,其中N等于32。
23.如权利要求16所述的方法,其中N等于2n,其中n为正整数。
24.如权利要求16所述的方法,其中所述数字装置为微控制器。
25.如权利要求16所述的方法,其中所述数字装置选自由微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、及可编程逻辑阵列(PLA)组成的群组。
26.一种用于启用数字装置中的特殊模式的方法,所述方法包括如下步骤:
确认特殊模式启用;
清除N个存储元件;
在N个时钟期间,在所述N个存储元件中累积N个串行数据位;
解确认所述特殊模式启用;
将特殊模式数据样式与所述N个存储元件中的所述积累的N个串行数据位进行比较,其中如果所述积累的N个串行数据位与所述特殊模式密钥数据样式中的一者匹配,则将所述数字装置设定至与所述匹配的特殊模式数据样式相关联的特殊模式。
27.如权利要求26所述的方法,其进一步包括确定所述积累的N个串行数据位是否出现在N个时钟内的步骤。
28.如权利要求27所述的方法,其中如果所述积累的N个串行数据位并未出现在N个时钟内,则不将所述数字装置设定至所述特殊模式。
29.如权利要求26所述的方法,其中所述将所述数字装置设定至所述特殊模式的步骤包括确认指定的特殊模式和确认指定的对所述数字装置有效的特殊模式的步骤。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US65595505P | 2005-02-24 | 2005-02-24 | |
US60/655,955 | 2005-02-24 | ||
PCT/US2006/005462 WO2006091468A2 (en) | 2005-02-24 | 2006-02-16 | Enabling special modes within a digital device |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101128803A CN101128803A (zh) | 2008-02-20 |
CN101128803B true CN101128803B (zh) | 2013-06-26 |
Family
ID=36927908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2006800058951A Active CN101128803B (zh) | 2005-02-24 | 2006-02-16 | 启用数字装置中的特殊模式 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7603601B2 (zh) |
EP (1) | EP1851635B1 (zh) |
KR (1) | KR101087225B1 (zh) |
CN (1) | CN101128803B (zh) |
AT (1) | ATE534077T1 (zh) |
WO (1) | WO2006091468A2 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016104946A1 (de) * | 2016-03-17 | 2017-09-21 | Osram Opto Semiconductors Gmbh | Optoelektronisches Bauelement und Verfahren zum Betreiben eines optoelektronischen Bauelements |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
GB9622686D0 (en) * | 1996-10-31 | 1997-01-08 | Sgs Thomson Microelectronics | A test port controller and a method of effecting communication using the same |
TW306627U (en) * | 1996-12-12 | 1997-05-21 | Holtek Semiconductor Inc | Differentiation device of test mode |
US6005814A (en) * | 1998-04-03 | 1999-12-21 | Cypress Semiconductor Corporation | Test mode entrance through clocked addresses |
JP2000251497A (ja) * | 1999-03-03 | 2000-09-14 | Toshiba Corp | 半導体メモリ |
EP1089083A1 (en) * | 1999-09-03 | 2001-04-04 | Sony Corporation | Semiconductor circuits having scan path circuits |
EP1157278B1 (en) * | 1999-11-29 | 2005-08-03 | Koninklijke Philips Electronics N.V. | A method and integrated circuit arranged for feeding a test forcing pattern on a single shared pin of the circuit |
JP2002093197A (ja) * | 2000-09-07 | 2002-03-29 | Toshiba Microelectronics Corp | 半導体集積回路のテスト回路 |
FR2822971A1 (fr) * | 2001-04-03 | 2002-10-04 | St Microelectronics Sa | Systeme et procede de controle d'acces a des donnees protegees stockees dans une memoire |
JP2002358800A (ja) * | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
US6888765B1 (en) * | 2002-02-04 | 2005-05-03 | National Semiconductor Corporation | Integrated circuit and method for testing same using single pin to control test mode and normal mode operation |
-
2006
- 2006-02-16 CN CN2006800058951A patent/CN101128803B/zh active Active
- 2006-02-16 WO PCT/US2006/005462 patent/WO2006091468A2/en active Application Filing
- 2006-02-16 EP EP06735222A patent/EP1851635B1/en active Active
- 2006-02-16 AT AT06735222T patent/ATE534077T1/de active
- 2006-02-16 KR KR1020077018878A patent/KR101087225B1/ko active IP Right Grant
- 2006-02-16 US US11/355,619 patent/US7603601B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR20070106521A (ko) | 2007-11-01 |
US20060190791A1 (en) | 2006-08-24 |
WO2006091468A3 (en) | 2006-12-21 |
ATE534077T1 (de) | 2011-12-15 |
EP1851635B1 (en) | 2011-11-16 |
KR101087225B1 (ko) | 2011-11-29 |
WO2006091468A2 (en) | 2006-08-31 |
US7603601B2 (en) | 2009-10-13 |
CN101128803A (zh) | 2008-02-20 |
EP1851635A2 (en) | 2007-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8064534B2 (en) | Single-wire asynchronous serial interface | |
KR20120101570A (ko) | 부분 네트워킹을 위한 웨이크업 버스 메시지의 정의 | |
US6636702B2 (en) | Identifying apparatus, apparatus to be identified, identifying method, and printing apparatus | |
CN102063266A (zh) | 非易失存储器控制器与用于将当前数据写入非易失存储器的方法 | |
KR101940906B1 (ko) | 레지스터 이상 검출 장치 | |
CN101128803B (zh) | 启用数字装置中的特殊模式 | |
KR100731106B1 (ko) | 라이브러리 테스트 회로 및 그 방법 | |
JP3616981B2 (ja) | 同期化装置 | |
CN115378419A (zh) | 一种熔丝修调的控制电路 | |
JP4395261B2 (ja) | 伝送データに不依存な電力消費を呈するデータバス手段を備えたデータキャリア装置 | |
KR100402335B1 (ko) | 카운터 판독 제어 장치 및 그 제어 방법 | |
WO1997048072A1 (fr) | Dispositif de lecture/ecriture de carte de ci et son procede de controle | |
EP1160668B1 (en) | Semiconductor integrated circuit and method of testing semiconductor integrated circuit | |
JP4871082B2 (ja) | 同期再生回路 | |
WO1996007254A1 (en) | Receiver | |
JP2007010605A (ja) | 試験装置、及び試験方法 | |
CN109857701A (zh) | Fpga配置电路的启动系统及其方法 | |
JP6842098B1 (ja) | デバッグ装置及びデバッグ方法 | |
KR100964036B1 (ko) | 판독기 및 판독기를 이용한 rf 카드 판독 방법 | |
US6763039B1 (en) | Method and arrangement for locating a synchronization sequence in a serial bit stream | |
JP2010216998A (ja) | テストモード設定回路およびそれを備えた半導体集積回路 | |
JP3117984B2 (ja) | 半導体不揮発性メモリ装置 | |
EP0954822A1 (en) | Method of checking the authenticity of an electric circuit arrangement | |
KR100830958B1 (ko) | 반도체 메모리 소자의 테스트 결과 판정 장치 및 방법 | |
KR200171853Y1 (ko) | 전자오락기용 카드인식장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |