CN101097845A - 制造结合晶片的方法 - Google Patents
制造结合晶片的方法 Download PDFInfo
- Publication number
- CN101097845A CN101097845A CNA2007101262285A CN200710126228A CN101097845A CN 101097845 A CN101097845 A CN 101097845A CN A2007101262285 A CNA2007101262285 A CN A2007101262285A CN 200710126228 A CN200710126228 A CN 200710126228A CN 101097845 A CN101097845 A CN 101097845A
- Authority
- CN
- China
- Prior art keywords
- wafer
- active layer
- conjunction
- thickness
- atom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000012360 testing method Methods 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 16
- 239000001301 oxygen Substances 0.000 claims description 16
- 239000001307 helium Substances 0.000 claims description 8
- 229910052734 helium Inorganic materials 0.000 claims description 8
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 8
- 238000009832 plasma treatment Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 20
- 238000004299 exfoliation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 94
- 229910052799 carbon Inorganic materials 0.000 description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 13
- 229910052796 boron Inorganic materials 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 230000008961 swelling Effects 0.000 description 2
- 238000011179 visual inspection Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Abstract
通过以下步骤制造结合晶片：向有源层晶片中注入轻元素的离子至预定深度位置形成离子注入层，将该有源层晶片直接或通过不超过50nm的绝缘膜与支撑衬底晶片结合，在离子注入层处剥离有源层晶片并减薄通过剥离暴露的有源层，从而形成具有预定厚度的有源层，其中减薄前有源层的厚度不大于750nm，结合前有源层晶片的强度试验中滑移位错的延伸在预定厚度下不大于100μm。
Description
技术领域
此发明涉及制造结合晶片的方法，包括以下步骤：将轻元素如氢或氦的离子注入至有源层晶片的预定深度位置，将有源层晶片与支撑衬底(support substrate)晶片结合，然后通过热处理剥离离子注入的部分。
背景技术
作为结合晶片的制造方法，已知的是所谓的智能剥离法(smartcut method)，包括以下步骤：将轻元素如氢、氦等的离子以预定深度位置注入到有源层晶片中形成离子注入层，将该有源层晶片直接或通过厚度不超过50μm的绝缘膜与支撑衬底晶片结合，在离子注入层处剥离该有源层晶片，和减薄由于剥落暴露的有源层部分，从而形成具有预定厚度的有源层。在此智能剥离法中，与常规的结合技术不同的是结合后剥离的晶片部分可以循环作为晶片。通过这种循环在结合晶片中可以多次使用一个晶片(有源层晶片)，而这指引了降低材料成本的方法。并且，通过智能剥离法制造的晶片在膜厚度均匀性方面优异，因此将智能剥离法视为具有未来潜力的制造方法。
然而，在通过智能剥离法制造的结合晶片中也存在问题，即，如图1所示，随着埋氧膜(buried oxide film)(绝缘膜)3变薄，在结合界面处容易形成空隙或气泡，从而使产率变差。 这是由于当绝缘膜具有一定程度的厚度时，会将剥离热处理形成的气体引入到埋氧膜中，但是当埋氧膜变得太薄时，引入的气体的体积减少，因此不能将在剥离热处理中形成的气体完全引入到埋氧膜中，从而剩余的气体15导致空隙或气泡出现。
有用的是使用这样一种方法作为抑制空隙或气泡出现的方法，其中有源层的厚度根据绝缘膜的厚度改变，或具体地，通过减少相应于绝缘膜减薄部分的有源层厚度来提高有源层的强度。例如，如JP-A-2004-259970所公开的，有这样一种方法，其中可以根据氧化物膜的厚度经验计算减薄前具有能够抑制空隙或气泡的强度的有源层厚度，从而在轻元素离子注入中设置获得有源层合适厚度的条件。
然而，在JP-A-2004-259970的方法中，由于将氧化膜的厚度减薄至不超过50nm，所以有源层的厚度应该加厚到超过750nm，这意味着离子注入中的注入深度也要超过750nm。如果进行离子注入高达这样的注入深度，就需要使用能够施加较高电压的昂贵装置，并且随后有源层减薄的抛光量也变得更大，因此存在有源层厚度均匀性不够的顾虑。
为此，希望开发这样一种方法，其中可以抑制空隙或气泡的出现而即使在制造具有较薄氧化物膜厚度(特别是不超过50nm)的结合晶片或没有氧化物膜的结合晶片中也不用在减薄前增加有源层的厚度。
发明内容
因此，本发明的目的是提供一种制造结合晶片的方法，其中可以通过使用具有预定强度的有源层晶片有效抑制空隙或气泡的出现而即使当绝缘膜的厚度不大于50nm(包括没有绝缘膜在内)时也不用在减薄前增加有源层的厚度。
为了实现上述目的，本发明的概述和构造如下。
(1)一种制造结合晶片的方法，该方法包括以下步骤：向有源层晶片中注入轻元素如氢或氦的离子至预定深度位置形成离子注入层，将该有源层晶片直接或通过不超过50nm的绝缘膜与支撑衬底晶片结合，在离子注入层处剥离有源层晶片并减薄通过剥离暴露的有源层，从而形成具有预定厚度的有源层，其中减薄前有源层的厚度不大于750nm，结合前有源层晶片的强度试验中滑移位错的延伸在预定厚度下不大于100μm。
(2)根据第(1)条的制造结合晶片的方法，其中有源层晶片包含选自B：不少于9.0×1018原子/cm3、O：不少于1.3×1018原子/cm3和C：不少于1.0×1016原子/cm3中的一种或多种组分。
(3)根据第(1)或(2)条的制造结合晶片的方法，其中在结合前对待结合晶片的至少一个表面用氮气、氧气、氦气或它们混合物进行等离子体处理。
根据本发明，可以提供一种制造结合晶片的方法，其中可以通过使用具有预定强度的有源层晶片有效抑制空隙或气泡的出现而即使当绝缘膜的厚度不大于50nm(包括没有绝缘膜在内)时也不用在减薄前增加有源层的厚度(特别是不超过750nm)。
附图说明
图1是解释常规结合晶片问题并说明在有源层中形成气泡(溶胀)的图。
图2是说明根据本发明制造方法的结合晶片制造步骤的流程图，其中(a)说明通过热氧化处理的有源层晶片，(b)说明注入H+离子的有源层晶片，(c)说明支撑衬底晶片，(d)说明结合两个晶片的状态，(e)说明紧接着通过热处理剥离有源层晶片后的状态，(f)说明剥离有源层晶片后结合晶片的状态和(g)说明抛光结合晶片的有源层的状态。
具体实施方式
将参考附图描述根据本发明的制造结合晶片的方法。
解释通过本发明制造方法制造结合晶片的步骤的流程图如图2所示。
根据本发明的制造方法是所谓的智能剥离法，包括以下步骤：对有源层晶片1的至少一个表面进行热氧化而在此表面上形成绝缘膜3(氧化硅膜)(图2(a))，将轻元素如氢或氦的离子注入至有源层晶片1的预定深度位置(具体是，不超过750nm)(图2(b))，将有源层晶片1与支撑衬底晶片结合(图2(c)和(d))，然后通过热处理剥离离子注入部分(图2(e))。在通过智能剥离法制造的结合晶片中，当减薄绝缘膜3(具体是，不超过50nm)时，有在制造步骤的过程中容易形成空隙或气泡，从而使产率变差的问题。现在，本发明人对于当在减薄前不使有源层的厚度变厚时也不形成空隙或气泡的制造结合晶片的方法进行了各种研究，并发现如果可以提高有源层晶片本身的强度，则即使当减薄前有源层的厚度很薄，也可以防止溶胀，由此可以抑制空隙或气泡的出现，并因此发现即使当有源层很薄时也能够减少空隙或气泡出现的方法。
更具体地，如图2所示，根据本发明的制造方法包括以下步骤：向在其表面上具有通过热氧化形成的、厚度不超过50nm的绝缘膜3的有源层晶片1(图2(a))中注入轻元素的离子如H+，从而在离表面预定深度(具体说，不超过750nm)处形成离子注入层4(图2(b))；将有源层晶片1与支撑衬底晶片2结合(图2(d))，和在氮气气氛中于给定温度(优选400-600℃)进行热处理以在离子注入层4处剥离有源层晶片的一部分5(图2(e))，以及用抛光机9对通过剥离暴露的有源层7(图2(f))进行减薄处理(图2(g))。
而且，减薄前有源层7的厚度不大于750nm是必要的。当该厚度不大于750nm时，显著地发挥本发明的效果。
而且，结合前在有源层晶片1的强度试验中滑移位错的延伸在给定的厚度(一般，约700-800μm)下不大于100μm是必要的。可以使用能够由滑移位错的延伸定量了解有源层晶片强度的任何强度试验作为强度试验，可以提及的是这样的方法，其中在负载为100克、负载施加时间为10秒的条件下，使用微型维氏硬度计在晶片的表面上形成压痕(indentation)，在200厘米/分钟的进料速度(charging rate)下，将晶片置于保持在900℃的热处理炉中，并热处理30分钟，然后以200厘米/分钟的速度从其中取出，从而按照，例如，下面文献所公开的测量由该压痕产生的冲出型位错的移动距离：MasanoriAkatsuka，Pinning Effect on Punched-out Dislocation in Silicon WafersInvestigated Using Indentation Method，Japanese Journal of AppliedPhysics(Jpn.J.Appl.Phys.)，第36卷，第2部分，第11A期，1997年11月，第1422-1425页。
而且，根据本发明的制造方法可以适用于这样一种情况，即不用使用绝缘膜3就将有源层晶片1与支撑衬底晶片2结合。
并且，有源层晶片1优选含选自硼(B)：不少于1.0×1019原子/cm3、氧(O)：不少于1.4×1018原子/cm3和碳(C)：不少于2.0×1016原子/cm3中的一种或多种组分以增加晶片的强度。当含量小于上述范围时，无法获得足够的晶片强度(滑移位错的延伸不小于100μm)。而且，上述元素含量的上限没有特别限制，但可以是固溶体极限。例如，可以提到这样的方法作为加入这些元素的方法，其中在通过丘克拉斯基法提拉前向装有单晶材料的坩埚中加入这些元素。而且，B、O和C含量的测量没有特别限制，但例如通过SIMS(次级离子质谱法)、FTIR(傅里叶变换红外光谱法)等的测量仪器进行。
而且，优选的是对有源层晶片1和支撑衬底晶片2中的至少一个在结合步骤之前用氮气、氧气或氦气或它们混合气体进行等离子体处理。通过等离子体处理可以进一步提高基于除去粘附在结合界面上的有机物质的结合界面的活化作用和结合界面的附着力。
尽管上面仅仅说明了根据本发明实施方案的实施例，但是在本发明的范围之内可以增加各种改进。
(试验实施例1)
实施例1
在这个实施例中，对于从硼浓度为1.0×1019原子/cm3的含硼硅单晶上切下的、尺寸为300 mm的有源层硅晶片，通过上述强度试验测量晶片中滑移位错的长度。测量后，在该有源层晶片上分别以150nm、100nm、50nm、20nm或0nm(不形成氧化膜)的膜厚度以绝缘膜的形式形成氧化物膜。然后，使该有源层晶片经受氢气离子注入(加速电压：50keV，剂量：1×1017/cm2)，此后将其与支撑衬底晶片结合。在氮气气氛中、500℃下热处理得到的结合晶片30分钟，从而剥离氢离子注入的部分。而且，剥离后有源层的厚度依氧化膜的厚度而不同，氧化膜厚度是150nm时其为350nm，氧化膜厚度是100nm时其为400nm，氧化膜厚度是50nm时其为450nm，氧化膜厚度是20nm时其为480nm或在不形成氧化膜情况下其为500nm。
实施例2
除了以9.0×1018原子/cm3的硼浓度加入硼之外，以与实施例1相同的方式制备结合晶片。
实施例3
除了通过调节坩埚的转速以使氧浓度为1.4×1018原子/cm3、由提拉获得硅单晶之外，以与实施例1相同的方式制备结合晶片。
实施例4
除了通过调节坩埚的转速以使氧浓度为1.3×1018原子/cm3、由提拉获得硅单晶之外，以与实施例1相同的方式制备结合晶片。
实施例5
除了以2.0×1016原子/cm3的碳浓度加入碳之外，以与实施例1相同的方式制备结合晶片。
实施例6
除了以1.0×1016原子/cm3的碳浓度加入碳之外，以与实施例1相同的方式制备结合晶片。
对比例1
除了以8.0×1018原子/cm3的硼浓度加入硼之外，以与实施例1相同的方式制备结合晶片。
对比例2
除了通过调节坩埚的转速以使氧浓度为1.2×1018原子/cm3、由提拉获得硅单晶之外，以与实施例1相同的方式制备结合晶片。
对比例3
除了以9.0×1015原子/cm3的碳浓度加入碳之外，以与实施例1相同的方式制备结合晶片。
对比例4
除了分别以1.0×1016原子/cm3的硼浓度、1.1×1018原子/cm3的氧浓度和5.0×1015原子/cm3的碳的浓度向有源层硅片加入硼、氧和碳之外，以与实施例1相同的方式制备结合晶片。
(评价方法1)
对于在实施例1-6和对比例1-4中制备的晶片，通过使用聚焦灯肉眼检查确认存在或不存在空隙或气泡，从而获得表1中所示的结果。而且，○表示空隙和气泡都不存在的情况，×表示存在空隙和气泡中任一种的情况。
表1
滑移位错的延伸和存在或不存在孔隙-气泡
| 硼浓度 | 氧浓度 | 碳浓度 | 这些元素的较低含量 | ||||||||
| 实施例1 | 实施例2 | 对比例1 | 实施例3 | 实施例4 | 对比例2 | 实施例5 | 实施例6 | 对比例3 | 对比例4 | ||
| 1.00×1019 | 9.00×1018 | 8.00×1018 | 1.40×1018 | 1.30×1018 | 1.20×1018 | 2.00×1016 | 1.00×1016 | 9.00×1015 | - | ||
| 滑移位错的延伸(μm) | 100 | 100 | 115 | 90 | 100 | 140 | 100 | 100 | 115 | 150 | |
| 绝缘膜的厚度 | 150nm | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ |
| 100nm | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ | ○ | |
| 50nm | ○ | ○ | × | ○ | ○ | × | ○ | ○ | × | × | |
| 20nm | ○ | ○ | × | ○ | ○ | × | ○ | ○ | × | × | |
| 0nm | ○ | × | × | × | ○ | × | × | ○ | × | × | |
○：没有孔隙-气泡，×：存在空隙-气泡
从表1的结果可以看出，在实施例1-6中，滑移位错的延伸为90-100μm，并且即使当绝缘膜的厚度薄至20-50nm时也没有导致空隙或气泡的出现。并且，实施例1、3和5即使在没有形成绝缘膜时也没有导致空隙或气泡的出现。相反，在对比例1-4中，滑移位错的延伸为115-150μm，当绝缘膜的厚度不大于50nm时导致空隙或气泡出现。
(试验实施例2)
实施例7
除了以9.0×1018原子/cm3的硼浓度加入硼，并且在结合前于氮气气氛中对有源层晶片和支撑衬底晶片的结合面施加等离子体处理之外，以与实施例1相同的方式制备结合晶片。
实施例8
除了通过调节坩埚的转速以使氧浓度为1.3×1018原子/cm3、由提拉获得硅单晶，并且在结合前于氮气气氛中对有源层晶片和支撑衬底晶片的结合面施加等离子体处理之外，以与实施例1相同的方式制备结合晶片。
实施例9
除了以2.0×1016原子/cm3的碳浓度加入碳，并且在结合前于氮气气氛中对有源层晶片和支撑衬底晶片的结合面施加等离子体处理之外，以与实施例1相同的方式制备结合晶片。
(评价方法2)
对于在实施例7-9中制备的晶片，通过使用聚焦灯肉眼检查确认存在或不存在空隙或气泡，从而获得表2中所示的结果。而且，○表示空隙和气泡都不存在的情况，×表示存在空隙和气泡中任一种的情况。
表2
滑移位错的延伸和存在或不存在空隙-气泡(等离子体处理)
| 硼浓度 | 氧浓度 | 碳浓度 | ||
| 实施例7 | 实施例8 | 实施例9 | ||
| 9.00×1018 | 1.30×1018 | 1.00×1016 | ||
| 滑移位错的延伸(μm) | 100 | 100 | 100 | |
| 绝缘膜的厚度 | 150nm | ○ | ○ | ○ |
| 100nm | ○ | ○ | ○ | |
| 50nm | ○ | ○ | ○ | |
| 20nm | ○ | ○ | ○ | |
| 0nm | ○ | ○ | ○ | |
○：没有孔隙-气泡，×：存在空隙-气泡
由表2的结果可以看出，在实施例7-9中，滑移位错的延伸不大于100μm，即使当绝缘膜的厚度为0时也不导致空隙或气泡的出现。作为与使用相同晶片的实施例2、4和6比较的结果，证实了在实施例7-9中可以进一步抑制空隙或气泡的出现。
根据本发明，可以提供制造结合晶片的方法，其中可以通过使用具有预定强度的有源层晶片有效抑制空隙或气泡的出现而即使当绝缘膜的厚度不大于50nm(包括没有绝缘膜在内)时也不用在减薄前增加有源层的厚度(特别是不超过750nm)。
Claims (3)
1.一种制造结合晶片的方法，该方法包括以下步骤：向有源层晶片中注入轻元素如氢或氦的离子至预定深度位置形成离子注入层，将该有源层晶片直接或通过不超过50nm的绝缘膜与支撑衬底晶片结合，在离子注入层处剥离有源层晶片并减薄通过剥离暴露的有源层，从而形成具有预定厚度的有源层，其中减薄前有源层的厚度不大于750nm，结合前有源层晶片的强度试验中滑移位错的延伸在预定厚度下不大于100μm。
2.根据权利要求1的制造结合晶片的方法，其中有源层晶片包含选自B：不少于9.0×1018原子/cm3、O：不少于1.3×1018原子/cm3和C：不少于1.0×1016原子/cm3中的一种或多种组分。
3.根据权利要求1或2的制造结合晶片的方法，其中在结合前对待结合晶片的至少一个表面用氮气、氧气、氦气或它们的混合物进行等离子体处理。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006175751 | 2006-06-26 | ||
| JP2006175751A JP2008004900A (ja) | 2006-06-26 | 2006-06-26 | 貼り合わせウェーハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101097845A true CN101097845A (zh) | 2008-01-02 |
Family
ID=38522268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2007101262285A Pending CN101097845A (zh) | 2006-06-26 | 2007-06-26 | 制造结合晶片的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7507641B2 (zh) |
| EP (1) | EP1873823A1 (zh) |
| JP (1) | JP2008004900A (zh) |
| CN (1) | CN101097845A (zh) |
| SG (1) | SG138581A1 (zh) |
| TW (1) | TWI335614B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103262212A (zh) * | 2010-12-03 | 2013-08-21 | 波音公司 | 直接晶片结合 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5082299B2 (ja) * | 2006-05-25 | 2012-11-28 | 株式会社Ｓｕｍｃｏ | 半導体基板の製造方法 |
| FR2923079B1 (fr) * | 2007-10-26 | 2017-10-27 | S O I Tec Silicon On Insulator Tech | Substrats soi avec couche fine isolante enterree |
| EP2200084A1 (en) * | 2008-12-22 | 2010-06-23 | S.O.I. TEC Silicon | Method of fabricating a back-illuminated image sensor |
| US8871609B2 (en) * | 2009-06-30 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thin wafer handling structure and method |
| US9305769B2 (en) | 2009-06-30 | 2016-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thin wafer handling method |
| FR2983342B1 (fr) * | 2011-11-30 | 2016-05-20 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue |
| JP6531729B2 (ja) * | 2016-07-19 | 2019-06-19 | 株式会社Sumco | シリコン試料の炭素濃度評価方法、シリコンウェーハ製造工程の評価方法、シリコンウェーハの製造方法およびシリコン単結晶インゴットの製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140937A (ja) | 1988-11-21 | 1990-05-30 | Nec Corp | シリコン基板 |
| CA2246084A1 (en) * | 1998-08-28 | 2000-02-28 | Todd William Simpson | Method of patterning semiconductor materials and other brittle materials |
| CA2246087A1 (en) * | 1998-08-28 | 2000-02-28 | Northern Telecom Limited | Method of cleaving a semiconductor wafer |
| US6544656B1 (en) * | 1999-03-16 | 2003-04-08 | Shin-Etsu Handotai Co., Ltd. | Production method for silicon wafer and silicon wafer |
| JP2001168308A (ja) * | 1999-09-30 | 2001-06-22 | Canon Inc | シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置 |
| JP3864886B2 (ja) * | 2002-10-18 | 2007-01-10 | 信越半導体株式会社 | Ｓｏｉウエーハ |
| KR100766393B1 (ko) | 2003-02-14 | 2007-10-11 | 주식회사 사무코 | 규소 웨이퍼의 제조방법 |
| JP2004259970A (ja) * | 2003-02-26 | 2004-09-16 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ |
| FR2856192B1 (fr) | 2003-06-11 | 2005-07-29 | Soitec Silicon On Insulator | Procede de realisation de structure heterogene et structure obtenue par un tel procede |
| US7625808B2 (en) * | 2003-09-01 | 2009-12-01 | Sumco Corporation | Method for manufacturing bonded wafer |
| WO2005024918A1 (ja) * | 2003-09-08 | 2005-03-17 | Sumco Corporation | Ｓｏｉウェーハおよびその製造方法 |
| EP1667218B9 (en) * | 2003-09-08 | 2019-11-20 | SUMCO Corporation | Soi wafer and its manufacturing method |
| US7148124B1 (en) * | 2004-11-18 | 2006-12-12 | Alexander Yuri Usenko | Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers |
-
2006
- 2006-06-26 JP JP2006175751A patent/JP2008004900A/ja active Pending
-
2007
- 2007-06-22 SG SG200704725-1A patent/SG138581A1/en unknown
- 2007-06-25 US US11/823,010 patent/US7507641B2/en active Active
- 2007-06-25 EP EP07012365A patent/EP1873823A1/en not_active Withdrawn
- 2007-06-25 TW TW096122916A patent/TWI335614B/zh active
- 2007-06-26 CN CNA2007101262285A patent/CN101097845A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103262212A (zh) * | 2010-12-03 | 2013-08-21 | 波音公司 | 直接晶片结合 |
| US9564548B2 (en) | 2010-12-03 | 2017-02-07 | The Boeing Company | Direct wafer bonding |
| CN103262212B (zh) * | 2010-12-03 | 2017-03-15 | 波音公司 | 直接晶片结合 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7507641B2 (en) | 2009-03-24 |
| TWI335614B (en) | 2011-01-01 |
| US20080124897A1 (en) | 2008-05-29 |
| TW200818255A (en) | 2008-04-16 |
| JP2008004900A (ja) | 2008-01-10 |
| SG138581A1 (en) | 2008-01-28 |
| EP1873823A1 (en) | 2008-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101097845A (zh) | 制造结合晶片的方法 | |
| CN101427347B (zh) | Soi晶片的制造方法 | |
| JP4722823B2 (ja) | 電気特性を向上させた複合基板の作製方法 | |
| US7323398B2 (en) | Method of layer transfer comprising sequential implantations of atomic species | |
| EP2686878B1 (en) | Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures | |
| CN101207009B (zh) | Soi基板的制造方法 | |
| US7585749B2 (en) | Methods of forming a layer of material on a substrate and structures formed therefrom | |
| EP3358600B1 (en) | Method for producing bonded soi wafer | |
| CN101118845B (zh) | 用于制造键合晶片的方法 | |
| CN101241835B (zh) | 贴合晶片的制造方法 | |
| EP2579303A1 (en) | Process for fabricating a silicon-on-insulator structure | |
| KR20080017376A (ko) | 고저항률 실리콘 구조 및 그 제조 프로세스 | |
| CN104701239B (zh) | 半导体衬底的制造方法 | |
| CN101432849B (zh) | Soi晶片的制造方法 | |
| JP2002141504A (ja) | 極浅い接合の形成方法 | |
| KR100982584B1 (ko) | 반도체 기판의 제조 방법 | |
| TW201036039A (en) | Semiconductor material manufacture | |
| CN100539025C (zh) | 制备半导体衬底的方法 | |
| CN107146758B (zh) | 带有载流子俘获中心的衬底的制备方法 | |
| CN106601663B (zh) | Soi衬底及其制备方法 | |
| CN102224568A (zh) | 贴合晶片的制造方法 | |
| CN105264641B (zh) | 贴合晶圆的制造方法 | |
| US20230215760A1 (en) | Method for manufacturing a semiconductor-on-insulator substrate for radiofrequency applications | |
| JP2010045345A (ja) | 貼り合わせウェーハの製造方法 | |
| Szekeres et al. | RF plasma annealing of as-grown defects in the Si/SiO2 system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20080102 |