CN101079322A - 多位存储装置和存储系统 - Google Patents

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Abstract

公开了一种非易失性存储装置、存储系统和读取方法。该存储装置包括：存储单元阵列，包括多个存储块，每个存储块具有用于存储N位的多个存储单元，其中N是大于1的整数；页缓冲器，构建为执行用于从存储单元阵列中读取数据并输出所读取的数据的读取操作；误差校正电路，构建为检测并校正存储块K中存储的读取数据中的误差，并生成相应的误差信息；以及控制电路，构建为响应于误差信息降低从N到J的存储块K的多个存储单元中存储的位数，其中J是小于N但是大于0的整数。

Description

多位存储装置和存储系统
技术领域
本发明涉及一种非易失性存储装置和包含该非易失性存储装置的存储系统。更具体地，本发明涉及电可编程/可擦除非易失性存储单元和相关存储系统。
背景技术
由于使用上的方便，在当前很多主机的设计中，例如闪存等电可编程/可擦除非易失性存储器迅速地替代了其它类型的非易失性存储器，例如可擦可编程只读存储器(EPROM)或掩模型只读存储器(掩模型ROM)。例如，现在闪存普遍用于存储可编程编码。
的确，随着相关半导体制造技术的进步，越来越多地在例如数字静态相机和便携音频装置等装置中应用闪存以提供大存储容量。当前的研究集中于使闪存提供更大得多的数据存储容量，从而它可以更易于引入视频和视频记录装置、HDD替换等等之中。
用于改进闪存的数据存储容量的一个重要技术是应用多位存储单元和相关编程方法。为了在传统闪存单元中存储数据，电荷聚积在每一存储单元内的浮置栅上或从该浮置栅放电。在传统的1位闪存单元中，在有关两个阈值电平分布上存储数据(即，两个浮置栅电平状态等同于“0”和“1”的数字逻辑状态)。。
然而，在适用于存储多位数据的闪存单元中，定义至少三种或典型地四种阈值电平状态。例如，在能够存储2位数据的闪存单元中，定义存储单元的四种阈值电平分布，分别对应于“00”、“01”“10”和“11”的数字逻辑状态。应用这种电平分布的扩展范围，可以在单个存储单元中存储2位数据。根据设计选择，可以将数字逻辑状态指定为相应的电平分布。然而，应用数量增大的电平分布来表示多位数据状态必然地降低了各种阈值电平分布之间的电平容限。
图1显示了单个位(或电平)闪存单元(SLC)的典型的阈值电平分布(即第一和第二状态)与多位存储单元(MLC)的典型的阈值电平分布(即第一到第四状态)相比较的情况。
从图1中可以看出，单个位闪存单元的阈值电平分布具有相当大的电平容限(即，间隔)。这种大的电平容限使得所存储的数字逻辑状态之间的辨别相对容易。另一方面，多位闪存单元的阈值电平分布分别由减小得多的电平容限间隔。
在多位闪存单元的浮置栅中积聚电子或从浮置栅中放电的处理(即，定义所需电平分布的处理)需要所施加的控制电平关于将底层基底和浮置栅分离的绝缘层所定义的绝缘层能量势垒的精确平衡。存在影响这些处理的多种制造和操作变化。例如，如果绝缘层比所设计的薄或厚，或如果施加的控制电平太高或太低，则可能出现数据编程误差。多位闪存单元中的电平分布之间的降低的容限恶化所述变化的效果。
另外，随着时间的过去电荷可能从浮置栅中渗漏。渗漏电荷可能最终导致电平分布变化以及错误的数据状态。最终，安全地存储电荷的闪存单元容量倾向于随时间减小(即，在多次编程和读取之后)。
与多位闪存单元相比，这些数据保存和数据编程难题中的很多实际上在单个位闪存单元中很普遍。然而，大多数单个位闪存的数据传送速度优于多位闪存。
图2图示了传统非易失性存储装置的示例性存储单元阵列。存储单元阵列由单个位电可擦除可编程存储单元(EEPROM单元)形成，每个单元具有一个浮置栅。所属领域技术人员应该理解，虽然图2中图示的存储单元阵列对应于一个存储块，然而在存储单元阵列中可以提供多个存储块。通过使EEPROM单元的阈值电平在表示“1”的逻辑状态的低电平值和表示“0”的逻辑状态的高电平值之间进行变化来实现在每个EEPROM单元的浮置栅中存储电荷。
在稳定状态条件下，浮置栅可以很好地保持任何不确定存储的电荷。然而，由于高能电荷注入和发射机构用于反复地处理浮置栅中的电荷状态，因此经常在围绕浮置栅的绝缘层(例如，隧道氧化物)内形成绝缘缺陷和电荷陷阱。所述缺陷和陷阱发展产生了可靠性问题，在对存储单元施加写入和擦除操作期间通常最为明显。也就是说，可以从浮置栅经隧道氧化物中的缺陷和陷阱发射所存储的电子(即放电)。另外，当控制栅极具有在读取期间对其施加的电源电平时，浮置栅缓慢地积聚附加的电子。
不受控制的和不期望的损失(渗漏)或在浮置栅中积聚的电荷不可避免地导致用于EEPROM存储单元的阈值电平的提高或降低。所述阈值电平漂移导致随机出现数据位误差。由于该结果，大多数当前的非易失性存储器包括用于检测和/或校正随机位误差的误差校正电路(ECC)或误差校正控制方法。
图3是包括误差校正电路(ECC)的示例性非易失性存储器的方框图。非易失性存储器包括存储单元阵列300、写入读取电路(通常称为“页缓冲器”)302、误差校正电路(ECC)306、地址解码和控制电路308以及列选通电路304。存储单元阵列300包括排列成矩阵的电可重写存储单元。页缓冲器302锁存将写入存储单元300中的写入数据以及从存储单元阵列300读取的数据。ECC306生成用于检测和校正页缓冲数据的误差的检测数据。地址解码和控制电路308输出并解码用于将向存储单元300写入数据以及从中读取数据的控制信号，并控制从页缓冲器302输入/输出数据。列选通电路304响应于从地址解码和控制电路308提供的地址信息进行操作。存储单元阵列300构建为存储块，每个存储块具有一系列连续安排的存储单元。存储块的存储单元经串行位线连接于页缓冲器302。
图4图示了包括误差校正电路(ECC)406的非易失性存储器的操作。当接收到外部施加的读取命令时，非易失性存储器执行读取操作。在读取期间，非易失性存储器读取存储在存储单元阵列中所指示的地址处的数据。由页缓冲器402内构成的锁存电路检测(或“读出”)该读取数据并存储于其中。然后，读取并锁存的该读取数据传送到与ECC406相连的列选通电路404。ECC406在其能够监测并校正读取数据中的误差的范围内进行查找。在该处理期间，ECC406应用存储在关于实际数据的存储单元阵列中的ECC码(例如，奇偶数据位)。使用该ECC码，ECC406可以在向外部电路，例如与存储器相连的主机装置，输出读取数据之前检测并校正数据误差。
在许多示例中读取数据的误差可能由于对非易失性存储器反复施加的编程和擦除操作造成的退化所导致。根据总的误差生成特性，对于具有先前检测的误差的存储单元阵列中的存储块，反复误差生成的可能性非常高。使用传统方法，所述存储块仅仅作为“坏块”，并且在连续的读/写操作中不使用。在阻止另外的应用之前，指定的坏块中的数据回写于另一存储块。
在包括多位存储单元的非易失性存储装置中更为普遍地生成所谓“累进误差”。所述误差导致降低了传统的多位非易失性存储装置和指定多个坏块的可靠性。然而，指定多个坏块导致降低了总的数据存储容量。存储容量的所述降低阻碍了首选应用多位非易失性存储器的主要动机(即，通过存储单元集成数据密度越高，所实现的数据存储容量越大)。
因此，对于发展存储装置和相关系统来说，需要兼顾多位闪存单元的高数据存储容量和单个位闪存单元的高可靠性。
发明内容
在一个实施例中，本发明提供了一种非易失性存储装置，包括：具有多个存储块的存储单元阵列，每个存储块具有用于存储N位的多个存储单元，其中N是大于1的整数；页缓冲器，构建为执行用于从存储单元阵列中读取数据的读取操作并输出所读取的数据；误差校正电路，构建为检测并校正存储于存储块K中的读取数据中的误差并生成相应误差信息；以及控制电路，构建为响应于误差信息对从N到J的存储块K降低存储于多个存储单元中的位数，其中J是小于N但是大于0的整数。
在另一个实施例中，本发明提供了一种非易失性存储系统，包括：存储控制器，构建为控制关于非易失性存储装置的读取操作，非易失性存储装置包括：具有多个存储块的存储单元阵列，每个存储块具有用于存储N位的多个存储单元，其中N是大于1的整数；其中存储单元阵列包括用于存储数据的主数据存储区域和用于存储关于主存储区域中存储的数据的备用数据的备用数据存储区域；以及页缓冲器，构建为执行关于存储单元阵列的读取操作并输出所读取的数据，该存储控制器，构建为执行误差校正性能，用于检测并校正存储于存储块K中的读取数据中的误差，并响应于误差检测降低从N到J的存储块K的多个存储单元中存储的位数，其中J是小于N但是大于0的整数。
在另一个实施例中，本发明提供了一种非易失性存储装置的读取方法，包括：多个存储块，每个存储块包括用于存储N位的存储单元，其中N是大于1的整数；该方法包括：当接收到外部施加的关于存储块K的读取命令，则确定存储块K中存储的读取数据是单个位数据还是多位数据，如果读取数据是单个位数据并包含误差，则对单个位数据执行误差校正操作，并将存储块K标记为坏块，另外如果读取数据是多位数据并包含误差，则对多位数据执行误差校正操作，并降低从N到J的存储块K的存储单元中存储的位的数据，其中J是小于N但是大于0的整数。
附图说明
图1图示了单个位闪存和双位闪存的阈值电平分布。
图2图示了非易失性存储装置的存储单元阵列。
图3是包括误差校正电路(ECC)的非易失性存储装置方框图。
图4图示了包括误差校正电路的非易失性存储器的操作。
图5是根据本发明的包括误差校正电路(ECC)的非易失性存储器的方框图。
图6图示了根据本发明的包括误差校正电路的非易失性存储器的操作。
图7是根据本发明的非易失性存储系统的方框图。
图8是图示了根据本发明的每单元能够存储N位(N＞1)的非易失性存储装置的读取操作的读取操作方法的流程图。
图9是图示了根据本发明的每单元能够存储N位(N＞1)的非易失性存储装置的写入操作方法的流程图。
具体实施方式
现在参照相关附图以某些附加的细节描述本发明的实施例。然而，本发明可以包括多种不同的形式，并且不应该被解释为仅限于此所阐述的实施例。相反地，图示的实施例是作为教导的示例。贯穿全部说明书和附图，相似的附图标记涉及相同或相似的部件。
图5是根据本发明实施例的包括误差校正电路(ECC)的非易失性存储器的方框图。非易失性存储器包括存储单元阵列500、页缓冲器502、误差校正电路(ECC)506、地址解码和控制电路508以及列选通电路504。存储单元阵列500包括多个存储块，每个存储块具有多个非易失性存储单元。页缓冲器502锁存将写入存储单元阵列500中的写入数据以及从存储单元阵列500中读取的读取数据。ECC506生成易于检测和校正写入数据和读取数据中的误差的ECC数据(例如，检测数据)。地址解码和控制电路508输出并解码用于向存储单元阵列500中写入数据和从存储单元阵列500读取数据并且控制数据输入到从页缓冲器502和从页缓冲器502输出数据。(地址解码和控制电路508仅仅是用于本发明的实施例目的的“控制电路”的一个示例。所述控制电路可能与地址功能相关，或不相关)。列选通电路504响应于地址解码和控制电路508提供的地址信息进行操作。
存储单元阵列500被进一步分为存储“主数据”的主存储区域510和存储与主数据有关的“备用数据”的备用存储区域520。备用存储区域520包括位数数据。在一个实施例中，SLC/MLC标志用作位数数据(即，用于指示每单元的位的信息的关于每个存储块的数据)的一种形式。SLC/MLC标志用于确定是每单元N位数据(其中N是大于1的整数)存储于主存储区域510中还是每单元J位数据(其中J是大于0但小于N)存储于其中。
表示相应存储块是否是坏块的数据也可以存储于备用存储区域520中。此外，与存储于主存储区域510中的数据有关的误差校正码(ECC码)也可以存储于备用存储区域520中。另外，对于本领域技术人员来说，可以将各种备用数据存储于备用存储区域520中是显而易见的。此外，备用存储区域520可以应用相同类型的主存储区域510中所用的SLC或MLC，或者它还可以应用与主存储区域510不同类型的存储单元以增强可靠性。
图6图示了对图5的非易失性存储器的操作的一个示例性方法。当接收到从外部提供的读取命令时，非易失性存储器执行读取操作。由页缓冲器602读出所读取的数据并锁存在页缓冲器602中。然后将所读出并锁存的数据经列选通电路604传送至误差校正电路(ECC)606。ECC606检测列选通电路604中存储的读取数据内是否包含一个或多个误差。
在所存储的读取数据中检测到至少一个误差的情况下，ECC606向地址解码和控制电路608指示存在误差。该指示可能采用与地址解码和控制电路608通信的误差信息的形式。根据接收到的误差信息，地址解码和控制电路608(或单独的存储控制器)可以更新关于备用存储区域中存储的包括误差的存储块的数据。备用存储区域中存储的该更新的数据可能关于连续地存储于包括检测到的误差的块中的位数。
例如，当在对当前存储N位数据的存储块K(例如，检测到误差的存储块)执行读取操作期间由ECC606检测到误差时，关于存储块K的误差信息被传送到地址解码和控制电路608。响应于接收到的误差信息，地址解码和控制电路608可以改变存储于相关备用存储区域中的SLC/MLC标志的值，从而只有数据的J位将被连续地存储于存储块K中的每一存储单元中。此后，页缓冲器602可以实施单个位读取/写入操作，例如关于存储块K。
如果数据误差问题持续存在于存储块K，则对备用存储区域中的SLC/MLC标志的值进行连续的误差检测、误差信息通信和校正，可以降低置于存储块K中的存储单元的读取容限负担。例如，关于存储块K中的多值存储单元的初始值N＝4可以降低至值J＝3，然后随后降低至J＝2。在该示例中，SLC/MLC标志可以实施为多位存储单元。归根结底，如果存储块K的误差生成问题持续存在，则可以将该块标记为坏块，并从存储系统内所应用的块中移除。
在将存储块K作为坏块并且禁止对其重复使用的情况下(即SLC/MLC标志的值J＝0)，存储块K中存储的数据可以使用回写操作传送到另一存储块。回写操作可以以这样的方式执行：存储块K中存储的数据直接存储于指示新的存储块的新地址处，而不首先在内部页缓冲器中暂时地存储数据和从页缓冲器向存储器外的数据存储位置暂时地读取所存储的数据。这种性能增强了组成存储系统的全部性能和速度。
图7是根据本发明实施例的非易失性存储系统的方框图。非易失性存储系统包括非易失性存储装置，该非易失性存储装置具有存储单元阵列700、页缓冲器702、地址解码和控制电路708、列选通电路704和非易失性存储控制器730。非易失性存储控制器730由I/O缓冲器706连接于非易失性存储装置。
如上使用述，存储单元阵列700包括多个存储块，每个具有多个非易失性存储单元。页缓冲器702执行读取/写入操作。地址解码和控制电路708解码地址数据并控制数据的输入/输出。列选通电路704和I/O电路706一起响应于来自地址解码和控制电路708的地址信息进行操作。
然而，在图示的实施例中，使用I/O缓冲器706和非易失性存储控制器730以及地址解码和控制电路708一起执行用于检测和校正读取数据中的误差的误差校正性能ECC。此外，非易失性存储控制器730控制非易失性存储装置的操作以读取/写入以及擦除数据等。
因而，可以由非易失性存储控制器730代替非易失性存储装置执行误差检测和校正。例如，非易失性存储控制器730可以包括专用的误差校正电路，或者可以整体地或部分地应用软件、固件和/或硬件执行误差检测和校正功能。
响应于所接收的读取命令从存储阵列700中输出的读取数据可以经页缓冲器702、列选通电路704和I/O缓冲器709与存储控制器730进行通信。使用存储控制器730中固有的ECC性能，可以检测并校正从非易失性存储控制器730中传送的读取数据中的误差。当在读取数据中存在误差时，非易失性存储控制器730将其指示于非易失性存储装置(例如，地址解码和控制电路708)。在这点上，以与前述相似的方式，误差信息可以传送到地址解码和控制电路708，关于包括误差的存储块的SLC/MLC标志的值可以在备用存储区域720等中改变。
图8是图示可以在根据前述实施例的存储系统中执行的读取操作的示例的流程图。该示例假定为了图示的目的使用2位MLC，但是其它MLC也可以替换地使用。当接收到外部施加的读取命令，则开始读取操作(S802)。然后，确定读取操作是表示单个位存储单元操作还是多位存储单元操作(S803)。例如，可以通过参照所接收的关于读取操作的地址信息指示的备用存储区域中存储的数据进行该确定过程。
如果指示是MLC读取操作(S803＝否)，则检测所接收的地址信息以确定地址是表示最低有效位(LSB)还是最高有效位(MSB)(S804)。根据该确定结果，读取LSB(S806)还是MSB(S807)。此后，如果ECC性能涉及MLC读取数据，则执行ECC功能以校正误差数据(S808)。如果ECC被表示并在执行之后，则不是必须需要对所表示的存储块执行回写操作。另外，可以降低连续地存储于存储块中的每个存储单元的位数，因此提高了相关电平分布之间的读取容限(S812)。
然而，如果指示是SLC读取操作(S803＝是)，则读取SLC(S805)。此后，如果ECC性能关于读取数据，则执行ECC功能以校正误差数据(S809)。如果ECC被表示并在执行之后，则执行回写操作(S811)，并将所表示的存储块标记为坏块(S813)。
在两种情况之一中结束该方法(S820)：由于读取数据不包括误差导致ECC性能不明显或不需要，或者在完成ECC相关操作之后。
图9图示了可以根据前述实施例的存储系统中执行的写入操作的示例的流程图。写入操作方法包括确定外部输入命令是否是写入命令(S902)；校验SLC/MLC标志以检测相应块的每单元的位信息(S903)；在单个位非易失性存储器的情况下执行写入操作(S905)；检验多位非易失性存储器每个位n情况下的地址；并根据相应地址执行写入操作(S907和S908)。
总之，根据本发明的实施例的非易失性存储装置和相关存储系统使得能够应用多位闪存的高数据存储容量和单个位闪存的高可靠性。
尽管本发明已经结合图示的实施例进行了描述，但是本发明不限于此。对于本领域技术人员来说，可以做出不脱离后附的权利要求所定义的本发明的范围的各种取代、修改和变化是显而易见的。
该非临时性专利申请在35U.S.C.§119下要求了2006年3月31日提出的韩国专利申请2006-29691的优先权，其全部内容在此引入作为参考。

Claims (20)

1.一种非易失性存储装置，包括：
存储单元阵列，包括多个存储块，每个存储块具有适用于存储N位的多个存储单元，其中N是大于1的整数；
页缓冲器，构建为执行适用于从存储单元阵列中读取数据并输出所读取的数据的读取操作；
误差校正电路，构建为检测并校正存储块K中存储的读取数据中的误差，并生成相应的误差信息；以及
控制电路，构建为响应于误差信息对从N到J的存储块K降低在多个存储单元中存储的位数，其中J是小于N但是大于0的整数。
2.根据权利要求1所述的非易失性存储装置，其中存储单元阵列包括适用于存储数据的主数据存储区域和适用于存储关于主存储区域中存储的数据的备用数据的备用数据存储区域。
3.根据权利要求2所述的非易失性存储装置，其中备用数据存储区域包括分别定义多个存储块的每一个的存储单元中存储的位数的位数数据。
4.根据权利要求3所述的非易失性存储装置，其中位数数据包括单个位或多位标志。
5.根据权利要求2所述的非易失性存储装置，其中备用数据存储区域包括关于多个存储块的每一个的独立的备用数据。
6.根据权利要求1所述的非易失性存储装置，其中控制电路进一步构建为将存储块K定义为坏块。
7.根据权利要求1所述的非易失性存储装置，其中控制电路进一步构建为对存储块K中存储的数据执行回写到新的存储块中的回写操作。
8.根据权利要求1所述的非易失性存储装置，其中控制电路进一步构建为控制页缓冲器执行读取操作。
9.根据权利要求1所述的非易失性存储装置，其中存储单元阵列包括NAND闪存单元阵列。
10.根据权利要求8所述的非易失性存储装置，其中N＝2。
11.一种非易失性存储系统，包括：
存储控制器，构建为控制关于非易失性存储装置的读取操作，该非易失性存储装置包括：
存储单元阵列，包括多个存储块，每个存储块具有适用于存储N位的多个存储单元，其中N是大于1的整数，其中存储单元阵列包括适用于存储数据的主数据存储区域和适用于存储关于主存储区域中存储的数据的备用数据的备用数据存储区域；以及
页缓冲器，构建为执行关于存储单元阵列的读取操作并输出读取数据，
该存储控制器，构建为执行适用于检测并校正存储于存储块K的读取数据中的误差的误差校正性能(ECC)，并响应于误差检测降低从N到J的存储块K的多个存储单元中存储的位数，其中J是小于N但是大于0的整数。
12.根据权利要求11所述的非易失性存储系统，其中备用数据包括指示多个存储块之中的任意一个是否是坏块的单个位或多位标志。
13.根据权利要求11所述的非易失性存储系统，其中存储控制器包括执行ECC的单独的误差检测电路。
14.根据权利要求11所述的非易失性存储系统，其中非易失性存储装置包括控制电路，其构建为在存储控制器的控制下执行ECC。
15.根据权利要求14所述的非易失性存储系统，其中控制电路包括地址解码和控制电路。
16.根据权利要求14所述的非易失性存储系统，其中存储控制器进一步构建为执行适用于检测和校正误差并生成相应误差信息的软件；以及
其中控制电路适用于修改备用数据存储区域中的备用数据以响应于误差信息降低从N到J的存储块K的多个存储单元中存储的位数。
17.一种非易失性存储装置的读取方法，该非易失性存储装置包括多个存储块，每个存储块包括用于存储N位的存储单元，其中N是大于1的整数，该方法包括：
当接收到外部施加的关于存储块K的读取命令时，则确定存储块K中存储的读取数据是单个位数据还是多位数据；
如果所读取的数据是单个位数据并包括误差，则对单个位数据读取并执行误差校正操作，并将存储块K标记为坏块；
另外，如果所读取的数据是多位数据并包括误差，则对多位数据读取并执行误差校正操作，并降低从N到J的存储块K的存储单元中存储的位数，其中J是小于N但是大于0的整数。
18.根据权利要求17所述的读取方法，其中确定存储块K中存储的读取数据是单个位数据还是多位数据，控制页缓冲器执行读取操作的方式。
19.根据权利要求17所述的读取方法，其中与将存储块K标记为坏块相结合，执行关于存储块K中存储的读取数据回写于新的存储块的回写操作。
20.根据权利要求17所述的读取方法，其中多位数据是2位数据，并且读取为最低有效位或最高有效位。
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