CN101076888B - 形成双金属互补金属氧化物半导体集成电路 - Google Patents

形成双金属互补金属氧化物半导体集成电路 Download PDF

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Abstract

通过在先前由被图案化的栅极结构占据的沟槽中沉积金属层来形成互补金属氧化物半导体金属栅极晶体管。在一个实施例中，被图案化的栅极结构可由多晶硅形成。金属层可以具有最适用于形成一种类型的晶体管的功函数，但用于形成n和p型这两种晶体管。金属层的功函数可以被转化，例如通过离子注入以使其最适用于形成相反类型的晶体管。

Description

形成双金属互补金属氧化物半导体集成电路
背景
本发明涉及制造半导体器件的方法，尤其涉及带有金属栅电极的半导体器件。
带有由二氧化硅制成的极薄栅极电介质的MOS场效应晶体管可能会经历不可接受的栅极漏电流。从某些高介电常数(K)的电介质材料而非二氧化硅中形成栅极电介质能够降低栅极漏电流。如此处所使用的，高k电介质意味着其介电常数大于10。然而，在最初形成高k电介质膜时，它可能稍带缺陷结构。为了修补该膜，需要在相对较高的温度下对其进行退火。
因为这一高k电介质层可能与多晶硅不相容，所以就期望在包括高k栅极电介质的器件内使用金属栅电极。在制造包括金属栅电极的CMOS器件时，需要制造由不同材料制成的NMOS和PMOS栅电极。可以使用置换栅极工艺来形成由不同金属制成的栅电极。在该工艺中，由一对隔离物括起的第一多晶硅层被选择性地从第二多晶硅层上去除以在各隔离片之间形成沟槽。用第一金属填充该沟槽。第二多晶硅层随后被去除，并用与第一金属不同的第二金属进行置换。
于是，就需要替换的方式来形成置换金属栅电极。
附图简述
图1A至1N代表在实施本发明的方法的实施例时可形成的结构的横截面。
在各附图中示出的结构元件未按比例绘出。
详细描述
图1A至1N示出了在实施本发明的方法的实施例时可形成的结构。一开始，在衬底100上形成高k栅极电介质层170和牺牲金属层169，从而形成图1A的结构。衬底100可以包括块硅或绝缘体上硅的子结构。可选地，衬底100可以包括其他材料，这些材料可以与硅结合或不与硅结合，诸如：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成衬底100的材料的若干示例，但是可用作构建半导体器件的基础的任何材料都落入本发明的精神和范围内。
可用于制造高k栅极电介质层170的部分材料包括：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。特别优选的材料包括氧化铪、氧化锆、氧化钛和氧化铝。虽然在此描述了可以用于形成高k栅极电介质层170的材料的若干示例，但是该层可以由用于降低栅极漏电流的其他材料制成。层170的介电常数高于10，并且在一个实施例中是15至25。
可以使用例如传统化学汽相沉积(“CVD”)、低压CVD或物理汽相沉淀(“PVD”)工艺等传统沉积法在衬底100上形成高k栅极电介质层170。较佳地，使用传统的原子层CVD工艺。在这一工艺中，金属氧化物前体(例如，金属氯化物)和蒸汽以选定的流速被送入CVD反应器，随后该CVD反应器在选定的温度和压力下工作以在衬底100和高k栅极电介质层170之间生成原子平滑界面。CVD反应器应该工作足够长的时间以形成带有期望厚度的层。在大多数应用中，高k栅极电介质层170的厚度例如可以小于60埃，且在一个实施例中在约5埃至约40埃之间。
可以在电介质层170上形成牺牲金属层169。牺牲金属层169可以能够耐受高温(高于450℃)而不会与上覆材料反应的任何金属。作为一个示例，牺牲金属层14可由氮化钛形成。在一个实施例中，可以通过溅射来形成层169。在另一个实施例中，可通过原子层沉积来形成层169。
在衬底100上形成高k栅极电介质层170和牺牲金属层169之后，如图1B所示在高k栅极电介质层170上形成牺牲层171。在此实施例中，随后在牺牲层171上形成硬掩模层172，从而生成图1B的结构。牺牲层171可以含有多晶硅，并且可使用传统的沉积工艺被沉积在牺牲金属层169上。牺牲层171的厚度例如可以在约100至约200埃之间，并且在一个实施例中在约500至约1600埃之间。
硬掩模层172可含有厚度在例如100埃至1000埃的氮化硅，并且在一个实施例中其厚度可以是约200至约350埃。可以在牺牲层171上形成硬掩模层172。
随后可以对牺牲层171和硬掩模层172形成图案以形成被图案化的硬掩模层130、131以及被图案化的牺牲层104、106和109，如图1C所示。可以使用传统的湿法或干法蚀刻工艺来去除硬掩模层172、牺牲金属层169和牺牲层171的未受保护部分。在此实施例中，在这些层已经被蚀刻掉之后，去除高k栅极电介质层170的露出部分174。
虽然可以使用干法或湿法蚀刻技术来去除高k栅极电介质层170的露出部分174，但是难以使用这一工艺在不对相邻结构产生不利影响的前提下蚀刻该层。难以使用干法蚀刻工艺来选择性地相对于下面的衬底蚀刻高k栅极电介质层170，而湿法蚀刻工艺会各向同性地蚀刻高k栅极电介质层170，从而以非期望的方式底切了上覆的牺牲层104和106。
为了降低高k栅极电介质层170的横向去除，在蚀刻该层的露出部分174时，可以修改高k栅极电介质层170的露出部分174以便于相对于该层的覆盖部分175选择性地去除露出部分。可以通过在蚀刻牺牲层171之后向高k栅极电介质层170的露出部分174添加杂质来修改该露出部分174。可以使用等离子体增强的化学汽相沉积(“PECVD”)工艺来向高k栅极电介质层170的露出部分174添加杂质。在该PECVD工艺中，可以在撞击等离子体之前先将卤素或卤化物气体(或这些气体的组合)送入反应器。反应器应该在合适的条件(例如，温度、压力、射频和功率)下工作足够的时间来修改露出部分174以确保能够相对于其他材料选择性地将其去除。在一个实施例中，使用例如在小于约200瓦特下工作的低功率PECVD工艺。
在一个实施例中，以合适的流速将溴化氢(“HBr”)和氯(“Cl2”)气体送入反应器以确保由这些气体生成的等离子体能够以期望的方式修改露出部分174。施加在约50至约100瓦特之间的晶片偏置(例如，约100瓦特)足够的时间以完成对露出部分174的期望变换。持续时间少于一分钟，并且或许短到5秒种的等离子体暴露足以引发该转化。
在已经修改了露出部分174之后，就能将其去除。添加的杂质的存在使得可以选择性地相对于覆盖部分175来去除露出部分，以生成图1D的结构。在一个实施例中，可以通过将露出部分174暴露在相对较强的酸中，例如基于卤化物的酸(诸如氢溴酸或氢氯酸)或磷酸来去除露出部分174。当使用基于卤化物的酸时，该酸优选地包括体积在约0.5％至约10％之间的HBr或HCl，并且更优选地体积约为5％。使用这种酸的蚀刻工艺可以在室温或接近室温下发生，并且持续约5至约30分钟之间，虽然在需要时可以使用更长的暴露时间。当使用磷酸时，该酸可以包括体积在约75％至约95％之间的H3PO4。使用这种酸的蚀刻工艺例如可在约140℃至约180℃之间发生，并且在一个实施例中在约160℃发生。当使用磷酸时，暴露步骤可以持续约30秒至约5分钟之间，并且对厚度为20埃的膜来说为1分钟。
图1D代表了可以在制造互补金属氧化物半导体(“CMOS”)时形成的中间结构。该结构包括如图1E所示的衬底100的第一部分101和第二部分102。隔离区103将第一部分101与第二部分102分隔。隔离区103包括二氧化硅或者可以分隔晶体管的活性区的其他材料。可以在第一高k栅极电介质层105上形成第一牺牲层104，而在第二高k栅极电介质层107上形成第二牺牲层106。在牺牲层104和106上形成硬掩模130和131。
在形成图1D的结构之后，可以在牺牲层104和106的相对侧上形成隔离物。当这些隔离物包括氮化硅时，它们就可按如下方式形成。首先，在整个结构上沉积例如厚度少于约1000埃的厚度基本均匀的氮化硅，从而产生如图1E所示的结构。可以使用传统的沉积工艺来产生该结构。
在一个实施例中，直接在衬底100和牺牲层104和106的相对侧上沉积氮化硅层134，而不是首先在衬底100和层104和106上形成缓冲氧化物层。然而，在可选实施例中，可以在形成层134之前形成这一缓冲氧化物层。类似地，虽然未在图1E中示出，但是可以在蚀刻层134之前在该层上形成第二氧化物。如果被使用，则该氧化物使得随后的氮化硅蚀刻步骤能生成L形的隔离物。
可以使用用于各向异性地蚀刻氮化硅的传统工艺来蚀刻氮化硅层134以形成图1F的结构。作为该蚀刻步骤的结果，牺牲层104由一对侧壁隔离物108和109括起，而牺牲层106由一对侧壁隔离物110和111括起。
一种典型的做法是期望在牺牲层104和106上形成隔离物108、109、110和111之前执行多个掩膜和离子注入步骤(图1G)以在接近层104和106处形成轻度注入区135a至138a(最终将用作器件源极和漏极区的尖端区)。同样是一种典型做法，可以在形成隔离物108、109、110和111之后通过将离子注入衬底100的部分101和102并随后应用合适的退火步骤来形成源极和漏极区135至138。
用于形成衬底100的部分101内的n型源极和漏极区的离子注入和退火序列还可以同时将牺牲层104n掺杂为型。类似地，用于形成衬底100的部分102内的p型源极和漏极区的离子注入和退火序列还可以同时将牺牲层106掺杂为p型。当用硼来掺杂牺牲层106时，该层应该包括足够浓度的元素以确保用来去除n型含锗层104的后续的湿法蚀刻工艺将不会去除大量的p型牺牲层106。
退火将活化在先前被引入源极和漏极区以及尖端区并被引入牺牲层104和106的掺杂物。在一个优选实施例中，可以应用在超过约1000℃发生的，并且优选地在1080℃发生的快速热退火。除了活化掺杂物之外，该退火还能修改高k栅极电介质层105、107的分子结构以形成能展示出改进的性能的栅极电介质层。
因为安放了牺牲金属层169，所以可以从这些高温步骤中得到性能更好的电介质层170而不会在高介电常数电介质层170和牺牲层171之间产生明显的反应。
在形成了隔离物108、109、110和111之后，可以在器件上沉积电介质层112，从而产生图1G的结构。电介质层112可以含有二氧化硅或低k材料。电介质层112可掺杂有磷、硼或其他元素，并且可以使用高密度等离子体沉积工艺来形成。通过该工艺阶段，已经形成由硅化区139、140、141和142覆盖的源极和漏极区135、136、137和138。可以通过将离子注入衬底并在随后活化它们来形成这些源极和漏极区。可选地，对本领域普通技术人员来说显而易见的是可以使用外延生长工艺来形成源极和漏极区。
通常使用氮化物隔离物、源极/漏极、和硅化物成形技术来制造图1G的结构。该结构可以包括使用传统工艺步骤形成的其他特征，这些特征未被示出以免淡化本方法。
从硬掩模130和131上去除电介质层112，再从被图案化的牺牲层104和106上去除硬掩模130和131，从而生成图1H的结构。可以应用传统的化学机械抛光(CMP)操作来去除部分电介质层112和硬掩模130、131。可以去除硬掩模130和131来露出被图案化的牺牲层104和106。当抛光电介质层112时，可以从层104和106的表面上抛光硬掩模130和131，因为它们将在此工艺阶段内起作用。
在形成图1H的结构之后，可以去除牺牲层104或106以生成沟槽113，从而产生如图1I所示的结构。可以使用1％的HF溶液15至30秒来去除在剩余的多晶硅上形成的化学氧化物。
在第二实施例中，应用对牺牲层104的选择性优于牺牲层106的湿法蚀刻工艺来去除层104和169，而不去除层106的重要部分。当牺牲层104是n型掺杂，而牺牲层106是p型掺杂(例如，用硼)时，这一湿法蚀刻工艺可以包括在足够的温度下将牺牲层104暴露给含有氢氧化物源的水溶液足够的时间以基本去除全部的层104。这一氢氧化物源可包括在去离子水中体积在约2％至约30％之间的氢氧化铵或氢氧化四烃基铵，例如氢氧化四甲基铵(“TMAH”)。通过暴露给温度保持在约15℃至约90℃(例如，低于40℃)的在去离子水中体积占约2％至约30％的氢氧化铵的溶液就能够选择性地去除任何剩余的牺牲层104。在优选地持续至少一分钟的该暴露步骤中，期望施加频率在约10kHz至约2000kHz之间而耗散约1至约10瓦特/cm2之间的的超声能。
在第二实施例中，通过在25℃将牺牲层104暴露给在去离子水中体积占约15％的氢氧化铵的溶液约30分钟，同时施加频率为约1000kHz而耗散约5瓦特/cm2的超声能，来选择性地去除厚度约为1350埃的牺牲层104。这一蚀刻工艺应该基本上去除了所有的n型牺牲层而不去除有意义的量的p型牺牲层。
作为第三实施例，可以通过将牺牲层104暴露给温度维持在约60℃至90℃之间的在去离子水中体积占约20％至约30％的TMAH溶液至少一纷争，同时施加超声能，来选择性地去除牺牲层104。通过在80℃下将牺牲层104暴露给在去离子水中体积占约25％的TMAH的溶液约2分钟，同时施加频率为约1000kHz而耗散约5瓦特/cm2的超声能，来选择性地去除厚度约为1350埃的牺牲层104，就可以基本上去除所有的层104而不去除大量层106。第一高k栅极电介质层105应该厚到足以防止用于去除牺牲层104的蚀刻剂到达位于第一高k栅极电介质层105之下的沟道区。
牺牲金属层169也可以通过选择性蚀刻来去除。在某些实施例中，不去除层169。在某些实施例中，可以在形成置换金属栅极之前去除电介质层105。在这一情况下，可以在形成置换栅极之前形成金属氧化物栅极电介质。
在示出的实施例中，可以直接在层105上以及沟槽113中形成n型金属层180以生成图1J的结构。n型金属层180可以包含任何n型导电材料。n型金属层180优选地具有使其适于制造用于半导体器件的金属NMOS栅极电极的热稳定性。在一个实施例中，层180的厚度可以在30至1000埃之间，并且可通过物理汽相沉淀或化学汽相沉积来沉积。
用于形成n型金属层180的材料包括：铪、锆、钽、钛、铝和它们的合金，例如包括这些元素的金属碳化物，即碳化铪、碳化锆、碳化钽、碳化钛和碳化铝。可以使用公知的PVD或CVD工艺，例如传统的溅射或原子层CVD工艺而在第一高k栅极电介质层105上形成n型金属层180。
可以掩模p型侧200并在n型侧202上沉积n型层115以形成图1K的结构。在一个实施例中，层115可与层180相同。
n型金属层115和180可以用作功函数在约3.9eV至约4.2eV之间且厚度在约100埃至约2000埃之间，在一个实施例中更具体地在500埃至1600埃之间的金属NMOS栅电极。虽然图1k代表了其中n型金属层115和180填充全部沟槽113的结构，但是在可选实施例中，n型金属层115也可以仅填充部分沟槽113，而该沟槽的剩余部分则用易于抛光的材料，例如钨、铝、钛或氮化钛来填充。使用电导率更高的填充金属来代替功函数金属能改进栅极叠层的整体电导率。在这一可选实施例中，用作功函数金属的n型金属层115厚度可以在约50至约1000埃之间，例如至少约100埃。
在沟槽113包括功函数金属和沟槽填充金属两者的实施例中，所得的金属NMOS栅电极可被认为包含功函数金属和沟槽填充金属两者的组合。如果沟槽填充金属沉积在功函数金属之上，则沟槽填充金属在被沉积时覆盖整个器件，从而形成类似图1J的结构的结构。随后必须抛光该沟槽填充金属以使其仅填充沟槽，从而产生类似图1K的结构的结构。
在示出的实施例中，在沟槽113内形成n型金属层115之后，可以去除p型侧200的掩模并抛光掉层180的水平部分以及层115的水平部分，并且可以掩模n型侧202。随后，如图1L所示，在p型侧200上执行功函数调节注入I。注入的种类例如可以是例如氮、氧、氯、氟或溴，以增大n型层180的功函数，从而使其在更适用于p型晶体管。可选地，可以通过等离子体增强的离子注入、熔炉扩散或等离子体沉积等来帮助功函数增大种类。可以添加该种类直到该种类占据了露出层180的约3至约50的原子百分比。在许多情况下，在约5至约10的原子百分比之间的掺杂就已足够。如果沟槽113带有凹角轮廓，则可以使用成角注入。
在此实施例中，可以在层180上直接形成p型金属层116以填充p型侧200上的沟槽115并生成图1M的结构。P型金属层116可以包含从中可以获得金属PMOS栅电极的任何p型导电材料。P型金属层180优选地具有使其适用于制造用于半导体器件的金属PMOS栅电极的热稳定性。
可用于形成p型金属层116的材料包括：钌、钯、铂、钴、镍以及导电的金属氧化物，例如氧化钌。可以使用公知的PVD或CVD工艺，例如传统的溅射或原子层CVD工艺而在第二高k栅极电介质层107上形成P型金属层116。如图1N所示，可以在除填充沟槽113以外地方去除P型金属层116。可以经由将电介质112用作蚀刻或抛光停止的湿法或干法蚀刻工艺，或合适的CMP操作而从器件其他部分中去除层116。
P型金属层116可以用作功函数在约4.9eV至约5.2eV之间且厚度在约100埃至约2000埃之间，在一个实施例中更具体地在500埃至1600埃之间的金属NMOS栅电极。虽然图1M和1N代表了其中P型金属层116填充全部沟槽115的结构，但是在可选实施例中p型金属层也可以仅填充部分沟槽115。与金属NMOS栅电极的情况类似，可以用易于抛光的材料，例如钨、铝、钛或氮化钛来填充该沟槽的剩余部分。在一可选实施例中，用作功函数金属的P型金属层116的厚度可以在约50至约1000埃之间。与金属NMOS栅电极的情况类似，在沟槽150包括功函数金属和沟槽填充金属两者的实施例中，所得的金属PMOS栅电极可被认为包含功函数金属和沟槽填充金属两者的组合。
在除填充沟槽113之外的地方去除了金属层116之后，可以使用任何传统沉积工艺在电介质层112、金属NMOS栅电极115和金属PMOS栅电极116上沉积覆盖电介质层。在沉积这一覆盖电介质层之后的用于完成该器件的工艺步骤，例如形成器件触点、金属互连和钝化层的步骤对本领域普通技术人员来说是显而易见，因此无需在此讨论。
虽然已经参考了有限数目的实施例描述了本发明，但是本领域普通技术人员应该可以从中理解各种修改和变换。所附权利要求书旨在覆盖落入本发明的精神和范围内的所有这些修改和变化。

Claims (1)

1.一种制造半导体器件的方法，包括：
在半导体衬底上形成牺牲层，并对所述牺牲层形成图案以形成用于n型和p型晶体管的栅极结构；
用绝缘体材料覆盖所述栅极结构以形成电介质层；
通过去除所述栅极结构而在所述电介质层中形成隔离的第一和第二沟槽；
在第一沟槽中沉积第一n型金属层的第一部分，并在第二沟槽中沉积所述第一n型金属层的第二部分；
使用所述第一n型金属层的第一部分来形成n型晶体管，并在所述第一沟槽中以及所述电介质层上的所述第一n型金属层的第一部分上沉积第二n型金属层；
对在所述电介质层上扩展的所述第二n型金属层以及在所述第二沟槽中的所述第一n型金属层进行离子注入以增加所述第一n型金属层的所述第二部分的功函数；
去除在所述电介质层上的所述第二n型金属层；
使用所述第一n型金属层的所述第二部分来形成p型晶体管，并在所述第二沟槽中以及所述电介质层上的所述第一n型金属层的第二部分上沉积p型金属层；以及
去除在所述电介质层上的所述p型金属层。
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