CN100585832C - 形成具有替代金属栅电极的集成电路 - Google Patents

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Abstract

在金属栅替代工艺中，可形成至少两个多晶硅层或其它材料的叠层。可在该叠层上形成侧壁隔片。然后可将叠层平坦化。接着，可选择性地去除该叠层的上层。然后，可选择性地去除侧壁隔片的暴露部分。最后，可去除叠层的下部以形成可用金属替代填充的T形沟槽。

Description

形成具有替代金属栅电极的集成电路
背景
本发明涉及半导体器件的制造方法，尤其涉及具有金属栅电极的半导体器件。
当制造包括金属栅电极的互补金属氧化物半导体(CMOS)器件时，可利用替代金属栅工艺来由不同的金属形成栅电极。在该工艺中，去除由一对隔片夹在中间的第一多晶硅层以在隔片之间形成沟槽。用第一金属填充该沟槽。然后去除第二多晶硅层，并用不同于第一金属的第二金属来代替第二多晶硅层。
现今用于蚀刻多晶硅层的工艺生成图案化多晶硅层。使用侧壁隔片来形成分级结源漏区。最后用层间电介质填充该结构。通过紧密间距技术，可能在栅结构之间形成层间电介质中的空隙。这些空隙会致使产品不能使用。
附图简述
图1A-1C表示可在实现本发明的方法的一个实施例时形成的结构的横截面图。
图2A-2O表示可在实现应用于替代金属栅工艺的本发明的方法的一个实施例时形成的结构的横截面图。
在这些附图中所示的特征不是按比例绘制的。
详细描述
在以下描述中，陈述了众多细节以提供对本发明的全面理解。然而，本领域的技术人员可以明白，本发明可通过除这里清楚描述的方式外的多种方式来实施。因此，本发明不限于以下公开的具体细节。
图1A-1C示出可在实现本发明的方法的一个实施例时形成的结构。最初，在衬底100上形成介电层101，在介电层101上形成层102a和102b，并在层102上形成硬掩模104，从而生成图1A的结构。在某些实施例中，可在层102a和102b之间形成蚀刻停止层10。作为一个实施例，蚀刻停止层10可由诸如热生长的氧化硅之类的电介质形成。在一个实施例中，层10可介于10埃至30埃之间(例如，20埃)。
在某些实施例中，层102a和102b可由诸如多晶硅之类的同一材料形成。在其它实施例中，层102a和102b可由不同的材料形成，使得例如即使在不采用蚀刻停止层10时也可在不大量蚀刻层102b的情况下选择地蚀刻层102a。例如，层102a和102b中的一层可以是硅，而另一层可以是锗。
衬底100可包括体硅或绝缘体上硅(silicon-on-insulator)子结构。或者，衬底100可包括其它材料，与硅结合或不与硅结合皆可，诸如锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等。虽然这里描述了可形成衬底100的材料的几个例子，但是可用作在其上构造半导体器件的基础的任何材料都落入本发明的精神和范围内。
介电层101可包括二氧化硅、氮化二氧化硅、高介电常数(k)介电层、或可保护衬底100的其它材料。高k电介质具有大于10的介电常数。层102a和102b的厚度可以介于约50埃至约1000埃之间，以及介于约250埃至约500埃之间。介电层101、层102和掩模层103可利用常规的处理步骤来形成。
在形成图1A的结构后，可将器件转移到如电子回旋共振蚀刻器之类的高密度等离子体蚀刻工具中，并放置在位于该工具中的卡盘上。然后可操作该蚀刻工具以蚀刻掩模层103，从而生成如图1B所示的硬掩模104。取决于用于形成掩模层103的材料，该层可通过将其暴露于从C4F8、氩和氧得到的等离子体或从CH3F、一氧化碳和氧得到的等离子体来蚀刻。
在形成硬掩模104后，蚀刻层102以生成图案化层105a和105b，如图1C所示。图案化层105a具有上表面106，而层105b具有下表面107。对于一个实施例，上表面106的宽度可小于或等于约45埃，下表面107的宽度可小于或等于约40埃，且上表面106的宽度至少比下表面107的宽度大约5埃。在一个实施例中，下表面107以小于约87°的角接触介电层101，但该角度足够大以允许在层105的侧面形成氮化硅隔片。在其它实施例中，可采用相反倾斜的侧面或垂直侧面。
层102a可通过将由氯、溴化氢、氧和氩的组合得到的等离子体应用于层102a足够长的时间以去除该层的暴露部分来图案化。如果蚀刻层102a的同时介电层101被充电，则可得到图1C所示的倒锥形轮廓，因为带电的介电层可促进层102的下部处比该层的上部处略快一些的蚀刻速率。介电层101可足够厚以基本在蚀刻多晶硅层102的整个时间上维持电荷。
介电层101可在整个蚀刻过程中通过在该操作期间控制传递到蚀刻工具的卡盘的射频(RF)偏置功率来维持带电。在一个实施例中，在蚀刻层102时施加到卡盘的RF偏置功率小于约100瓦。将RF偏置功率施加到卡盘的频率可被选择成确保在蚀刻多晶硅层102时介电层101维持带电。施加的最优RF偏置功率和传递该功率的最优频率可取决于用于蚀刻层102的具体蚀刻工具。
图2A表示可在制造互补金属氧化物半导体(CMOS)器件时形成的中间结构。该结构包括衬底200的第一部分201和第二部分202。隔离区203将第一部分201与第二部分202隔开。隔离区203可包括可分隔晶体管的有源区的二氧化硅或其它材料。
在该实施例中，第一层204a和204b形成于第一虚介电层205上，而第二层206a和206b形成于第二虚介电层207上。在一些实施例中，可设置蚀刻停止层10。层204a和204b以及层206a和206b可对应于前一实施例中的层102和102b。在某些实施例中也可提供蚀刻停止层10。硬掩模230、231形成于层204、206上。第一虚介电层205和第二虚介电层207可各自包括二氧化硅或可保护衬底的其它材料-例如，氮氧化硅、氮化硅、碳掺杂的二氧化硅或氮化二氧化硅。在一个实施例中，虚介电层205、207可足够厚以基本在蚀刻多晶硅层的整个时间上维持电荷。
正如在以上所述的实施例中一样，层204a、204b、206a和206b的厚度在约50埃至约100埃之间，例如在约250埃至约800埃之间。硬掩模230、231可包括氮化硅、二氧化硅和/或氮氧化硅，且厚度可以在约100埃和约1000埃之间。在一个实施例中，以上描述的处理步骤可用于形成具有倒锥形轮廓的图案化多晶硅层204、206。也可采用非倒转的或直线轮廓。在形成图案化多晶硅层204、206后，可应用常规的蚀刻工艺来生成图案化虚介电层205、207。
在形成图2A的结构后，在图案化层204、206的相对侧上形成隔片。当这些隔片包括氮化硅时，它们可由以下方式形成。首先，将厚度基本均匀(例如，小于约1000埃厚)的氮化硅层234沉积在整个结构上，从而形成图2B所示的结构。可使用常规的沉积工艺来生成该结构。
在一个实施例中，将氮化硅层234直接沉积在衬底200、硬掩模230、231和图案化层204、206的相对侧上，而不先在衬底200和层204、206上形成缓冲氧化物层。然而，在另一个实施例中，可在形成层234之前形成缓冲氧化物层。类似地，尽管在图2中未示出，但可在蚀刻层234之前在该层上形成第二氧化物。如果采用的话，则这一氧化物可使后面的氮化硅蚀刻步骤能够生成L形隔片。
氮化硅层234可利用用于各向异性地蚀刻氮化硅的常规工艺来蚀刻以形成图2C的结构。当硬掩模230、231包括氮化硅时，可采用定时的蚀刻以防止各向异性蚀刻步骤在蚀刻氮化硅层234时去除硬掩模230、231。作为该蚀刻步骤的结果，图案化层104由一对侧壁隔片208、209夹在中间，而图案化层206由一对侧壁隔片210、211夹在中间。
正如一般所做的，期望在图案化层204、206上形成隔片208、209、210、211之前进行多次掩模和离子注入步骤，以在层204、206附近形成轻注入区243(最后将用作器件的源区和漏区235-238的尖端区)。同样如一般所做的，在形成隔片208、209、210、211之后，可通过将离子注入到衬底200的部分201和202中然后应用适当的退火步骤来形成源区和漏区。
用于在衬底200的部分201中形成n-型源区和漏区的离子注入和退火工序可同时将图案化层204掺杂为n-型。类似地，用于在衬底200的部分202中形成p-型源区和漏区的离子注入和退火工序可将图案化层206掺杂为p-型。当用硼掺杂图案化多晶硅层206时，该层应包括足够浓度的该元素以确保用于去除n-型图案化层204的后续湿法蚀刻处理不会去除大量的p-型图案化层206。
虚介电层205、207可以足够厚以防止大量的离子渗透过层204、206和层205、207。利用相对厚的虚介电层可使用于将离子注入到源区和漏区的处理最优化而不必考虑该处理是否会将过多的离子驱入沟道。在离子注入和退火步骤后，可利用公知的处理步骤将部分源区和漏区转变成硅化物。当在源区和漏区中形成硅化物时，硬掩模230、231可防止层204、206转变成硅化物。源区和漏区235、236、237、238和尖端区243由硅化区239、240、241、242覆盖。
隔片208、209、210和211可通过利用用于蚀刻氧化物隔片的氢氟酸或用于蚀刻氮化物隔片的磷酸的湿法蚀刻来腐蚀以增加栅之间的间距，如图2E所示。所得的隔片209可以具有显著小于其原始高度和图案化层204、206的高度的高度。这允许图2F所示的层间电介质212的无空隙沉积。在某些实施例中，也可在同一过程中去除硬掩模230和231。
在腐蚀隔片208、209、210、211之后，可将介电层212沉积在该器件上，从而形成图2F的结构。介电层212可包括二氧化硅或低介电常数材料。可用磷、硼或其它元素来掺杂介电层212，并可利用高密度等离子体沉积工艺来形成介电层212。正如本领域的技术人员明白的，可使用常规的处理步骤、材料和设备来形成这些结构。
从图案化层204、206上去除介电层212，从而形成图2G的结构。可应用常规的化学机械抛光(″CMP″)来去除该部分介电层212和硬掩模230、231。
在形成图2F的结构后，去除图案化层204a以形成位于侧壁隔片208、209之间的沟槽213，从而形成图2G所示的结构。在一个实施例中，应用对于图案化层206上的层204a和层204b和/或蚀刻停止层10有选择性的湿法蚀刻工艺来去除层204a而不去除层206或层204的大部分。
当图案化层204a掺杂为n-型，而图案化层206a是掺杂为p-型(例如，用硼)的多晶硅时，这一湿法蚀刻工艺可包括将图案化层204a在足够的温度下暴露于包含氢氧化物源的水溶液中足够长的时间以基本去除所有的层204a。当层204a是硅而层204b是锗时，或者当采用二氧化硅蚀刻阻挡层10时，该氢氧化物源可包括去离子水中的约1％至约10％体积(例如，3％)的氢氧化铵或氢氧化四烷基铵，例如，氢氧化四甲基铵(″TMAH″)。
图案化层204a可通过将其暴露在一种维持在约10℃至约30℃之间的温度下(较佳的是15℃)、包括去离子水中约2％至约30％体积的氢氧化铵的溶液中来选择性地去除。在可持续至少一分钟的该暴露步骤期间，期望以约0.5MHz至1.5MHz之间(例如0.9MHz)的频率施加声能，同时以约1至约10瓦/cm2之间(例如，5瓦/cm2)耗散。
作为选择，如果上层204a是锗而下层204b是硅，则图案化层204b可通过将其暴露在一种维持在约20℃至约45℃之间的温度下、包括去离子水中约5％至约30％体积(例如6.7％)的8-12.5的PH范围(例如，9-10)的过氧化氢的溶液中至少30分钟、同时选择地施加声能来选择性地去除。可在不去除大量的层206a或层204b的情况下去除基本上所有的层204a，尤其是如果层204b由蚀刻停止层10分离或具有与层204a显著不同的蚀刻速率的时候。也可采用定时的蚀刻。第一虚介电层205应足够厚以防止为去除图案化层204所施加的蚀刻剂到达位于第一虚介电层205之下的沟道区。
接着，可蚀刻掉隔片208和209的上面的暴露部分。这可通过对隔片材料有选择性的蚀刻来完成。在一个实施例中，选择性的隔片蚀刻可采用在150℃-170℃的温度范围内(例如158℃)、且溶剂中溶解有1％至5％的氮化物的去离子水中的80％-90％(例如88％)体积的磷酸作为氧化物蚀刻抑制剂以减小层间电介质的变薄。可全部或部分地去除剩余的层204b上的隔片208、209的一部分。
因此，图2H中所示的结构具有形成于其中的锥形间隙213。其后，可利用选择性蚀刻来去除层204b和/或剩余的蚀刻停止层10。示于图2H中的所得的结构没有任何图案化层204。它具有在顶部的较宽的开口213和在底部的略窄的开口，这将促进如以下描述的后续的间隙213的填充。
在去除图案化层204之后，去除第一虚介电层205。当第一虚介电层205包括二氧化硅时，它可利用对于二氧化硅有选择性的蚀刻工艺来去除以生成图2I的结构。这种蚀刻工艺包括：将层205暴露于包括去离子水中的约1％HF的溶剂中，或应用采用基于碳氟化合物的等离子体的干法蚀刻工艺。应将层205暴露有限的时间，因为用于去除层205的蚀刻工艺也可去除部分的介电层212。
在去除第一虚介电层205之后，在沟槽213的底部处的衬底200上形成栅介电层214，从而生成图2J的结构。在一个实施例中，栅介电层的厚度可以是隔片208、209的10％。虽然栅介电层214可包括用作用于包括金属栅电极的NMOS晶体管的栅电介质的任何材料，但栅电介质层214可包括高k电介质材料。可用于形成高k栅电介质214的材料中的某一些包括：氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸铅锌。特别优选的是氧化铪、氧化锆和氧化铝。虽然这里描述了可用于形成高k栅介电层214的材料的几个例子，但该层可由其它材料形成。关于“高k”指的是具有大于10的介电常数的材料。
可利用常规的沉积方法，例如，常规的化学气相沉积(“CVD”)、低压CVD或物理气相沉积(“PVD”)工艺，在衬底200上形成高k栅介电层214。较佳地是，采用常规的原子层CVD工艺。在这种工艺中，可将金属氧化物前体(例如，金属氯化物)和蒸汽以选定的流速供给CVD反应器，该CVD反应器然后在选定的温度和压力下工作以生成衬底100和高k栅介电层170之间的原子级光滑界面。CVD反应器应工作足够长的时间以形成具有期望厚度的层。在大部分应用中，高k栅介电层214的厚度小于约60埃，例如厚度介于约5埃至40埃之间。
正如图2K所示，当使用原子层CVD工艺来形成高k栅电介质层214时，该层除形成于沟槽的底部外还形成于沟槽213的侧面。如果高k栅电介质层214包括氧化物，则它可显示出任意表面位置处的氧空穴和不可接受的杂质级别，这取决于用于形成它的工艺。期望在沉积层214之后从层214中去除杂质，并使其氧化以生成具有接近理想的金属：氧化学计量的层。
为了从该层中去除杂质并增加该层的氧含量，可将湿法化学处理应用于高k栅电介质层214。这种湿法化学处理可包括将高k栅介电层214在足够的温度下暴露于含有过氧化氢的溶液中足够长的时间以从高k栅介电层214中去除杂质并增加高k栅介电层214的氧含量。暴露高k栅介电层214的适当时间和温度可取决于对于高k栅介电层214的期望的厚度和其它特性。
当将高k介电层214曝露于基于过氧化氢的溶液中时，可采用含有约2％至约30％体积的过氧化氢的水溶液。该暴露步骤可在约15℃至约40℃之间进行至少一分钟。在特别优选的实施例中，高k栅介电层214在约25℃的温度下暴露于含有约6.7％体积的H2O2的水溶液中约10分钟。在该暴露步骤期间，期望以约10KHz至约2000KHz之间频率施加声能，同时以约1至10瓦/cm2之间耗散。在一个较佳实施例中，可以约100KHz频率施加声能，同时以约5瓦/cm2来耗散。
虽然在图2J中未示出，但期望在高k介电层214上形成不大于约5层单分子层厚度的覆盖层。这一覆盖层可通过将1层或5层硅或其它材料的单分子层溅射到高k栅介电层214的表面上来形成。然后例如利用等离子体增强的化学气相沉积工艺或含有氧化剂的溶液将该覆盖层氧化，以形成覆盖的电介质氧化物。
尽管在某些实施例中期望在栅介电层214上形成覆盖层，但在所示的实施例中，n-型金属层215直接形成于层214上以填充沟槽213并生成具有金属层215的图2K的结构。沟槽213的锥形排列可促进沟槽填充。n-型金属层215可包括可用其获得金属NMOS栅电极的任何n-型导电材料。可用于形成n-型金属层215的材料包括：铪、锆、钛、钽、铝及其合金，例如包括这些元素的金属碳化物，即，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n-型金属层215可利用公知的PVD或CVD工艺(例如，常规的溅射或原子层CVD工艺)形成于高k栅介电层214上。
如图2L所示，除填充沟槽213的n-型金属层215外，将n-型金属层215去除。可经由湿法或干法蚀刻工艺或适当的CMP操作将层215从器件的其它部分去除。当从电介质212的表面去除层215时，电介质212可用作蚀刻或抛光停止。其余的金属层215可具有V形，且具有较宽的上部和较窄的下部。
n-型金属层215可用作具有介于约3.9eV至约4.3eV之间的功函、介于100埃至2000埃之间的厚度(例如在约500埃至约1600埃之间)的金属NMOS栅电极。虽然图2L和2M表示其中n-型金属层215填充所有的沟槽213的结构，但在替换实施例中，n-型金属层215可以仅填充部分沟槽213，同时其余的沟槽用例如钨、铝、钛或氮化钛等易于抛光的材料来填充。在这一替换实施例中，用作功函金属的n-型金属层215约50埃至约1000埃厚。
在其中沟槽113既包括功函金属又包括沟槽填充金属的实施例中，可认为所得的金属NMOS栅电极包括功函金属和沟槽填充金属两者的组合。如果将沟槽填充金属沉积在功函金属上，则沉积时沟槽填充金属可覆盖整个器件，从而形成如同图2K结构的结构。随后必须将该沟槽填充金属抛光回原样使得它仅填充沟槽，从而形成如同图2L结构的结构。
在所示实施例中，在沟槽213中形成n-型金属层215之后，将图案化层206a去除以生成位于侧壁隔片210、211之间的沟槽250。在涉及多晶硅层206的一个实施例中，层206a在足够的温度下(例如，在约60℃至约90℃之间)暴露于包括去离子水中的约20％至30％体积的TMAH的溶液中足够长的时间，同时施加声能，以去除所有的层206a而不去除大部分n-型金属层215、层206b或蚀刻停止层10(如果存在的话)。然后，可通过选择性蚀刻去除侧壁隔片210和211的暴露部分以产生图2M的结构。蚀刻停止层10如果存在的话也可被去除。
其后，可通过选择性地蚀刻来去除层206b。可利用类似于上述步骤的处理步骤将第二虚介电层207去除并用栅介电层260来代替。栅介电层260可包括高k栅介电层。可任选地，如上所述，在用p-型金属填充沟槽250之前可在栅介电层260上形成覆盖层(在其沉积以后将其氧化)。
然而，在该实施例中，在用层260代替层207后，在层260上直接形成p-型金属层216以填充沟槽250并生成图2O的结构。p-型金属层216可包括可用其获得金属NMOS栅电极的任何p-型导电材料。
可用于形成p-型金属层216的材料包括：钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。p-型金属层216可利用例如常规的溅射或原子层CVD工艺等公知的PVD或CVD工艺形成于栅介电层260上。如图2O所示，去除除其填充沟槽250的部分之外的p-金属层216。层216可经由湿法或干法蚀刻工艺或适当的CMP操作来从器件的其它部分去除，同时电介质212用作蚀刻或抛光停止。p-型金属层216可用作具有介于约5.0eV至约5.4eV之间的功函、介于约100埃至约2000埃之间的厚度(例如，介于约500埃至约1600埃之间)的金属PMOS栅电极。
虽然图2O表示其中p-型金属层216填充所有沟槽250的结构，但在替换实施例中，p-型金属层216可以仅填充部分沟槽250。如同金属NMOS栅电极一样，可用例如，钨、铝、钛或氮化钛等易于抛光的材料来填充其余的沟槽。在这一替换实施例中，用作功函金属的p-型金属层216的厚度可介于约50埃至约1000埃之间。类似于金属NMOS栅电极，在其中沟槽250既包括功函金属又包括沟槽填充金属的实施例中，可认为所得的金属PMOS栅电极包括功函金属和沟槽填充金属两者的组合。
虽然这里描述了可用于形成层204、206、虚介电层205、207和金属层215、216的材料的几个示例，但正如本领域的技术人员明白的，这些层可由许多其它的材料形成。虽然该实施例示出在形成金属PMOS栅电极之前形成金属NMOS栅电极，但替换实施例可在形成金属NMOS栅电极之前形成金属PMOS栅电极。
在去除除其填充沟槽250的部分以外的金属层216后，利用任何常规的沉积工艺将覆盖介电层(未示出)沉积在介电层212、金属NMOS栅电极215和金属PMOS栅电极216上。这一覆盖的介电层沉积之后用于完成该器件的处理步骤，例如形成器件的触点、金属互连和钝化层等是本领域的技术人员所熟知的，所以本文不再描述。
尽管已参考有限数量的实施例对本发明进行了描述，但本领域的技术人员可以明了众多修改和变体。所附权利要求书旨在涵盖落入本发明的真正精神和范围内的所有修改和变体。

Claims (5)

1.一种半导体结构，包括：
衬底；
所述衬底上的虚介电层；
所述虚介电层上的具有双层结构的图案化多晶硅层；
在所述图案化多晶硅层的相对侧上形成的侧壁隔片，所述侧壁隔片不在所述图案化多晶硅层上延伸；
在所述图案化多晶硅层上的介电层；
通过去除所述虚介电层、图案化多晶硅层和部分介电层而在所述侧壁隔片之间形成的沟槽；以及
在所述衬底上的沟槽底部处形成的栅电介质层。
2.如权利要求1所述的结构，其特征在于，所述栅电介质层具有大于10的介电常数。
3.如权利要求1所述的结构，其特征在于，包括在所述图案化多晶硅层上的蚀刻停止层。
4.如权利要求1所述的结构，其特征在于，所述图案化多晶硅层包括硅。
5.如权利要求1所述的结构，其特征在于，所述图案化多晶硅层包括锗。
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