CN101916771B - 用于制造具有高k栅极电介质层和金属栅电极的半导体器件的方法 - Google Patents

用于制造具有高k栅极电介质层和金属栅电极的半导体器件的方法 Download PDF

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Abstract

描述了一种用于制造半导体器件的方法。该方法包括在衬底上形成第一电介质层，然后在所述第一电介质层内形成沟槽。在衬底上形成第二电介质层之后，在所述第二电介质层的第一部分上的沟槽内形成第一金属层。然后在所述第一金属层上和在所述第二电介质层的第二部分上形成第二金属层。

Description

用于制造具有高K栅极电介质层和金属栅电极的半导体器件的方法
本发明专利申请是国际申请号为PCT/US2005/010920，国际申请日为2005年3月31日，进入中国国家阶段的申请号为200580012568.4，名称为“用于制造具有高K栅极电介质层和金属栅电极的半导体器件的方法”的发明专利申请的分案申请。
发明领域
本发明涉及用于制造半导体器件，尤其是包括金属栅电极的半导体器件的方法。
发明背景
具有由二氧化硅制成的非常薄的栅极电介质的MOS场效应晶体管可能经受不可接受的栅极泄漏电流。由某些高k电介质材料代替二氧化硅来形成栅极电介质可以降低栅极泄漏。但是，因为这种电介质可能不与多晶硅兼容，所以人们可能期望在包括高k栅极电介质的器件中使用金属栅电极。
当制造包括金属栅电极的CMOS器件时，替换栅工艺(replacement gate process)可以被用来用不同金属形成栅电极。在该工艺中，被一对间隔物框住(bracketed)的第一多晶硅层被去除，以在所述间隔物之间创建沟槽。用第一金属填充所述沟槽。然后，第二多晶硅层被去除，并且被替换为与第一金属不同的第二金属。因为这种工艺需要多个蚀刻、沉积和抛光步骤，所以半导体器件的高产量生产商可能不愿意使用它。
与其应用替换栅工艺来在高k栅极电介质层上形成金属栅电极，不如使用减去法。在这种工艺中，通过在电介质层上沉积金属层、掩蔽所述金属层、然后去除金属层未被覆盖的部分和下面的电介质层的部分，来在高k栅极电介质层上形成金属栅电极。遗憾的是，生成的高k栅极电介质层暴露的侧壁致使该层对侧面氧化敏感，所述侧面氧化可能对该层的物理和电气性质有不利的影响。
因此，需要用于制造包括高k栅极电介质层和金属栅电极的半导体器件的改进的工艺。需要这样的可以适用于高产量生产的工艺。本发明的方法提供了这样的工艺。
附图简要说明
图1a-1f表示当执行本发明的方法的实施方式时可以形成的结构的横截面。
图2a-2f表示当执行图1a-1f的实施方式以产生在沟槽内包括P/N结的器件时可以形成的结构的横截面。
图3a-3b表示当执行本发明的方法的第二实施方式时可以形成的结构的横截面。
图4a-4b表示当执行图3a-3b的实施方式以产生在沟槽内包括P/N结的器件时可以形成的结构的横截面。
在这些附图中示出的特征没有打算按比例绘制。
本发明详细描述
描述了一种用于制造半导体器件的方法。该方法包括在衬底(substrate)上形成第一电介质层，然后在第一电介质层内形成沟槽。在衬底上形成第二电介质层之后，在第二电介质层的第一部分上而不在第二电介质层的第二部分上形成第一金属层。然后在第一金属层上和在第二电介质层的第二部分上形成第二金属层。
在下面的描述中，阐述了许多细节，以提供对本发明的完整理解。然而，本领域中的技术人员将会清楚，可以以除在此清晰地描述的方式以外的许多方式实践本发明。因此本发明不被下面公开的具体细节所限制。
图1a-1f图示当执行本发明的方法的实施方式时，可以形成的结构。图1a表示当制造CMOS器件时可以形成的中间结构。该结构包括衬底100的第一部分101和第二部分102。隔离区103将第一部分101和第二部分102分离开。第一多晶硅层104被形成在电介质层105上，并且第二多晶硅层106被形成在电介质层107上。第一多晶硅层104被一对侧壁间隔物108、109框住，并且第二多晶硅层106被一对侧壁间隔物110、111框住。电介质112位于靠近侧壁间隔物的位置。
衬底100可以包括体硅(bulk silicon)或绝缘体上硅(silicon-on-insulator)结构。可替换地，衬底100可以包括其他的材料——所述材料可以与或可以不与硅结合——例如，锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓，或锑化镓。虽然在此描述了可以用其形成衬底100的材料的一些实施例，但是可以充当在其上可以建造半导体器件的基础的任何材料都落入本发明的精神和范围。
隔离区103可以包括二氧化硅，或者可以分离晶体管的有源区(active region)的其他材料。电介质层105、107均可以包括二氧化硅，或者可以将衬底和其他物质绝缘的其他材料。第一和第二多晶硅层104、106的厚度均优选地为在约100到约2000埃之间，并且更优选地为在约500到约1600埃之间。这些层均可以是未掺杂的或者用类似的物质掺杂的。可替换地，一个层可以被掺杂，而另一个没有被掺杂，或者一个层可以(例如，用砷、磷或另一n型材料)被掺杂为n型，而另一个(例如，用硼或另一p型材料)被掺杂为p型。间隔物108、109、110、111优选地包括氮化硅，而电介质112可以包括二氧化硅或低k材料。电介质112可以用磷、硼或其他元素来掺杂，并且可以使用高密度等离子体沉积工艺来形成。
如本领域技术人员将会清楚的，常规工艺步骤、材料和设备可以被用来产生图1a结构。如示出的，例如可以通过常规的化学机械抛光(“CMP”)操作来对电介质112进行回抛光(polish back)，以使第一和第二多晶硅层104、106暴露。虽然未示出，但是图1a结构可以包括许多可以使用常规工艺形成的其他特征(例如，氮化硅蚀刻终止层、源极和漏极区，以及一个或更多个缓冲层)。
当使用常规离子注入和退火工艺来形成源极和漏极区时，人们可能期望在多晶硅层104、106上形成硬掩模(mask)——并且在硬掩模上形成蚀刻终止层——以在用硅化物覆盖源极和漏极区的时候保护层104、106。硬掩模可以包括氮化硅，并且蚀刻终止层可以包括这样的材料，即，当应用合适的蚀刻工艺时所述材料将以比氮化硅被去除的速率显著低的速率被去除。这种蚀刻终止层可以，例如，由硅、氧化物(例如，二氧化硅或二氧化铪)或碳化物(例如，碳化硅)制成。
当电介质层112被抛光时，这样的蚀刻终止层和氮化硅硬掩模可以从层104、106的表面被抛光——因为到工艺中的该阶段时这些层将已经完成它们的用途。图1a表示这样的结构，即，在所述结构中，可以先前已经在层104、106上形成的任何硬掩模或蚀刻终止层已经从这些层的表面被去除。当离子注入工艺被用来形成源极和漏极区时，层104、106可以在源极和漏极区被注入的同时被掺杂。在这种工艺中，第一多晶硅层104可以被掺杂为n型，而第二多晶硅层106被掺杂为p型-或者反之亦然。
在形成图1a结构之后，第一和第二多晶硅层104、106被去除。在优选的实施方案中，通过应用湿法蚀刻工艺或多种工艺来去除这些层。这种湿法蚀刻工艺可以包括在足够的温度下将层104、106暴露给包括氢氧化物源的水溶液足够的时间，以基本上去除所有这些层。该氢氧化物源可以包括去离子水中按体积计算约2％到约30％之间的氢氧化铵或氢氧化四烷基铵(例如，氢氧化四甲铵(“TMAH”))。
可以通过将n型多晶硅层暴露给溶液来将它去除，所述暴露步骤被维持在约15℃到约90℃之间(并且优选地为在约40℃以下)的温度下，所述溶液包括去离子水中按体积计算约2％到约30％之间的氢氧化铵。在优选地持续至少一分钟的该暴露步骤期间，人们可能期望施加频率在约10KHz到约2000KHz之间的声波能，同时所述声波能以每平方厘米约1到约10瓦特之间消耗。例如，厚度为约1350埃的n型多晶硅层可以通过在施加约1000KHz的声波能(以每平方厘米5瓦特消耗)的同时，在25℃将它暴露给包括去离子水中按体积计算约15％的氢氧化铵的溶液约30分钟来去除。
作为可替换的方法，n型多晶硅层可以通过在施加声波能的同时，将它暴露给溶液至少一分钟来去除，所述暴露步骤被维持在约60℃到约90℃之间的温度下，所述溶液包括去离子水中按体积计算约20％到约30％之间的TMAH。基本上所有厚度为约1350埃的这样的n型多晶硅层可以通过在施加约1000KHz的声波能(以每平方厘米5瓦特消耗)的同时，在约80℃将它暴露给溶液约2分钟来去除，所述溶液包括去离子水中按体积计算约25％的TMAH。
p型多晶硅层也可以通过在施加声波能的同时，在足够的温度下(例如，在约60℃到约90℃之间)将它暴露给溶液足够的时间来去除，所述溶液包括去离子水中按体积计算约20％到约30％的TAMH。本领域技术人员将发现，应该被用来去除第一和第二多晶硅层104、106的特定的湿法蚀刻工艺或多种工艺将取决于在这些层中没有一个、有一个还是两个被掺杂(例如，一个层被掺杂为n型，并且另一个被掺杂为p型)而变化。
例如，如果层104被掺杂为n型，并且层106被掺杂为p型，则人们可能期望首先应用基于氢氧化铵的湿法刻蚀工艺来去除n型层，然后应用基于TMAH的湿法蚀刻工艺来去除p型层。可替换地，人们可能期望使用合适的基于TMAH的湿法蚀刻工艺来同时去除层104、106。
在去除第一和第二多晶硅层104、106之后，电介质层105、107被暴露。在这个实施方案中，层105、107被去除。当电介质层105、107包括二氧化硅时，可以使用对于二氧化硅来说为选择性的蚀刻工艺来将它们去除。这种蚀刻工艺可以包括将层105、107暴露给包括去离子水中约1％的HF的溶液。暴露层105、107的时间应该被限制，因为用于去除这些层的蚀刻工艺还可以去除电介质层112的部分。记住这一点，如果基于1％的HF的溶液被用来去除层105、107，则器件优选地应该被暴露给该溶液少于约60秒，并且更优选地为约30秒或更少。如在图1b中所示，电介质层105、107的去除使电介质层112内的沟槽113、114分别被置于侧壁间隔物108、109和侧壁间隔物110、111之间。
在去除电介质层105、107之后，在衬底100上形成电介质层115。优选地，电介质层115包括高k栅极电介质层。可以用来制造这种高k栅极电介质层的一些材料包括：氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。尤其优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成高k栅极电介质层的一些材料示例，但是该层可以用其他材料制成。
可以使用例如常规化学气相沉积(“CVD”)、低压CVD或物理气相沉积(“PVD”)工艺的常规沉积方法来在衬底100上形成高k栅极电介质层115。优选地，使用常规原子层CVD工艺。在这种工艺中，可以将金属氧化物先驱体(precursor)(例如，金属氯化物)和蒸汽以选定流速输送到CVD反应器中，然后，在选定的温度和压强下操作所述CVD反应器，以在衬底100和高k栅极电介质层115之间产生原子级平滑的界面。CVD反应器应该被操作足够久，以形成具有期望厚度的层。在大多数的应用中，高k栅极电介质层115的厚度应该小于约60埃，并且更优选地为在约5埃到约40埃之间。
如在图1c中示出的，当原子层CVD工艺被用来形成高k栅极电介质层115时，该层除在沟槽113、114的底部形成外，将在这些槽的侧面上形成。如果高k栅极电介质层115包括氧化物，则取决于用来制造它的工艺，它可能出现在随机表面部位(site)的氧空位(oxygen vacancy)和不可接受的杂质水平。人们可能期望在层115被沉积之后将杂质从层115去除，并且对它进行氧化以产生具有接近理想的金属：氧的化学计量比的层。
为了从该层去除杂质并且增加该层的氧含量，湿法化学处理可以被应用到高k栅极电介质层115。这种湿法化学处理可以包括在足够的温度下使高k栅极电介质层115暴露给包括过氧化氢的溶液足够的时间，以从高k栅极电介质层115去除杂质并且增加高k栅极电介质层115的氧含量。暴露高k栅极电介质层115的合适时间和温度可以依赖于期望的厚度和关于高k栅极电介质层115的其他性质。
当高k栅极电介质层115被暴露给基于过氧化氢的溶液时，可以使用包含按体积计算约2％到约30％之间过氧化氢的水溶液。该暴露步骤应该在约15℃到约40℃之间进行至少约1分钟。在特别优选的实施方案中，高k栅极电介质层115在约25℃的温度下被暴露给包含按体积计算约6.7％的H2O2的水溶液约10分钟。在该暴露步骤期间，人们可能期望施加频率在约10KHz到约2000KHz之间的声波能，同时所述声波能以每平方厘米约1到约10瓦特之间消耗。在优选的实施方案中，可以施加频率为约1000KHz的声波能，同时所述声波能以约每平方厘米5瓦特消耗。
虽然未在图1c中示出，但是人们可能期望在高k栅极电介质层115上形成厚度不会大于5个单层的盖覆层(capping layer)。这样的盖覆层可以通过将一个到五个硅或另一材料的单层溅射到高k栅极电介质层115的表面上来形成。然后可以，例如，通过使用等离子体增强型化学气相沉积工艺或者包含氧化剂的溶液来氧化盖覆层，以形成盖覆的电介质氧化物。
虽然在一些实施方案中可能期望在高k栅极电介质层115上形成盖覆层，但是在图示的实施方案中，金属层116直接被形成在层115上，以产生图1c的结构。金属层116可以包括从其可以得到金属栅电极的任何传导材料，并且可以使用公知的PVD或CVD工艺在高k栅极电介质层115上被形成。可以用来形成金属层116的n型材料的实施例包括：铪、锆、钛、钽、铝和包括这些元素的金属碳化物，即，碳化钛、碳化锆、碳化钽、碳化铪和碳化铝。可以使用的p型金属的实施例包括：钌、钯、铂、钴、镍和传导金属氧化物
(例如，氧化钌)。虽然在此描述了可以用来形成金属层116的材料的一些实施例，但是该层可以由许多其他材料制成。
金属层116应该足够厚，以确保在其上形成的任何材料将不会显著地影响它的功函数。优选地，金属层116的厚度在约25埃到约300埃之间，并且更优选地为在约25埃到约200埃之间。当金属层116包括n型材料时，层116优选地具有约3.9eV到约4.2eV之间的功函数。当金属层116包括p型材料时，层116优选地具有约4.9eV到约5.2eV之间的功函数。
在高k栅极电介质层115上形成金属层116之后，金属层116的部分被掩蔽。然后金属层116暴露的部分被去除，接着去除所有掩蔽材料，以产生图1d的结构。在该结构中，第一金属层117被形成在高k栅极电介质层115的第一部分118上，使得该第一金属层117覆盖高k栅极电介质层115的第一部分118，但是不覆盖高k栅极电介质层115的第二部分119。虽然常规技术可以被应用，以掩蔽金属层116的部分，然后去除该层暴露的部分，但是如以下描述的那样，人们可能期望将旋涂玻璃(“SOG”)材料用作掩蔽材料。
在这个实施方案中，第二金属层120被随后沉积在第一金属层117和高k栅极电介质层115的暴露的第二部分119上——从而产生图1e图示的结构。如果第一金属层117包括n型金属(例如，以上所列出的n型金属中的一种)，则第二金属层120优选地包括p型金属(例如，以上所列出的p型金属中的一种)。相反地，如果第一金属层117包括p型金属，则第二金属层120优选地包括n型金属。
第二金属层120可以使用常规PVD或CVD工艺来形成在高k栅极电介质层115和第一金属层117上，该第二金属层120的厚度优选地为在约25埃到约300埃之间，并且更优选地为在约25埃到约200埃之间。如果第二金属层120包括n型材料，则层120优选地具有约3.9eV到约4.2eV之间的功函数。如果第二金属层120包括p型材料，则层120优选地具有约4.9eV到约5.2eV之间的功函数。
在这个实施方案中，在层117和115上沉积第二金属层120之后，用可以轻易抛光的材料(例如，钨、铝、钛或氮化钛)填充沟槽113、114的剩余部分。可以使用常规金属沉积工艺来在整个器件之上沉积这种沟槽填充金属(例如，金属121)。然后该沟槽填充金属可以被回抛光，以便如在1f中示出的那样，它只填充沟槽113、114。
在将除沟槽填充金属121填充沟槽113、114的位置外的沟槽填充金属121去除之后，可以使用任何常规沉积工艺将盖覆电介质层(未示出)沉积到生成的结构上。对于本领域中的技术人员来说，用于在这种盖覆电介质层的沉积之后完成器件的工艺步骤(例如，形成器件的接触点(contact)、金属互连和钝化层)是公知的，并且在此将不会被描述。
图2a-2f表示当执行图1a-1f的实施方案以产生包括P/N结的器件时可以形成的结构的横截面。这种器件可以，例如，包括可以用在工艺开发工作中的SRAM。图2a-2f表示垂直于在图1a-1f中表示的横截面的平面而取向的结构。在这个方面，图2a-2f表示当将器件从在图1a-1f示出的位置旋转90度时生成的横截面。图2a-2f对应于如图1a-1f图示的那样在沟槽113内建造的结构。
在这个实施方案中，图2a示出在电介质层105上形成的多晶硅层104、122，所述电介质层105被形成在衬底100上。可以使用以上描述的材料和工艺步骤来产生这个结构。虽然这个实施方案图示可以不同地掺杂的两个多晶硅层，但是在可替换的实施方案中，单个多晶硅层可以被形成在电介质层105上。
在形成图2a结构之后，例如，使用以上描述的工艺步骤去除多晶硅层104、122和电介质层105，以产生沟槽113——如图2b图示的那样。然后沟槽113被涂敷(coat)高k栅极电介质层115和金属层116，以产生图2c结构。因为先前已经描述了用于形成这些层的工艺步骤和材料，所以在此将不会进行进一步的叙述。
然后，金属层116的部分被掩蔽，并且然后该层暴露的部分被去除(接着去除所有掩蔽材料)，以产生图2d的结构。在该结构中，第一金属层117被形成在高k栅极电介质层115的第一部分118上，使得第一金属层117覆盖高k栅极电介质层115的第一部分118，但是不覆盖高k栅极电介质层115的第二部分123。
然后，如图2e图示的那样，第二金属层120被形成在高k栅极电介质115和第一金属层117上。然后用可以轻易抛光的材料(例如，沟槽填充金属121)填充沟槽113的剩余部分。如在2f中示出的那样，除了沟槽填充金属填充沟槽113的位置以外的沟槽填充金属被去除。常规CMP操作可以被用来对沟槽填充金属进行回抛光。用于完成器件的工艺步骤被省略，因为对于本领域中的技术人员来说，它们是公知的。
在图2a-2f表示的实施方案中，第一金属层被形成在高k栅极电介质层的第一部分上，接着在第一金属层上和在高k栅极电介质层的第二部分上形成第二金属层。第一和第二金属层为不同的传导类型。如果第一金属层117是n型，则第二金属层120是p型。如果第一金属层117是p型，则第二金属层120是n型。在生成的器件中，P/N结124存在于第一金属层117与第二金属层120交会的位置。
在具有图2f结构的器件中，邻近的沟槽(例如，图1a-1f的沟槽114(在图2f中未示出))可以具有方向相反的P/N结。在这种邻近沟槽内，第二金属层120可以在图2f中第一金属层117接触高k栅极电介质层的位置接触该电介质层，而第一金属层117可以在图2f中第二金属层120接触高k栅极电介质层的位置接触该电介质层。
虽然图2a-2f的实施方案图示用于形成具有P/N结的结构的方法，但是其他实施方案可以形成不包括P/N结的器件。例如，在其他器件中，在图1f中示出的第一金属层117和第二金属层120的组合可以沿着沟槽113的整个宽度涂敷沟槽113，而在图1f中示出的第二金属层120沿着沟槽114的整个宽度涂敷沟槽114。因此，本发明的方法不限于形成具有P/N结的器件。
图3a-3b表示当执行本发明的方法的第二实施方案时可以形成的结构的横截面。在这个第二实施方案中，SOG材料被用来在蚀刻金属层之前掩蔽金属层。如在图3a中示出的，SOG层125可以被形成在金属层116上。SOG层125的第一部分126覆盖高k栅极电介质层115的第一部分118，而SOG层125的第二部分127覆盖高k栅极电介质层115的第二部分119。掩模128(例如，已图形化的光致抗蚀剂层)覆盖SOG层125的第一部分126。如本领域中的技术人员将会清楚的，可以使用常规工艺在金属层116上沉积SOG层125并且产生掩模128。
然后，SOG层125的第二部分127被去除，而SOG层125的第一部分126被保留。常规SOG蚀刻工艺可以被用来去除第二部分127。该去除步骤暴露金属层116的部分129。然后如图3b图示的那样，金属层116暴露的部分129被去除。在去除暴露的部分129、掩模128和SOG层125的第一部分126之后，生成与图1d表示的相似的结构。常规工艺步骤可以被用来去除暴露的部分129、掩模128和第一部分126。
至少因为下面的理由，本发明的方法中的将SOG材料应用为掩蔽材料可以是有益的。这种SOG材料可以填充其他材料(例如，光致抗蚀剂)不能以令人满意的方式填充的窄沟槽。另外，用于去除SOG材料的常规蚀刻工艺可以有效地去除这种材料而不会去除下面的金属层的相当大的部分。
图4a-4b表示当执行图3a-3b的实施方案以产生包括P/N结的器件时可以形成的结构的横截面。图4a-4b相对图3a-3b具有与图2a-2f相对图1a-1f具有的类似的取向。如在图4a中示出的，SOG层125可以被形成在金属层116上。掩模128覆盖SOG层125的第一部分126。SOG层125的第二部分130被去除，同时SOG层125的第一部分126被保留，从而暴露金属层116的部分131。然后如图4b图示的那样，暴露的部分131被去除。在去除金属层116暴露的部分131、掩模128和SOG层125的第一部分126之后，第二金属层(与图2e的第二金属层120相似)可以被沉积到金属层116的剩余部分和邻近的高k栅极电介质暴露的部分上，以产生与图2e的结构相似的结构。虽然图4a-4b图示其中SOG掩蔽层被用来形成具有P/N结的器件的本发明的实施方案，但是这个实施方案不限于形成具有P/N结的器件。
虽然没有被包括在以上描述的实施方案中，但是可以在形成第一金属层之前，在高k栅极电介质层上形成底层(underlayer)金属。该底层金属可以包括以上列出的金属中的任何一种，可以使用先前描述的工艺步骤中的任何一个来形成，并且可以具有与高k栅极电介质层基本上相同的厚度。底层金属可以包括与用来制造第一和第二金属层的那些不同的材料，或者可以包括与用来制造第一金属层或第二金属层的材料相同的材料。
如以上图示的，本发明的方法使包括高k栅极电介质层和金属栅电极的CMOS器件产品能够针对NMOS和PMOS晶体管两者都具有合适的功函数。与其他类型的替换栅工艺相比，将这个方法集成到常规半导体生产工艺中没有那么麻烦。因为这个方法在沟槽内形成高k栅极电介质层，所以不期望的该层的侧面氧化可以被消除，或者至少被大大地减少。虽然以上描述的实施方式提供用于形成具有高k栅极电介质层和金属栅电极的CMOS器件的工艺的实施例，但是本发明不受限于这些特定的实施方式。
虽然以上描述已经指出可以在本发明中使用的一些步骤和材料，但是本领域中的技术人员将理解，可以做出许多修改和替换。因此，所有这样的修改、更改、替换和添加落入如所附的权利要求书定义的本发明的精神和范围。

Claims (25)

1.一种半导体器件，包括：
衬底；
所述衬底上的第一电介质层，其中所述第一电介质层包括沟槽；
所述第一电介质层上的栅极电介质层，其中所述栅极电介质层在所述沟槽的侧壁和底部上形成；
第一金属层，其中所述第一金属层位于所述栅极电介质层的第一部分之上但不位于所述栅极电介质层的第二部分之上；以及
第二金属层，其中所述第二金属层位于所述栅极电介质层的所述第二部分之上且位于所述第一金属层之上，且其中所述第一金属层和所述第二金属层在所述沟槽的底部处形成一P/N结，其中所述第一金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第二金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
2.如权利要求1所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述栅极电介质层的所述第一和第二部分之上的所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
3.如权利要求1所述的半导体器件，其特征在于，所述第一金属层具有在4.9eV到5.2eV之间的功函数，且所述第二金属层具有在3.9eV到4.2eV之间的功函数。
4.如权利要求1所述的半导体器件，其特征在于，所述栅极电介质层包括选自由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌组成的组的材料。
5.一种半导体器件，包括：
衬底；
位于所述衬底之上的第一电介质层，其中所述第一电介质层包括沟槽；
所述第一电介质层上的栅极电介质层，其中所述栅极电介质层在所述沟槽的侧壁和底部上形成；
第一金属层，其中所述第一金属层位于所述栅极电介质层的第一部分之上但不位于所述栅极电介质层的第二部分之上；以及
第二金属层，其中所述第二金属层位于所述栅极电介质层的所述第二部分之上并位于所述第一金属层之上，且其中所述第一金属层和所述第二金属层在所述沟槽的底部处形成一P/N结，其中所述第二金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第一金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
6.如权利要求5所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述栅极电介质层的所述第一和第二部分之上的所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
7.如权利要求5所述的半导体器件，其特征在于，所述第一金属层具有在3.9eV到4.2eV之间的功函数，且所述第二金属层具有在4.9eV到5.2eV之间的功函数。
8.如权利要求5所述的半导体器件，其特征在于，所述栅极电介质层包括选自由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌组成的组的材料。
9.一种半导体器件，包括：
衬底；
所述衬底上的第一电介质层，其中所述第一电介质层包括沟槽；
所述第一电介质层上的栅极电介质层，其中所述栅极电介质层在所述沟槽的侧壁和底部上形成；
第一金属层，其中所述第一金属层位于所述栅极电介质层的第一部分之上但不位于所述栅极电介质层的第二部分之上；以及
第二金属层，其中所述第二金属层位于所述栅极电介质层的所述第二部分之上且位于所述第一金属层之上，且其中所述第一金属层和所述第二金属层在所述沟槽的底部且接近所述沟槽的中心处形成一P/N结。
10.如权利要求9所述的半导体器件，其特征在于，
所述第一金属层具有在4.9eV到5.2eV之间的功函数，且所述第二金属层具有在3.9eV到4.2eV之间的功函数；或者
所述第一金属层具有在3.9eV到4.2eV之间的功函数，且所述第二金属层具有在4.9eV到5.2eV之间的功函数。
11.如权利要求9所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
12.如权利要求9所述的半导体器件，其特征在于，所述栅极电介质层包括选自由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌组成的组的材料。
13.如权利要求9所述的半导体器件，其特征在于，所述第一金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第二金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
14.如权利要求9所述的半导体器件，其特征在于，所述第二金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第一金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
15.如权利要求9所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述栅极电介质层的所述第一和第二部分之上的所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
16.一种半导体器件，包括：
衬底；
所述衬底上的第一电介质层，其中所述第一电介质层包括沟槽；
所述第一电介质层上的栅极电介质层，其中所述栅极电介质层在所述沟槽的侧壁和底部上形成；
第一金属层，其中所述第一金属层位于所述栅极电介质层的第一部分之上但不位于所述栅极电介质层的第二部分之上，且其中所述第一金属层具有在4.9eV到5.2eV之间的功函数；以及
第二金属层，其中所述第二金属层位于所述栅极电介质层的所述第二部分之上且位于所述第一金属层之上，且其中所述第二金属层具有在3.9eV到4.2eV之间的功函数。
17.如权利要求16所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
18.如权利要求16所述的半导体器件，其特征在于，所述栅极电介质层包括选自由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌组成的组的材料。
19.如权利要求16所述的半导体器件，其特征在于，所述第一金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第二金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
20.如权利要求16所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述栅极电介质层的所述第一和第二部分之上的所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
21.一种半导体器件，包括：
衬底；
所述衬底上的第一电介质层，其中所述第一电介质层包括沟槽；
所述第一电介质层上的栅极电介质层，其中所述栅极电介质层在所述沟槽的侧壁和底部上形成；
第一金属层，其中所述第一金属层位于所述栅极电介质层的第一部分之上但不位于所述栅极电介质层的第二部分之上，且其中所述第一金属层具有在3.9eV到4.2eV之间的功函数；以及
第二金属层，其中所述第二金属层位于所述栅极电介质层的所述第二部分之上且位于所述第一金属层之上，且其中所述第二金属层具有在4.9eV到5.2eV之间的功函数。
22.如权利要求21所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
23.如权利要求21所述的半导体器件，其特征在于，所述栅极电介质层包括选自由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌组成的组的材料。
24.如权利要求21所述的半导体器件，其特征在于，所述第二金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第一金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。
25.如权利要求21所述的半导体器件，其特征在于，包括填充金属层，其中所述填充金属层位于所述沟槽中并位于所述栅极电介质层的所述第一和第二部分之上的所述第二金属层之上，且其中所述填充金属层包括选自由钨、铝、钛和氮化钛组成的组的材料。
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