KR20070004046A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법이 개시된다. 이 방법은 기판 상에 제 1 유전체 층을 형성하고, 그런 다음 이 제 1 유전체 층 내에 트렌치를 형성하는 단계를 포함한다. 기판 상에 제 2 유전체 층을 형성한 후, 트렌치 내에서 제 2 유전체 층의 제 1 부분 상에 제 1 금속 층이 형성된다. 제 2 금속 층은 제 1 금속 층 상에 또한 제 2 유전체 층의 제 2 부분 상에 형성된다.

Description

반도체 장치 제조 방법{A METHOD FOR MAKING A SEMICONDUCTOR DEVICE HAVING A HIGH-K GATE DIELECTRIC LAYER AND A METAL GATE ELECTRODE}
본 발명은 반도체 장치, 특히 금속 게이트 전극을 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
실리콘 이산화물로 구성된 박막 게이트 유전체를 구비한 MOS 전계 효과 트랜지스터는 수용불가능한 게이트 누설 전류를 겪을 수 있다. 실리콘 이산화물 대신 소정의 하이-k 유전 물질로 게이트 유전체를 형성하면 게이트 누설을 줄일 수 있다. 그러나, 이러한 유전체는 폴리실리콘과는 양립할 수 없기 때문에, 하이-k 게이트 유전체를 포함하는 장치에 금속 게이트 전극을 사용하는 것이 바람직할 수 있다.
금속 게이트 전극을 포함하는 CMOS 장치를 제작하는 경우, 대체 게이트 공정(replacement gate process)가 사용되어 상이한 금속으로부터 게이트 전극을 형성할 수 있다. 이 공정에서, 한 쌍의 스페이서(spacer)에 의해 묶여지는 제 1 폴리실리콘 층을 제거하여 이 스페이서 사이에 트렌치를 생성한다. 트렌치는 제 1 금속으로 충진된다. 그런 다음, 제 2 폴리실리콘 층이 제거되고 제 1 금속과는 다른 제 2 금속으로 대체된다. 이러한 공정은 여러번의 에칭, 증착 및 연마 단계를 필요로 하기 때문에, 반도체 장치를 대량으로 제작하는 제조자는 이러한 공정을 채택하는 것을 꺼려 할 수 있다.
하이-k 게이트 유전체 층 상에 금속 게이트 전극을 형성하기 위해 대체 게이트 공정을 적용하기 보다는, 감산 접근방식이 사용될 수 있다. 이러한 공정에서, 금속 게이트 전극은 하이-k 게이트 유전체 층 상에 형성되는데, 그 과정은 유전체 층 상에 금속 층을 증착하고, 그 금속 층을 마스킹하며, 그런 다음 금속 층의 노출된 부분 및 유전체 층의 기저 부분을 제거함으로써 이루어진다. 불행히도, 결과적인 하이-k 게이트 유전체 층의 노출된 측벽에 의해, 이 층이 측방향의 산화에 쉽게 산화될 수 있으며, 이는 그의 물리적 및 전기적 특성에 악영향을 끼칠 수 있다.
따라서, 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함하는 반도체 장치를 제조하는 공정을 개선할 필요가 있다. 이러한 공정이 대량 생산에 적합할 필요가 있다. 본 발명의 방법은 이러한 공정을 제공한다.
도 1a-1f는 본 발명의 방법의 실시예를 수행하는 경우 형성될 수 있는 구조체의 단면을 나타내는 도면,
도 2a-2f는 도 1a-1f의 실시예를 수행하여 트렌치 내에 P/N 접합부를 포함하는 장치를 생성하는 경우 형성될 수 있는 구조체의 단면을 나타내는 도면,
도 3a-3b는 본 발명의 방법의 제 2 실시예를 수행하는 경우 형성될 수 있는 구조체의 단면을 나타내는 도면,
도 4a-4b는 도 3a-3b의 실시예를 수행하여 트렌치 내에 P/N 접합부를 포함하는 장치를 생성하는 경우 형성될 수 있는 구조체의 단면을 나타내는 도면.
이들 도면에 도시되어 있는 특징부들은 실제 비율로 도시되지는 않는다.
반도체 장치를 제조하는 방법이 개시된다. 이 방법은 기판에 제 1 유전체 층을 형성하는 단계와, 그런 다음 제 1 유전체 층 내에 트렌치를 형성하는 단계를 포함한다. 기판 상에 제 2 유전체 층을 형성한 후, 제 1 금속 층이 제 2 유전체 층의 제 2 부분이 아닌 제 2 유전체 층의 제 1 부분 상에 형성된다. 그런 다음 제 2 금속 층이 제 1 금속 층 상 및 제 2 유전체 층의 제 2 부분 상에 형성된다.
후술하는 설명에서, 본 발명의 완전한 이해를 제공하기 위해 여러 세부 사항을 상세히 설명한다. 그러나, 당업자라면, 본 명세서에서 기술하고 있는 것 이외의 다른 방식으로 본 발명이 구현될 수 있음을 알 것이다. 따라서, 본 발명은 이하의 상세한 설명에 의해 제한되지 않는다.
도 1a-1f는 본 발명의 방법의 실시예를 수행하는 경우 형성될 수 있는 구조체를 도시한다. 도 1a는 CMOS 장치를 제작하는 경우 형성될 수 있는 중간 단계의 구조체를 나타낸다. 이 구조체는 기판(100)의 제 1 부분(101) 및 제 2 부분(102)을 포함한다. 절연 영역(103)은 제 2 부분으로부터 제 1 부분을 분리한다. 제 1 폴리실리콘 층(104)이 유전체 층(105) 상에 형성되고, 제 2 폴리실리콘 층(106)이 유전체 층(107) 상에 형성된다. 제 1 폴리실리콘 층(104)은 한 쌍의 측벽 스페이서(108,109)에 의해 묶여지고, 제 2 폴리실리콘 층(106)은 한 쌍의 측벽 스페이서(110,111)에 의해 묶여진다. 유전체(112)는 측벽 스페이서 옆에 위치한다.
기판(100)은 벌크 실리콘 또는 절연체 상 실리콘(silicon-on-insulator) 하부구조체를 포함할 수 있다. 이와 달리, 기판(100)은 실리콘과 결합될 수도 있고 그렇지 않을 수도 있는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 기판(100)이 형성될 수 있는 물질에 대해 몇 가지 예만을 본 명세서에서 기술하고 있지만, 반도체 장치가 구축될 수 있는 기반으로서 역할을 할 수 있는 임의의 물질이 본 발명의 사상 및 범주 내에 들어간다.
절연 영역(103)은 실리콘 이산화물, 또는 트랜지스터의 활성 영역을 절연시킬 수 있는 다른 물질을 포함할 수 있다. 유전체 층(105,107)은 각각 실리콘 이산화물, 또는 기판을 다른 물질로부터 절연시킬 수 있는 다른 물질을 포함할 수 있다. 제 1 및 제 2 폴리실리콘 층(104,106)은 바람직하게 각각 약 100 내지 2000 옹스트롬 두께를 가지며, 보다 바람직하게는 약 500 내지 약 1600 옹스트롬 두께를 갖는다. 이들 층은 각각 도핑되지 않을 수도 있고 또는 유사한 물질로 도핑될 수도 있다. 이와 달리, 하나의 층은 도핑되고, 다른 층은 도핑되지 않을 수 있으며, 또는 하나의 층은 n 형 물질(예를 들어, 비소, 인 또는 다른 n 형 물질)로 도핑될 수 있고, 다른 층은 p 형 물질(예를 들어, 붕소 또는 다른 p형 물질)로 도핑된다. 스페이서(108,109,110,111)는 바람직하게 실리콘 질화물을 포함하고, 유전체(112)는 실리콘 이산화물, 또는 로우-k 물질을 포함할 수 있다. 유전체(112)는 인, 붕소 또는 다른 원소로 도핑될 수 있고 또한 고밀도 플라즈마 증착 공정을 통해 형성될 수 있다.
종래의 공정 단계, 재료 및 장비가 사용되어 도 1a의 구조체를 생성할 수 있음을 당업자라면 알 것이다. 도시되어 있는 바와 같이, 유전체(112)는 예를 들어 종래의 화학 기계적 연마("CMP") 동작을 통해 연마되어 제 1 및 제 2 폴리실리콘 층(104,106)을 노출시킨다. 도시되어 있지 않지만, 도 1a의 구조체는 종래의 공정을 통해 형성될 수 있는 다수의 다른 특징부(예를 들어, 실리콘 질화물 에칭 정지 층, 소스 및 드레인 영역 및 하나 이상의 버퍼 층)를 포함할 수 있다.
소스 및 드레인 영역이 종래의 이온 주입 및 어닐링 공정을 사용하여 형성되는 경우, 소스 및 드레인 영역이 실리사이드로 도포되어 있다면 폴리실리콘 층(104,106) 상에 하드 마스크를, 하드 마스크 상에는 에칭 정지 층을 형성하여 층(104,106)을 보호하는 것이 바람직할 수 있다. 하드 마스크는 실리콘 질화물을 포함할 수 있고 에칭 정지층은 적절한 에칭 공정이 적용되는 경우 실리콘 질화물이 제거되는 속도보다 상당히 느린 속도로 제거되는 물질을 포함할 수 있다. 이러한 에칭 정지 층은 예를 들어 실리콘, 산화물(예를 들어, 실리콘 이산화물 또는 하프늄 이산화물) 또는 탄화물(예를 들어, 실리콘 탄화물)로 구성될 수 있다.
이러한 에칭 정지 층 및 실리콘 질화물 하드 마스크는 유전체 층(112)이 연마되는 경우 층(104,106)의 표면으로부터 연마될 수 있으며, 그 공정에서 이들 층 은 그들의 목적을 달성할 것이다. 도 1a는 층(104,106) 상에 미리 형성된 임의의 하드 마스크 또는 에칭 정지 층이 이들 층의 표면으로부터 이미 제거된 구조체를 나타낸다. 이온 주입 공정이 사용되어 소스 및 드레인 영역을 형성하는 경우, 층(104,106)은 소스 및 드레인 영역이 주입되는 것과 동시에 도핑될 수 있다. 이러한 공정에서, 제 1 폴리실리콘 층(104)은 n-형 도핑될 수 있고, 제 2 폴리실리콘 층(106)은 p형 도핑될 수 있다. 또는 그 반대로 도핑될 수 있다.
도 1a의 구조체를 형성한 후, 제 1 및 제 2 폴리실리콘 층(104,106)이 제거된다. 바람직한 실시예에서, 이들 층은 습식 에칭 공정 또는 공정들을 적용함으로써 제거된다. 이러한 습식 에칭 공정은 층(104,106)을 수산화물의 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 이들 층 모두를 실질적으로 제거하는 단계를 포함한다. 이 수산화물 소스는 이온화되지 않은 물에 부피가 약 2 내지 약 30 퍼센트를 차지하는 암모늄 수산화물 또는 테트라아킬 암모늄 수산화물, 예를 들어, 테트라메틸 암모늄 수산화물("TMAH")을 포함할 수 있다.
n형 폴리실리콘 층은 약 15℃ 내지 약 90℃(바람직하게는 약 40℃ 이하)에서 유지되며, 이온화되지 않은 물에 부피가 약 2 내지 약 30 퍼센트를 차지하는 암모늄 수산화물을 포함하는 용액에 노출시킴으로써 제거될 수 있다. 바람직하게는 적어도 1분 동안 유지되는 이 노출 단계 동안, 약 10 KHz 내지 약 2000 KHz의 주파수의 음파 에너지를 약 1 내지 약 10 와트/㎠로 방사하는 것이 바람직할 수 있다. 예를 들어, 약 1,350 옹스트롬 두께의 n형 폴리실리콘 층은 약 25℃에서 약 30분 동안 이온화되지 않은 물에 부피가 약 15 퍼센트를 차지하는 암모늄 수산화물 포함 하는 용액에 노출시키면서 약 1000 KHz에서 약 5 와트/㎠로 방사하는 음파 에너지를 적용함으로써 제거될 수 있다.
이와 달리, n형 폴리실리콘 층은 약 60℃ 내지 약 90℃의 온도로 유지되며 이온화되지 않은 물에서 부피가 약 20 내지 약 30 퍼센트를 차지하는 TMAH를 포함하는 용액에 적어도 1분 동안 노출시키면서 음파 에너지를 적용함으로써 제거될 수 있다. 약 1,350 옹스트롬의 두께를 갖는 이러한 n형 폴리실리콘 층은 이온화되지 않은 물에서 부피가 약 25 퍼센트를 차지하는 TMAH를 포함하는 용액에 약 80℃에서 약 2분 동안 노출시키면서 약 1000 KHz에서 약 5 와트/㎠로 방사하는 음파 에너지를 적용함으로써 사실상 모두 제거된다.
p형 폴리실리콘 층은 이온화되지 않은 물에서 부피가 약 20 내지 약 30 퍼센트를 차지하는 TMAH를 포함하는 용액에 충분한 온도(예를 들어, 약 60℃ 내지 약 90℃)에서 충분한 기간 동안 노출시키면서 음파 에너지를 적용함으로써 또한 제거될 수 있다. 제 1 및 제 2 폴리실리콘 층(104,106)을 제거하는데 사용되어야 하는 특정 습식 에칭 공정, 또는 공정들은 이들 층의 도핑에 따라, 예를 들어 하나의 층은 n형 도핑되고 다른 층은 p형 도핑되느냐에 따라 달라질 것이라는 것을 당업자라면 알 수 있을 것이다.
예를 들어, 층(104)이 n형 도핑되고 층(106)은 p형 도핑되는 경우, 암모늄 수산화물 기반 습식 에칭 공정을 먼저 적용하여 n형 층을 제거하고 이어 TMAH 기반 습식 에칭 공정을 적용하여 p형 층을 제거하는 것이 바람직할 수 있다. 이와 달리, 적절한 TMAH 기반 습식 에칭 공정을 이용하여 층(104,106)을 동시에 제거하는 것이 바람직할 수 있다.
제 1 및 제 2 폴리실리콘 층(104,106)을 제거한 후, 유전체 층(105,107)이 노출된다. 이 실시예에서, 층(105,107)은 제거된다. 유전체 층(105,107)이 실리콘 이산화물을 포함하는 경우, 이들은 실리콘 이산화물에 대해 선택성을 갖는 에칭 공정을 사용하여 제거될 수 있다. 이러한 에칭 공정은 이온화되지 않은 물에서 부피가 약 1 퍼센트를 차지하는 HF를 포함하는 용액에 층(105,107)을 노출시키는 단계를 포함할 수 있다. 층(105,107)이 노출되는 시간은 제한되어야 하는데, 그 이유는 이들 층을 제거하는 에칭 공정은 또한 유전체 층(112)의 일부를 제거할 수 있기 때문이다. 이를 감안하면, 1 퍼센트의 HF 기반 용액이 사용되어 층(105,107)을 제거하는 경우, 장치는 바람직하게는 이 용액에 약 60 초 이하 동안 노출되어야 또한 더 바람직하게는 약 30 초 이하 동안 노출되어야 한다. 도 1b에 도시되어 있는 바와 같이, 유전체 층(105,1070을 제거함으로써 유전체 층(112) 내에서 측벽 스페이서(108,109) 사이에 또한 측벽(110,111) 사이에 각각 트렌치(113,114)를 형성한다.
유전체 층(105,107)을 제거한 후, 유전체 층(115)은 기판(100) 상에 형성된다. 바람직하게, 유전체 층(115)은 하이-k 게이트 유전체 층을 포함한다. 이러한 하이-k 게이트 유전체 층을 구성하는데 사용될 수 있는 일부 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화 물 및 납 아연 니오브산염을 포함한다. 특히, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물이 바람직하다. 본 명세서에서는 하이-k 게이트 유전체 층을 형성하는데 사용되는 물질에 대해 몇몇 예를 기술하고 있지만, 이 층은 다른 물질로 구성될 수 있다.
하이-k 게이트 유전체 층(115)은 종래의 증착 방법, 예를 들어 종래의 화학 기상 증착("CVD"), 저압 CVD 또는 물리 기상 증착("PVD") 공정을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게, 종래의 원자 층 CVD 공정이 사용된다. 이러한 공정에서, 금속 산화물 전구체(precursor)(예를 들어, 금속 염화물) 및 증기가 선택된 흐름 속도로 CVD 반응기에 공급될 수 있고, 그런 다음 이 CVD 반응기는 선택된 온도 및 압력에서 동작하여 기판(100)과 하이-k 게이트 유전체 층(115) 사이에 원자적으로 평활한 계면(atomically smooth interface)을 생성한다. CVD 반응기는 원하는 두께를 갖는 층을 형성하도록 충분히 길게 동작해야 한다. 대부분의 애플리케이션에서, 하이-k 게이트 유전체 층(115)은 약 60 옹스트롬의 두께 이하이어야 하고, 보다 바람직하게는 약 5 옹스트롬 내지 약 40 옹스트롬의 두께를 가져야 한다.
도 1c에 도시되어 있는 바와 같이, 원자 층 CVD 공정이 사용되어 하이-k 유전체 층(115)을 형성하는 경우, 이 층은 트렌치(113)의 바닥 상에 형성될 뿐만 아니라 이 트렌치의 측면 상에도 형성될 것이다. 하이-k 게이트 유전체 층(115)이 산화물을 포함하는 경우, 이 층을 형성하는데 사용되는 공정에 따라 이 층은 랜덤한 표면 지점에 산소 결여 및 수용불가능한 불순물 레벨을 나타낼 수 있다. 층(115)으로부터 불순물을 제거하고 그것을 산화시켜 층(115)이 증착된 후 거의 이상적인 금속:산소 화학양론을 갖는 층을 생성하는 것이 바람직할 수 있다.
이 층으로부터 불순물을 제거하고 그 층의 산소량을 증가시키기 위해, 하이-k 게이트 유전체 층(115)에 습식 화학 처리가 가해질 수 있다. 이러한 습식 화학 처리는 하이-k 게이트 유전체 층(115)을, 과산화수소를 포함하는 용액에 충분한 온도에서 충분한 시간 동안 노출시켜 하이-k 게이트 유전체 층(115)으로부터 불순물을 제거하고 하이-k 게이트 유전체 층(115)의 산소량을 증가시키는 단계를 포함한다. 하이-k 게이트 유전체 층(115)이 노출되는 적절한 시간 및 온도는 하이-k 게이트 유전체 층(115)의 원하는 두께 및 다른 특성에 따라 달라질 수 있다.
하이-k 게이트 유전체 층(115)이 과산화수소 기반 용액에 노출되는 경우, 부피가 약 2% 내지 약 30%를 차지하는 과산화수소를 포함하는 수용액이 사용될 수 있다. 이 노출 단계는 약 15℃ 내지 약 40℃에서 적어도 1분 동안 이루어져야 한다. 특히 바람직한 실시예에서, 하이-k 게이트 유전체 층(115)은 약 6.7% H2O2를 포함하는 수용액에 약 25℃의 온도에서 약 10분 동안 노출된다. 이 노출 단계 동안, 약 10 KHz 내지 약 2000 KHz의 주파수에서 약 1 내지 약 10 와트/㎠로 방사하는 음파 에너지를 적용하는 것이 바람직할 수 있다. 바람직한 실시예에서, 약 1000 KHz의 주파수에서 약 5 와트/㎠에서 방사하는 음파 에너지가 인가될 수 있다.
도 1c에는 도시되어 있지 않지만, 대략 5개의 단일층 두께보다 크지 않은 캐핑 층(capping layer)을 하이-k 게이트 유전체 층(115) 상에 형성하는 것이 바람직 할 수 있다. 이러한 캐핑 층은 실리콘 또는 다른 물질로 이루어진 하나 내지 5개의 단일층을 하이-k 게이트 유전체 층(115) 상으로 스퍼터링함으로써 형성될 수 있다. 캐핑 층은 예를 들어 플라즈마 강화 화학 기상 증착 공정 또는 산화제를 포함하는 용액을 사용하여 산화되어 캐핑 유전체 산화물을 형성할 수 있다.
몇몇 실시예에서, 하이-k 게이트 유전체 층(115) 상에 캐핑 층을 형성하는 것이 예시되어 있는 실시예에서는 바람직할 수 있지만, 금속 층(116)이 층(115) 상에 직접 형성되어 도 1c의 구조체를 형성한다. 금속 층(116)은 임의의 도전성 물질을 포함할 수 있으며, 이 도전성 물질로부터 금속 게이트 전극이 파생되며, 공지된 PVD 또는 CVD 공정을 사용하여 하이-k 게이트 유전체 층(115) 상에 형성될 수 있다. 금속 층(116)을 형성하는데 사용될 수 있는 n형 물질의 예는 하프늄, 지르코늄, 티타늄, 알루미늄, 및 이들 원소를 포함하는 금속 탄화물, 즉 티타늄 탄화물, 지르코늄 탄화물, 탄탈 탄화물, 하프늄 타화물 및 알루미늄 탄화물을 포함한다. 사용될 수 있는 p형 금속은 루테늄, 팔라듐, 플래티늄, 코발트, 니켈, 및 도전성 금속 산화물, 예를 들어 루테늄 산화물을 포함한다. 금속 층(116)을 형성하는데 사용될 수 있는 물질에 대해 몇 가지 예만을 본 명세서에서 기술하고 있지만, 이 층은 다수의 다른 물질로 구성될 수 있다.
금속 층(116)은 자신의 층 상에 형성되는 임의의 물질이 그의 일함수에 상당한 영향을 미치지 않도록 충분히 두꺼워야 한다. 바람직하게, 금속 층(116)은 약 25 옹스트롬 내지 약 300 옹스트롬 두께를 가지며, 보다 바람직하게는 약 25 옹스트롬 내지 약 200 옹스트롬의 두께를 갖는다. 금속 층(116)이 n형 물질을 포함하 는 경우, 층(116)은 바람직하게 약 3.9eV 내지 약 4.2eV의 일함수를 갖는다. 금속 층(116)이 p형 물질을 포함하는 경우, 층(116)은 바람직하게 약 4.9eV 내지 약 5.2eV의 일함수를 갖는다.
금속 층(116)을 하이-k 게이트 유전체 층(115) 상에 형성한 후, 금속 층(116)의 일부는 마스크된다. 금속 층(116)의 노출된 부분은 제거되고, 이어서 임의의 마스킹 물질을 제거하여 도 1d의 구조체를 형성한다. 이 구조체에서, 제 1 금속 층(117)은 하이-k 게이트 유전체 층(115)의 제 1 부분(118) 상에 형성되며, 제 1 금속 층(117)은 하이-k 게이트 유전체 층(115)의 제 1 부분(118)을 커버하지만, 하이-k 게이트 유전체 층(115)의 제 2 부분(119)을 커버하지 않는다. 종래의 기법이 적용되어 금속 층(116)의 일부를 마스킹하며, 그런 다음 이 층의 노출된 부분을 제거하지만, 아래에서 설명되는 바와 같이 마스킹 물질로서 스핀 온 글래스("SOG")를 사용하는 것이 바람직할 수 있다.
이 실시예에서, 제 2 금속 층(120)은 제 1 금속 층(117) 및 하이-k 게이트 유전체 층(115)의 노출된 부분(119) 상에 증착되어 도 1e의 구조체를 형성한다. 제 1 금속 층(117)이 n형 금속, 예를 들어 위에서 언급한 n형 금속 중 하나를 포함하는 경우, 제 2 금속 층(120)은 바람직하게 p형 금속, 예를 들어 위에서 언급한 p형 금속 중 하나를 포함한다. 반대로, 제 1 금속 층(117)이 p형 금속을 포함하는 경우, 제 2 금속 층(120)은 바람직하게 n형 금속을 포함한다.
제 2 금속 층(120)은 하이-k 게이트 유전체 층(115) 및 제 1 금속 층(117) 상에 종래의 PVD 또는 CVD 공정을 사용하여 형성될 수 있으며, 바람직하게 약 25 옹스트롬 내지 약 300 옹스트롬의 두께를 가지며, 더 바람직하게는 약 25 옹스트롬 내지 약 200 옹스트롬의 두께를 갖는다. 제 2 금속 층(120)이 n형 물질을 포함하는 경우, 층(120)은 바람직하게 약 3.9eV 내지 약 4.2eV의 일함수를 갖는다. 제 2 금속 층(120)이 p형 물질을 포함하는 경우, 층(120)은 바람직하게 약 4.eV 내지 약 5.2eV의 일함수를 갖는다.
이 실시예에서, 층(117,115) 상에 제 2 금속 층(120)을 증착한 후, 트렌치(113,114)의 나머지 부분은 쉽게 연마될 수 있는 물질, 예를 들어, 텅스텐, 알루미늄, 티타늄 또는 티타늄 질화물로 충진된다. 이러한 트렌치충진 금속, 예를 들어 금속(21)은 종래의 금속 증착 공정을 사용하여 장치 전체에 걸쳐 증착될 수 있다. 이러한 트렌치 충진 금속은 도 1f에 도시되어 있는 바와 같이 트렌치(113,114)만을 충진하도록 연마될 수 있다.
트렌치(113,114)를 충진하는 부분 이외의 트렌치 충진 금속(121)을 제거한 후, 임의의 종래 증착 공정을 사용하여 캐핑 유전체 층(도시되어 있지 않음)이 결과적인 구조체 상으로 증착될 수 있다. 이러한 캐핑 유전체 층의 증착에 이어 장치를 완성하는 공정 단계, 예를 들어 장치의 콘택트, 금속 상호접속부 및 패시베이션 층을 형성하는 단계는 본 명세서에서는 기술되지 않을 것이지만 당업자에게는 잘 알려져 있다.
도 2a-2f는 도 1a-1f의 실시예를 수행하는 경우 형성되어 P/N 접합을 포함하는 장치를 형성할 수 있는 구조체의 단면을 나타낸다. 이러한 장치는 예를 들어 공정 전개 작업에 사용될 수 있는 SRAM을 포함할 수 있다. 도 2a-2f는 도 1a-1f에 나타낸 단면에 수직인 구조체를 나타낸다. 이러한 측면에서, 도 2a-2f는 장치가 도 1a-1f에 도시되어 있는 위치로부터 90°회전하는 경우에 결과하는 단면을 나타낸다. 도 2a-2f는 도 1a-1f에 예시되어 있는 바와 같이 트렌치(113) 내에 구축된 구조체에 대응한다.
이 실시예에서, 도 2a는 기판(100) 상에 형성되는 유전체 층(105) 상에 형성되는 폴리실리콘 층(104,122)을 도시한다. 이 구조체는 위에서 설명한 물질 및 공정 단계를 사용하여 생성될 수 있다. 이 실시예는 상이하게 도핑될 수 있는 두 개의 폴리실리콘 층을 도시하고 있지만, 또 다른 실시예에서는, 단일 폴리실리콘 층이 유전체 층(105) 상에 형성될 수 있다.
도 2a의 구조체를 형성한 후, 폴리실리콘 층(102,122) 및 유전체 층(105)은 예를 들어 위에서 설명한 공정 단계를 사용하여 제거되어 도 2b에서 도시되어 있는 바와 같이 트렌치(113)를 생성한다. 트렌치(113)는 하이-k 게이트 유전체 층(115) 및 금속 층(116)으로 코팅되어 도 2c의 구조체를 형성한다. 이들 층을 형성하는 공정 단계 및 물질은 앞에서 이미 설명하였기 때문에, 더 이상 설명하지 않을 것이다.
금속 층(116)의 일부는 마스킹되고, 이 층의 노출된 부분은 제거되어(이어 임의의 마스킹 물질이 제거됨) 도 2d의 구조체를 생성한다. 이 구조체에서, 제 1 금속 층(117)은 하이-k 게이트 유전체 층(115)의 제 1 부분(118) 상에 형성되어, 제 1 금속 층(117)은 하이-k 게이트 유전체 층(115)의 제 1 부분을 커버하지만, 하이-k 게이트 유전체 층(115)의 제 2 부분(123)을 커버하지는 않는다.
도 2e에 도시되어 있는 바와 같이, 제 2 금속 층(120)이 하이-k 게이트 유전체 층(115) 및 제 1 금속 층(117) 상에 형성된다. 트렌치(113)의 나머지 부분은 쉽게 연마될 수 있는 물질(예를 들어, 트렌치 충진 금속(121))로 충진된다. 이 트렌치 충진 금속은 도 2f에 도시되어 있는 바와 같이 트렌치(113)를 충진하는 부분을 제외하고 제거된다. 종래의 CMP 공정은 트렌치 충진 금속을 연마하는데 사용될 수 있다. 장치를 완성하기 위한 공정 단계는 당업자에게 잘 알려져 있기 때문에 생략한다.
도 2a-2f에 도시되어 있는 실시예에서, 제 1 금속 층은 하이-k 게이트 유전체 층의 제 1 부분 상에 형성되고, 이어서 제 1 금속 층 및 하이-k 게이트 유전체 층의 제 2 부분 상에 제 2 금속 층이 형성된다. 금속 층은 상이한 도전 유형을 갖는다. 제 1 금속 층(117)이 n형이면, 제 2 금속 층(120)은 p형이다. 제 1 금속 층(117)이 p형이면, 제 2 금속 층(120)은 n형이다. 결과적인 장치에서, P/N 접합(124)은 제 1 금속 층(117)이 제 2 금속 층(120)을 만나는 곳에 존재한다.
도 2f의 구조체를 갖는 장치에서, 인접한 트렌치(예를 들어, 도 2f에는 도시되어 있지 않으나 도 1a-1f에 도시된 트렌치(114))는 역배향(reverse orientation)을 갖는 P/N 접합부를 구비할 수 있다. 이러한 인접한 트렌치 내에서, 제 1 금속 층(117)이 도 2f에서 그 유전체 층과 접촉하는 부분에서 제 2 금속 층(120)은 하이-k 게이트 유전체 층(115)과 접촉할 수 있는 반면, 제 2 금속 층(120)이 도 2f에서 그 유전체 층과 접촉하는 부분에서 제 1 금속 층(117)은 하이-k 게이트 유전체 층(115)과 접촉할 수 있다.
도 2a-2f의 실시예는 P/N 접합을 갖는 구조체를 형성하는 방법을 예시하고 있지만, 다른 실시예는 P/N 접합을 포함하지 않는 장치를 형성할 수 있다. 예를 들어, 다른 장치에서, 도 1f에 도시되어 있는 제 1 금속 층(117) 및 제 2 금속 층(120)의 결합물은 트렌치(113)를 그의 전체 폭을 따라 코팅할 수 있는 반면, 도 1f에 도시되어 있는 제 2 금속 층(120)은 트렌치(114)를 그의 전체 폭을 따라 코팅할 수 있다. 본 발명의 방법은 따라서 P/N 접합을 갖는 장치를 형성하는데 국한되는 것은 아니다.
도 3a-3b는 본 발명의 제 2 실시예를 수행하는 경우에 형성될 수 있는 구조체의 단면을 나타낸다. 이 제 2 실시예에서, SOG 물질이 사용되어 금속 층을 에칭하기 전에 이 금속 층을 마스킹한다. 도 3a에 도시되어 있는 바와 같이, SOG 층(125)은 금속 층(116) 상에 형성될 수 있다. SOG 층(125)의 제 1 부분(126)은 하이-k 게이트 유전체 층(115)의 제 1 부분(118)을 커버하고, SOG 층(125)의 제 2 부분(127)은 하이-k 게이트 유전체 층(115)의 제 2 부분(119)을 커버한다. 마스크(128)(예를 들어, 포토레지스트의 패터닝된 층)는 SOG 층(125)의 제 1 부분(126)을 커버한다. SOG 층(125)은 금속 층(116) 상에 증착되고, 마스크(128)는 당업자에게는 자명한 종래의 공정을 사용하여 생성될 수 있다.
SOG 층(125)의 제 2 부분(127)은 제거되는 반면, SOG 층(125)의 제 1 부분(126)은 유지된다. 종래의 SOG 에칭 공정이 사용되어 제 2 부분(127)을 제거할 수 있다. 이 제거 단계는 금속 층(116)의 일부분(129)을 노출시킨다. 금속 층(116)의 노출된 부분(129)은 도 3b에 도시되어 있는 바와 같이 제거된다. 노출된 부분(129)을 제거한 후, SOG 층(125)의 마스크(128) 및 제 1 부분(126)과, 도 1d와 같은 구조체가 결과를 나타낸다. 종래의 공정 단계가 사용되어 노출된 부분(129), 마스크(128) 및 제 1 부분(126)을 제거한다.
본 발명의 방법에서 마스킹 물질로서 SOG 물질을 적용하면 다음과 같은 적어도 두 개의 이유로 인해 유리한 점이 있을 수 있다. 이러한 SOG 물질은 다른 물질, 예를 들어 포토레지스트가 적절히 충진할 수 없는 협소한 트렌치를 충진할 수 있다. 또한, SOG 물질을 제거하는 종래의 에칭 공정은 기저 금속 층의 대부분을 이동시키지 않고도 이러한 물질을 효과적으로 제거할 수 있다.
도 4a-4b는 도 3a-3b의 실시예를 수행하는 경우에 형성되어 P/N 접합을 포함하는 장치를 생성할 수 있는 구조체의 단면을 나타낸다. 도 4a-4b가 도 3a-3bd 대해 가지는 배향은 도 2a-2f가 도 1a-1f에 대해 가지는 배향과 유사하다. 도 4a에 도시되어 있는 바와 같이, SOG 층(125)은 금속 층(116) 상에 형성될 수 있다. 마스크(128)는 SOG 층(125)의 제 1 부분(126)을 커버한다. SOG 층(125)의 제 2 부분(130)은 제거되지만, SOG 층(125)의 제 1 부분(126)은 유지도어 금속 층(116)의 부분(131)을 노출시킨다. 금속 층(116)의 노출된 부분(131)을 제거한 후, 마스크(128), SOG 층(125)의 제 1 부분(126), 제 2 금속 층(도 2e의 제 2 금속 층(120)과 유사함)은 금속 층(116)의 나머지 부분 및 하이-k 게이트 유전체 층의 인접한 노출 부분 상으로 증착되어 도 2e의 구조체와 유사한 구조체를 생성할 수 있다. 도 4a-4b는 SOG 마스킹 층이 사용되어 P/N 접합을 갖는 장치를 형성하는 본 발명의 일 실시예를 예시하고 있지만, 이 실시예는 P/N 접합을 갖는 장치를 형성하는데 국 한되지 않는다.
위에서 설명한 실시예에서는 포함되어 있지 않지만, 제 1 금속 층을 형성하기 전에 기저층 금속을 하이-k 게이트 유전체 층 상에 형성할 수 있다. 이 기저층 금속은 위에서 언급한 임의의 금속을 포함하고 있고, 앞서 설명한 임의의 공정 단계를 사용하여 형성될 수 있으며, 하이-k 게이트 유전체 층과 거의 동일한 두께를 가질 수 있다. 이 기저층 금속은 제 1 및 제 2 금속 층을 구성하는데 사용될 수 있는 것과는 다른 물질을 포함할 수 있으며, 또는 제 1 금속 층 또는 제 2 금속 층을 구성하는데 사용된 물질과 유사한 물질을 포함할 수 있다.
위에서 설명한 바와 같이, 본 발명의 방법은 NMOS 및 PMOS 트랜지스터 모두에 대해 적절한 일함수를 갖는 금속 게이트 전극 및 하이-k 게이트 유전체 층을 포함하는 CMOS 장치의 생산을 가능하게 하다. 이 방법은 다른 유형의 대체 게이트 공정과 비교해, 종래의 반도체 제조 공정에 통합함에 있어 덜 부담스러울 수 있다. 이 방법은 트렌치 내에 하이-k 게이트 유전체 층을 형성하기 때문에, 이 층의 원치 않는 측면 산화는 제거될 수 있고, 또는 적어도 상당히 감소될 수 있다. 위에서 설명한 실시예는 하이-k 게이트 유전체 층 및 금속 게이트 전극을 구비한 CMOS 장치를 형성하는 공정에 대한 예를 제공하지만, 본 발명은 이들 특정 실시예에 제한되는 것은 아니다.
전술한 내용은 본 발명에서 사용될 수 있는 특정 단계 및 물질에 대해 설명하였지만, 이에 대한 다수의 수정 및 대체가 이루어질 수 있음을 당업자라면 이해할 것이다. 따라서, 이러한 모든 수정, 변형, 대체 및 부가는 첨부된 청구항에 정 의된 본 발명의 사상 및 범주 내에 들어간다.

Claims (20)

  1. 반도체 장치를 제조하는 방법에 있어서,
    기판 상에 제 1 유전체 층을 형성하는 단계와,
    상기 제 1 유전체 층 내에 트렌치를 형성하는 단계와,
    상기 기판 상에 제 2 유전체 층을 형성하는 단계로서, 상기 제 2 유전체 층은 상기 트렌치의 바닥부에 형성된 제 1 부분과, 제 2 부분을 구비하는 단계와,
    상기 제 2 유전체 층의 상기 제 1 부분 상에 제 1 금속 층을 형성하는 단계로서, 상기 제 1 금속 층은 상기 제 2 유전체 층의 상기 제 1 부분을 커버하나 상기 제 2 유전체 층의 상기 제 2 부분을 커버하지 않는 단계와,
    상기 제 1 금속 층 상과, 상기 제 2 유전체 층의 상기 제 2 부분 상에 제 2 금속 층을 형성하는 단계로서, 상기 제 2 금속 층은 상기 제 1 금속 층을 커버하고 상기 제 2 유전체 층의 상기 제 2 부분을 커버하는 단계를 포함하는
    반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 유전체 층은 하이-k 게이트 유전체 층을 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 하이-k 게이트 유전체 층은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염으로 구성된 그룹으로 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속 층은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하고, 상기 제 2 금속 층은 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전성 금속 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 금속 층은 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전선 금속 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하고, 상기 제 2 금속 층은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속 층은 각각 약 25 내지 약 300 옹스트롬의 두께를 가지며, 상기 제 1 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 가지고, 상기 제 2 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 갖는
    반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속 층은 각각 약 25 내지 약 300 옹스트롬의 두께를 가지며, 상기 제 1 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 가지고, 상기 제 2 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 갖는
    반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 트렌치 내 및 상기 제 2 금속 층 상에 충진 금속을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 금속 층을 형성하기 전에 상기 제 2 유전체 층 상에 기저층 금속(underlayer metal)을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 유전체 층의 상기 제 1 부분 및 제 2 부분 상에 금속 층을 형성하고, 그런 다음 상기 유전체 층의 상기 제 2 부분으로부터 상기 금속 층을 제거함으로써, 상기 제 2 유전체 층의 상기 제 1 부분 상에 상기 제 1 금속 층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 유전체 층의 상기 제 1 및 제 2 부분 상에 금속 층을 형성하는 단계와,
    상기 금속 층 상에 스핀 온 글래스 층(spin on glass layer)을 형성하되, 상기 스핀 온 글래스 층의 제 1 부분은 상기 제 2 유전체 층의 상기 제 1 부분을 커버하고, 상기 스핀 온 글래스 층의 제 2 부분은 상기 제 2 유전체 층의 상기 제 2 부분을 커버하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 유지하면서 상기 스핀 온 글래스 층의 상기 제 2 부분을 제거하여, 상기 금속 층의 일부분을 노출시키는 단계와,
    상기 금속 층의 상기 노출된 부분을 제거하여 상기 제 2 유전체 층의 상기 제 1 부분을 커버하나 상기 제 2 유전체 층의 상기 제 2 부분을 커버하지 않는 제 1 금속 층을 생성하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 제거하는 단계
    에 의해, 상기 제 1 금속 층이 상기 제 2 유전체 층의 상기 제 1 부분 상에 형성되는 반도체 장치 제조 방법.
  12. 반도체 장치 제조 방법에 있어서,
    기판 상에 제 1 유전체 층을 형성하는 단계와,
    상기 제 1 유전체 층 내에 트렌치를 형성하는 단계와,
    상기 기판 상에 하이-k 게이트 유전체 층을 형성하는 단계로서, 상기 하이-k 게이트 유전체 층은 상기 트렌치의 바닥부에 형성된 제 1 부분과, 제 2 부분을 갖는 단계와,
    상기 하이-k 게이트 유전체 층의 상기 제 1 및 제 2 부분 상에 금속 층을 형성하는 단계와,
    상기 금속 층 상에 스핀 온 글래스 층을 형성하는 단계로서, 상기 스핀 온 글래스 층의 제 1 부분은 상기 하이-k 게이트 유전체 층의 상기 제 1 부분을 커버 하고, 상기 스핀 온 글래스 층의 제 2 부분은 상기 하이-k 게이트 유전체 층의 제 2 부분을 커버하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 유지하면서 상기 스핀 온 글래스 층의 상기 제 2 부분을 제거하여, 상기 금속 층의 일부분을 노출시키는 단계와,
    상기 금속 층의 상기 노출된 부분을 제거하여 상기 하이-k 게이트 유전체 층의 상기 제 1 부분을 커버하나 상기 하이-k 게이트 유전체 층의 상기 제 2 부분을 커버하지 않는 제 1 금속 층을 생성하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 제거하는 단계와,
    상기 제 1 금속 층 상에 또한 상기 하이-k 게이트 유전체 층의 상기 제 2 부분 상에 제 2 금속 층을 형성하되, 상기 제 2 금속 층은 상기 제 1 금속 층을 커버하고 상기 하이-k 게이트 유전체 층의 제 2 부분을 커버하는 단계를 포함하는 반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 하이-k 게이트 유전체 층은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염으로 구성된 그룹으로 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 금속 층은 각각 약 25 내지 약 300 옹스트롬의 두께를 가지고, 상기 제 1 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 가지며 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하고, 상기 제 2 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 가지며, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전성 금속 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하고,
    상기 트렌치 내 및 상기 제 2 금속 층 상에 충진 금속을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 금속 층은 각각 약 25 내지 약 300 옹스트롬의 두께를 가지며, 상기 제 1 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 가지며 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전선 금속 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하고, 상기 제 2 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 가지며 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하고,
    상기 트렌치 내에 또한 상기 제 2 금속 층 상에 충진 금속을 형성하는 단계 를 더 포함하는 반도체 장치 제조 방법.
  16. 반도체 장치 제조 방법에 있어서,
    기판 상에 제 1 유전체 층을 형성하는 단계와,
    상기 제 1 유전체 층 내에 트렌치를 형성하는 단계와,
    상기 기판 상에 하이-k 게이트 유전체 층을 형성하는 단계로서, 상기 하이-k 게이트 유전체 층은 상기 트렌치의 바닥부에 형성된 제 1 부분과, 제 2 부분을 가지며, 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하는 단계와,
    상기 하이-k 게이트 유전체 층의 상기 제 1 및 제 2 부분 상에 금속 층을 형성하는 단계로서, 상기 금속 층은 약 25 내지 약 300 옹스트롬의 두께를 갖는 단계와,
    상기 금속 층 상에 스핀 온 글래스 층을 형성하는 단계로서, 상기 스핀 온 글래스 층의 제 1 부분은 상기 하이-k 게이트 유전체 층의 상기 제 1 부분을 커버하고, 상기 스핀 온 글래스 층의 제 2 부분은 상기 하이-k 게이트 유전체 층의 제 2 부분을 커버하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 유지하면서 상기 스핀 온 글래스 층의 상기 제 2 부분을 제거하여, 상기 금속 층의 일부분을 노출시키는 단계와,
    상기 금속 층의 상기 노출된 부분을 제거하여 상기 하이-k 게이트 유전체 층 의 상기 제 1 부분을 커버하나 상기 하이-k 게이트 유전체 층의 상기 제 2 부분을 커버하지 않는 제 1 금속 층을 생성하는 단계와,
    상기 스핀 온 글래스 층의 상기 제 1 부분을 제거하는 단계와,
    상기 제 1 금속 층 상에 또한 상기 하이-k 게이트 유전체 층의 상기 제 2 부분 상에 제 2 금속 층을 형성하되, 상기 제 2 금속 층은 약 25 내지 약 300 옹스트롬의 두께를 가지며 상기 제 1 금속 층을 커버하고 하이-k 게이트 유전체 층의 제 2 부분을 커버하는 단계를 포함하는 반도체 장치 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 가지며 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하고, 상기 제 2 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 가지며, 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전성 금속 산화물로 구성된 그룹으로부터 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  18. 제 16 항에 있어서,
    상기 제 1 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 가지며 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 도전선 금속 산화물로 구성된 그룹으로부터 선택 되는 물질을 포함하고, 상기 제 2 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 가지며 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 금속 탄화물로 구성된 그룹으로부터 선택되는 물질을 포함하는 반도체 장치 제조 방법.
  19. 제 16 항에 있어서,
    상기 트렌치 내 및 상기 제 2 금속 층 상에 충진 금속을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  20. 제 19 항에 있어서,
    상기 충진 금속은 텅스텐, 알루미늄, 티타늄 및 티타늄 질화물로 구성된 그룹으로 선택되는 물질을 포함하는 반도체 장치 제조 방법.
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