CN101071800A - 载带、半导体器件和半导体模块装置 - Google Patents

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Abstract

本发明提供一种半导体器件用的载带，具有绝缘带和形成在该绝缘带上的配线图案，上述配线图案在重叠区域的一部分中具有用于连接上述配线图案和突起电极的连接部，其中，上述重叠区域是在半导体元件被搭载至上述配线图案时上述配线图案和上述半导体元件重叠的区域。在上述重叠区域中，上述配线图案的连接部的线宽要小于上述配线图案的除上述连接部之外的部分的线宽。

Description

载带、半导体器件和半导体模块装置
技术领域
本发明涉及一种COF(Chip On Film：薄膜覆晶)型半导体器件用的载带、使用该载带的COF型半导体器件和半导体模块装置，其中，在COF型半导体器件中，通过COF方式在配线图案上搭载并连接半导体元件。
背景技术
在现有技术中，TCP(Tape Carrier Package：带载封装)型半导体器件(以下，称之为“TCP半导体器件”)作为一种在挠性配线基板上接合、搭载半导体元件的半导体器件已经为公众所知悉。
另一方面，近年来，开始采用一种通过COF方式在挠性配线基板上接合、搭载半导体元件的COF型半导体器件(以下，称之为“COF半导体器件”)。
作为TCP半导体器件和COF半导体器件之间的差异，例如，可以列举出下述各点。
(1)TCP半导体器件：预先在用作挠性配线基板的基底基板的绝缘带上设置用于搭载半导体元件的开口部，在该开口部形成呈悬臂状突出的配线图案，该配线图案的前端部分和半导体元件接合在一起。COF半导体器件：用作挠性配线基板的基底基板的薄膜绝缘带不具备用于搭载半导体元件的开口部，在形成于上述薄膜绝缘带的表面的配线图案上接合、搭载半导体元件。
(2)TCP半导体器件：由于配线图案呈悬臂状突出，因此，难以制造配线间距小于45μm的配线图案。COF半导体器件：由于在薄膜绝缘带的表面上形成配线图案，因此，比较容易制造配线间距小于或等于35μm的配线图案。
(3)TCP半导体器件：预先在半导体器件被安装至液晶面板等之后要发生折曲的部分设置有狭缝。COF半导体器件：半导体器件不具备用于进行折曲的狭缝，薄膜绝缘带的任何位置都能进行自由折曲。
(4)TCP半导体器件：用粘合剂在由聚酰亚胺构成的绝缘带上层叠铜箔而形成TCP半导体器件。COF半导体器件：在铜箔背面涂布并固化聚酰亚胺等而形成COF半导体器件(涂布法)，或者，通过溅射方式在由聚酰亚胺构成的绝缘带上层叠铜而形成COF半导体器件(溅射法；金属喷镀法)。
如上所述，在COF半导体器件中，基于其使用目的而采用了可自由折曲的薄膜绝缘带作为挠性配线基板的基底基板。此外，在薄膜绝缘带的表面配置的配线图案的各配线电连接半导体元件所对应的端子。外部连接用的连接部连接液晶面板、印刷基板等。关于上述部分之外的配线图案露出部分，由于其被涂布阻焊剂层(solder regisit)，因此，可确保其绝缘状态。
另外，较之于TCP半导体器件，COF半导体器件比较容易实现配线图案(内部引线)的细间距化。量产的TCP半导体器件的配线间距的下限值为45μm。但是，配线间距为35μm的COF半导体器件已经实现了量产。此外，COF半导体器件还能够实现小于或等于30μm的配线间距。
近年来，要求COF半导体器件能够满足多引脚化的需求，同时，还要求实现COF半导体器件的小型化和薄膜化。为此，就需要实现配线图案与半导体元件之间的连接部的细间距化、配线图案的外部连接用连接部的细间距化和绝缘带及配线图案等的薄膜化。为了实现配线图案(内部引线)的细间距化，上述配线图案(内部引线)需要变窄变薄。
图5和图6表示现有技术中普通COF半导体器件的半导体元件的安装部(搭载区域)周边的概略结构。图5表示配线图案的配线间距大于或等于35μm的情况，图6表示配线图案的配线间距小于35μm的情况(较之于图5所示的情况，实现了细间距化)。以下，分别将图5和图6所示的现有技术例称之为“现有技术例1”和“现有技术例2”。
关于现有技术中普通COF半导体器件用的挠性基板的配线图案23的宽度，如图5和图6所示，无论是由双点划线表示的半导体元件24的突起电极25所连接的区域，还是除该区域之外的区域，均以相同的宽度(线宽)来形成。
在专利文献1(日本国第3536023号专利，专利登记日：2004年3月19日，专利公告日：2004年6月7日)中公开了一种对上述配线图案的宽度进行部分变更的技术。图7表示由专利文献1所揭示的COF半导体器件的半导体元件的安装部(搭载区域)周边的概略结构(以下，称之为“现有技术例3”)。
关于现有技术例3的配线图案23的宽度，如图7所示，在阻焊剂层22的开口部22a的边缘附近形成得比较宽，在阻焊剂层22和由双点划线表示的半导体元件24重叠的区域(即，半导体元件24的搭载区域)中，无论是半导体元件24的突起电极25所连接的区域，还是除该区域之外的区域，均以相同的宽度来形成。
如上所述，要求COF半导体器件实现配线图案的细间距化和绝缘带、配线图案等的薄膜化，但是，要实现上述细间距化和薄膜化，还存在若干需要解决的课题。
其一，由于配线图案(内部引线)的间距较小，所以，当配线图案(内部引线)和半导体元件的突起电极之间的连接出现偏差时，将发生该配线图案(内部引线)接触到相邻的突起电极这样的问题。
也就是说，在配线间距小于35μm的实现了细间距化的COF半导体器件中，当配线图案和半导体元件的突起电极之间的连接出现偏差时，比较容易发生该配线图案(内部引线)接触到相邻的突起电极这样的问题。特别是在配线间距小于或等于30μm的COF半导体器件中，这种问题表现得更为明显。
作为上述课题的解决方法，可以将配线图案(内部引线)的宽度形成得比较小。通过形成宽度较小的配线图案(内部引线)，即使在配线图案和半导体元件的突起电极之间的连接出现偏差时，也能够防止发生该配线图案(内部引线)接触到相邻的突起电极这样的问题。但是，如果配线图案(内部引线)的宽度较小，配线图案的机械强度以及配线图案与绝缘带之间的密合强度就会降低。其结果，将会产生这样的问题，即：在连接及搭载半导体元件的工序至将COF半导体器件安装到模块的工序之间容易发生配线图案的断线和剥离。
其二，COF半导体器件可自由地折曲，但是，要在确保COF半导体器件的可自由折曲的特性的情况下实现细间距化还存在尚需解决的问题。即，当自由地折曲时，配线图案容易发生断线和剥离，因此，需要提高线宽较小的配线图案(内部引线)的机械强度和密合强度。
以下，根据现有技术例1和现有技术例2来说明上述课题。
图8是表示在图5所示的COF半导体器件(现有技术例1)中，当配线图案23和半导体元件24的突起电极25之间的连接出现偏差时，半导体元件24和配线图案23的连接部的结构的示意图。图9是表示在图6所示的COF半导体器件(现有技术例2)中，当配线图案23和半导体元件24的突起电极25之间的连接出现偏差时，半导体元件24和配线图案23的连接部的结构的示意图。在图8中表示图5所示的B部分的结构，在图9中表示图6所示的C部分的结构。
如图8所示，在现有技术例1中，由于配线间距较大，因此，即使在配线图案23和突起电极25之间的连接出现偏差时，也难以发生配线图案23接触到相邻的突起电极这样的问题。所以，即使在配线图案23和突起电极25之间的连接出现偏差时，配线图案23和上述突起电极25也能实现良好的电连接。
但是，在现有技术例2中，如图6所示，当配线图案23和突起电极25之间的连接出现偏差时，比较容易发生配线图案23接触到相邻的突起电极25这样的问题。
如上所述，作为上述问题的解决方法，可以缩小配线图案23的间距，同时减小配线图案23的宽度。
图10表示这样一种COF半导体器件，即：较之于图6所示的现有技术例2中采用的配线图案23，进一步减小了配线图案23的宽度的COF半导体器件(现有技术例4)。
如图10所示，在现有技术例4中，在缩小了配线间距的情况下，即使在配线图案23和突起电极25之间的连接出现偏差时，也能够防止发生配线图案23接触到相邻的突起电极25这样的问题。
但是，当如图10所示那样减小配线图案23的宽度时，上述配线图案23的机械强度以及上述配线图案23与绝缘带21之间的密合强度降低。其结果，将会导致发生上述配线图案23的断线和剥离。
另外，图7所示的专利文献1(现有技术例3)揭示了一种为防止在进行温度循环时阻焊剂层22的开口部22a附近的配线图案23发生断线而将阻焊剂层22的开口部22a附近的配线图案23的宽度形成得大于配线图案23和半导体元件24进行电连接的连接部的配线图案23的宽度这样的发明，但是，并未特别提及内部引线部的配线图案23的宽度。
发明内容
本发明是鉴于上述问题点而进行开发的，其目的在于提供一种在配线图案和突起电极之间的连接出现了偏差的情况下，可防止上述配线图案接触到和本应连接的突起电极相邻的突起电极，而且，可防止配线图案发生断线、剥离的COF型半导体器件用的载带、COF型半导体器件和半导体模块装置。
为了实现上述目的，本发明的载带具有绝缘带和形成在该绝缘带上的配线图案，在该配线图案上以薄膜覆晶方式搭载、连接半导体元件，该载带的特征在于：上述配线图案在重叠区域的一部分中具有用于连接上述配线图案和突起电极的连接部，其中，上述重叠区域是在半导体元件被搭载至上述配线图案时上述配线图案和上述半导体元件重叠的区域；在上述重叠区域中，上述配线图案的上述连接部的线宽要小于上述配线图案的除上述连接部之外的部分的线宽。
根据上述结构，在上述重叠区域中，上述配线图案的上述连接部的线宽要小于上述配线图案的除上述连接部之外的部分的线宽，因此，即使在上述配线图案和上述突起电极之间的连接出现了偏差的情况下，也能够防止上述配线图案接触到和本应连接的突起电极相邻的突起电极。
另外，根据上述结构，在上述重叠区域中，上述配线图案的除上述连接部之外的部分的线宽要大于上述连接部的线宽，由此，能够确保上述配线图案所需的机械强度和密合强度，并可进一步提高机械强度和密合强度，因此，能够防止上述配线图案发生断线和剥离。
所以，根据上述结构，可取得这样的效果，即：能够提供一种配线图案和突起电极可实现正常的电连接，而且，可防止配线图案发生断线和剥离的COF型半导体器件用的载带。
另外，配线图案的上述连接部是为连接突起电极而形成的区域，并非仅指实际连接(接触)的区域。即，在搭载有上述半导体元件的状态下，上述区域包括未实际连接(接触)突起电极的区域。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1是表示本发明的一个实施方式的COF半导体器件的半导体元件的安装部周边的概略结构的平面图。
图2是表示图1所示的COF半导体器件的半导体元件的安装部周边的概略结构的剖面图。
图3是表示在图1和图2所示的COF半导体器件中，当配线图案和突起电极之间的连接出现偏差时的图1所示的A部分的示意图。
图4是表示具有图1和图2所示的COF半导体器件的半导体模块装置的概略结构的剖面图。
图5是表示现有技术例1的COF半导体器件的半导体元件的安装部周边的概略结构的平面图。
图6是表示现有技术例2的COF半导体器件的半导体元件的安装部周边的概略结构的平面图。
图7是表示现有技术例3的COF半导体器件的半导体元件的安装部周边的概略结构的平面图。
图8是表示在现有技术例1中，当配线图案和半导体元件的突起电极之间的连接出现偏差时的图5所示的B部分的示意图。
图9是表示在现有技术例2中，当配线图案和半导体元件的突起电极之间的连接出现偏差时的图6所示的C部分的示意图。
图10是表示现有技术例4的COF半导体器件的半导体元件的安装部周边的概略结构的平面图。
具体实施方式
下面，根据图1至图4来说明本发明的一个实施方式。
图1和图2分别是表示本实施方式的COF半导体器件的半导体元件的安装部(搭载区域)周边的概略结构的平面图和剖面图。图4是表示具有图1和图2所示的COF半导体器件的本实施方式的半导体器件模块的概略结构的剖面图。另外，为便于说明，在图1中，由双点划线表示半导体元件，并省略绝缘性树脂的图示。
如图1、图2所示，本实施方式的COF半导体器件(以下，为便于说明，仅标记为“半导体器件”)10具有半导体元件4和作为挠性基板的载带11(COF半导体器件用的载带)。
半导体元件4连接载带11并被搭载于上述载带11上。另外，如图2所示，在半导体元件4和载带11之间的缝隙中密封有绝缘型树脂6。如此，在本实施方式中，以在上述载带11上搭载了半导体元件4的COF半导体器件为例进行说明。
本实施方式的载带11具有绝缘带1、配线图案2和阻焊剂层3。
绝缘带1是用来在其面上配置配线图案2的基材(基底基板)。绝缘带1需要具有绝缘性，而且，由于以各种形状进行使用，因此，要求其能够自由折曲、具有高度的柔性(具有可挠性)。所以，上述绝缘带1优选采用厚度在15μm～40μm范围内的薄膜绝缘带。作为上述绝缘带1的形成材料，例如，可以采用聚酰亚胺、玻璃环氧树脂、聚酯等的树脂材料。另外，在本实施方式中，以采用聚酰亚胺类绝缘带的情况为例进行说明。但是，本发明并不限于此。
如图4所示，被配置在上述绝缘带1上的配线图案2由内部引线7、外部引线12、中间引线13等构成，其中，内部引线7成为用于连接配线图案2和半导体元件的连接部，外部引线12包括用于连接配线图案2和诸如液晶面板31、印刷基板32等外部的连接部(外部连接用的连接部)，中间引线13处在内部引线7和外部引线12之间。上述内部引线7在半导体搭载区域(上述绝缘带1的与半导体元件4重叠的区域)连接半导体元件4。
利用涂布法、溅射法(金属喷镀法)等方法在绝缘带1上形成铜箔或者由溅射铜的导电性材料构成的导电膜，然后，蚀刻成所期望的图形，从而形成上述配线图案2，并对其表面实施未图示的镀锡或镀金。另外，上述配线图案2的厚度优选设定为5μm～18μm。
阻焊剂层3例如由耐热性涂层材料形成，用于防止连接部之外的部分露出。因此，阻焊剂层3被形成在配线图案2的未设有半导体元件搭载区域和外部连接用的连接部的部分上。即，阻焊剂层3被形成于在上述载带11上连接、搭载半导体元件等之后露出的配线图案2上。
作为上述半导体元件，例如，可以举出CPU(中央处理器)、存储器等的集成电路(LSI：大规模集成电路)。
在配线图案2上搭载半导体元件4时，突起电极5从上述半导体元件4的和上述配线图案2相对的一侧的面近似垂直地突出，该突起电极5是用于使半导体元件4和配线图案2实现电连接的电极。因此，突起电极5由导电性材料构成即可，对其形状并不进行限定。优选容易和配线图案2进行连接的形状。在本实施方式中，如图1和图2所示，采用了棱柱状的电极作为上述突起电极5。
另外，在本实施方式中采用的绝缘带1未设置用于搭载半导体元件4的开口部。因此，通过接合配线图案2和半导体元件4的突起电极5，在绝缘带1上连接、搭载半导体元件4。即，上述连接是通过配线图案2的各配线和各配线所对应的半导体元件4的突起电极5来实现的，其中，上述配线图案2被配置在绝缘带1的表面上。由此，配线图案2和半导体元件4实现电连接。
在本实施方式中，上述配线图案2被形成为：和上述半导体元件4的突起电极5连接的区域的线宽要小于和上述半导体元件4的突起电极5连接的区域之外的配线图案2的宽度(线宽)。
换言之，上述配线图案2被形成为：和上述半导体元件4的突起电极5连接的区域之外的区域的线宽要大于和上述半导体元件4的突起电极5连接的区域的线宽。另外，在本实施方式中，具体而言，上述配线图案2的宽度(线宽)是指上述配线图案2的顶面，即，上述配线图案2的与突起电极连接的一侧的面的宽度。
在本实施方式的上述配线图案2中，如图1所示，在上述配线图案2与半导体元件4重叠的区域(以下，仅称之为“重叠区域”)，作为用于连接上述配线图案2和突起电极5的连接部2A(连接区域)具有其宽度(线宽)要比上述配线图案2的上述连接部2A之外的区域小的区域。具体而言，在上述配线图案2中，如图1所示，具有其宽度(线宽)要比上述重叠区域的配线图案2(内部引线7)的其他区域(区域2B、2C)小的区域作为连接部2A。
在上述配线图案2的内部引线7上搭载上述半导体元件4，使得突起电极5位于上述内部引线7的线宽最小的上述连接部2A。
图3是表示在本实施方式中，当配线图案2和半导体元件4的突起电极5之间的连接出现偏差时的图1所示的A部分的示意图。
如上所述，由于上述连接部2A的宽度要小于上述内部引线7的其他区域(在图1至图3所示的载带11和半导体器件10中的区域2B、2C)，因此，如图3所示，即使在配线图案2和突起电极5之间的连接出现了偏差的情况下，也能够防止任意的配线图案2接触到和本应连接的突起电极5相邻的突起电极5。所以，配线图案2(内部引线7)和突起电极5能够实现正常的连接，另外，如上所述，上述内部引线7的除上述连接部2A之外的区域(即，区域2B、2C)的宽度要大于上述连接部2A，由此，能够提高配线图案2(内部引线7)的机械强度和密合强度，从而可以防止配线图案2(内部引线7)发生断线和剥离。
在本实施方式中，如上所述，为连接上述配线图案2(内部引线7)和突起电极5，上述内部引线7只要具有下述区域即可，并不进行特别的限定，即：在半导体元件4被搭载至上述配线图案2(内部引线7)时与上述半导体元件4的突起电极相对的区域中设置的、其宽度(线宽)要小于上述配线图案2(内部引线7)的其他区域的连接部2A以及线宽要大于上述连接部2A的区域。上述内部引线7可以具有2个或2个以上的线宽彼此不同的区域。
根据上述实施方式，如图1和图3所示，在上述连接部2A的两侧，即，在上述重叠区域，在上述配线图案2的前端部设置有区域2C，在半导体元件4的外缘部设置有区域2B，在区域2B和区域2C之间夹持连接部2A，区域2B和区域2C的宽度要大于连接部2A，由此，能够进一步提高配线图案2的机械强度和密合强度。
只要上述连接部2A的宽度小于区域2B和区域2C的宽度，就无需进行特别的限定。但优选的是，当上述连接部2A的宽度为a、上述突起电极5的宽度为b、配线间距为c、连接精度为±g时，满足下式(1)：
a＜2c-b-2|g|......(1)
例如，当b＝30μm、c＝40μm、g＝15μm时，连接部2A的宽度优选为小于20μm。
如上所述，形成上述配线图案2(内部引线7)使得上述连接部2A的宽度满足上述式(1)，由此，即使在上述半导体元件4连接上述连接部2A时的上述配线图案2的位置偏差为最大值，也能够防止发生任意的配线图案2接触到本应连接和该配线图案2相邻的配线图案2的突起电极5这样的问题，其中，上述最大值是由上述连接精度计算出的值。
另外，上述连接部2A的宽度优选小于或等于上述突起电极5的宽度的二分之一。
当上述连接部2A和突起电极5之间的连接出现偏差时，与上述连接部2A的宽度超过上述突起电极5的宽度的二分之一的情形相比较而言，使上述连接部2A的宽度小于或等于上述突起电极5的宽度的二分之一就能够更有效地抑制相邻的突起电极5和配线图案2之间彼此接触这样的问题。另外，关于上述连接部2A的宽度的下限值，如果能够得到成形加工所需的机械强度就无需进行特别的限定，但优选大于或等于1μm。
另外，作为区域2B和区域2C的宽度的上限，只要能够使得配线图案2彼此不接触即可，作为其下限，只要大于上述连接部2A即可，并不进行特别的限定。
但是，当区域2B和区域2C的宽度小于或等于突起电极5的宽度的二分之一时，较之于超过二分之一的情形而言，配线图案2的机械强度和密合强度降低，所以，配线图案2发生断线和剥离的可能性变大。
因此，上述内部引线7的除连接部2A之外的区域(区域2B、区域2C)的宽度优选的是，大于上述突起电极5的宽度的二分之一。
另外，上述区域2B和区域2C的宽度可以相同，也可以不同。
关于连接部2A的长度的下限值，只要其大于或等于上述突起电极5的与连接部2A接触的接触面的长度即可，并不进行特别的限定。但是，考虑到上述半导体元件4和上述配线图案2的连接精度，优选的是，当上述连接部(细线部)2A的长度为e、使上述突起电极5和上述连接部2A连接时的上述突起电极5的长度为f、连接精度为±g时，满足下式(2)：
e＞f+2|g|......(2)
例如，当f＝80μm、g＝15μm时，e优选为超过110μm的长度。
上述突起电极5的位置被确定为：在搭载上述半导体元件4时，上述突起电极5的与上述连接部2A接触的接触面的中心位于上述连接部2A的中心。所以，在半导体元件4被搭载至上述载带11上时，上述连接部2A的长度(e)优选具有自上述突起电极5到半导体元件4的中心方向上超过|g|的长度和自突起电极5到半导体元件4的外缘方向上超过|g|的长度。
例如，当连接精度为±15μm时，连接部2A的长度(e)优选的是，至少大于突起电极5的长度+30μm。如果连接部2A的长度小于或等于突起电极5的长度+30μm，当配线图案2和上述突起电极5之间的连接出现偏差时，根据偏差的大小，配线图案2可能会接触到和本应连接上述连接部2A的突起电极5相邻的突起电极5。
另外，关于上述连接部2A的长度(e)的上限值，只要其满足下述的条件即可，并不进行特别的限定，即：同一配线图案2(即，任意一个配线图案2)在上述重叠区域的一部分中具有其线宽小于上述重叠区域的其他部分的、用于连接上述突起电极5的部分(连接部2A)，也就是说，同一配线图案2在上述重叠区域分别具有线宽较小的区域和线宽较大的区域。所以，上述连接部2A的长度(e)的上限值当然小于上述重叠区域的配线图案2的长度(内部引线7的长度)。
连接部2A的长度(e)越长，配线图案2的机械强度和密合强度越小，因此，上述连接部2A的长度(e)优选为接近f+2|g|的值。当上述半导体元件4的位置偏差最大时，优选设定为下述值，即：通过对f+2|g|追加用于使上述重叠区域的上述连接部2A之外的区域2B、2C不接触上述突起电极5的余量所得到的值。
另外，为了提高配线图案2的机械强度和密合强度，可以在不接触其他配线图案2的范围内，在半导体元件4的中心方向上延伸设置上述区域2C，例如，在不同方向上延伸的配线图案2互不接触的情况下，存在于上述重叠区域的配线图案2中的一部分配线图案2的上述区域2C可以形成得大于其他配线图案2的区域2C。
本实施方式的载带11的制作方式为：如上所述，如图1和图2所示那样在绝缘带1上形成导电膜并进行图案形成处理从而在绝缘带1的表面上形成配线图案2，然后，在搭载半导体元件4时露出的部分(具体而言，除作为上述绝缘带1的表面的端子形成部的外部连接用连接部(外部引线12)和半导体元件4的搭载区域之外的部分)上涂布阻焊剂层3，从而制成本实施方式的载带11。
另外，本实施方式的半导体器件10的制作方式为：如图1和图2所示，在上述阻焊剂层3的开口部3a内配置上述半导体元件4，连接上述半导体元件4的突起电极5和上述开口部3a内的配线图案2(内部引线部7)，由此，在上述载带11上接合、搭载半导体元件4，之后，在上述半导体元件4和载带11之间的缝隙注入绝缘性树脂6，密封上述半导体元件4和载带11的连接部从而制成本实施方式的半导体器件10。
例如，通过使液晶面板31、印刷基板32等的其他电子部件连接上述配线图案2的外部引线12，可将上述半导体器件10用作半导体模块装置。另外，与上述外部引线12连接的电子部件(器件)并不限于上述列举的电子部件，可以根据上述半导体器件10以及所获得的半导体模块装置的用途进行适当的变更。
另外，关于本发明的上述载带11、半导体器件10和半导体模块装置的制造设备及方法，并不进行特别的限定，可以采用现有技术中COF半导体器件用的载带、使用该载带的半导体器件、半导体模决装置的普通制造设备及方法。
通过采用上述本实施方式的载带11和半导体器件10，能够提供一种适于用作便携式电话、便携式信息终端、薄型显示器、笔记本计算机等的驱动装置的半导体模块装置。
本发明并不限于上述实施方式，可以在权利要求所示的范围内进行各种变更。即，通过组合在权利要求所示范围内适度变更的技术手段所得到的实施方式也被包含在本发明的技术范围内。
如上所述，本发明的载带在重叠区域的一部分中具备用于连接上述配线图案和上述突起电极的连接部，并且，在上述重叠区域中，上述配线图案的上述连接部的线宽要小于上述配线图案的除上述连接部之外的部分的线宽，其中，上述重叠区域是在半导体元件被搭载至上述配线图案上时上述配线图案和半导体元件重叠的区域。因此，即使在上述配线图案和上述突起电极之间的连接出现了偏差的情况下，也能够防止上述配线图案接触到与本应连接的突起电极相邻的突起电极。另外，在上述重叠区域中，上述配线图案的除上述连接部之外的部分的线宽要大于上述连接部的线宽，由此，能够确保上述配线图案所需的机械强度和密合强度，并可进一步提高机械强度和密合强度，因此，能够防止发生上述配线图案的断线和剥离。
所以，根据上述结构，可取得这样的效果，即：能够提供一种配线图案和突起电极可实现正常的电连接，而且，可防止配线图案发生断线和剥离的COF型半导体器件用的载带。
在本发明中，上述配线图案的上述连接部的线宽优选的是，当上述连接部的线宽为a、上述突起电极的宽度为b、配线间距为c、连接精度为±g时，满足a＜2c-b-2|g|。
根据上述结构，可取得这样的效果，即：即使在连接上述半导体元件时的上述配线图案的宽度方向上的上述半导体元件的连接位置的偏差为最大值，也能够防止发生上述配线图案接触到和本应连接的突起电极相邻的突起电极这样的问题，其中，上述最大值是由上述连接精度计算出的值。
在本发明中，上述配线图案的连接部的长度优选的是，当上述连接部的长度为e、上述突起电极的长度为f、连接精度为±g时，满足e＞f+2|g|。
在本发明中，“长度”，即，上述配线图案(连接部)的长度和上述突起电极的长度表示上述配线图案的延伸方向上的长度。
根据上述结构，可取得这样的效果，即：即使在连接上述半导体元件时的上述配线图案的延伸方向上的上述半导体元件的连接位置的偏差为最大值，也能够防止发生上述配线图案接触到相邻的突起电极这样的问题，其中，上述最大值是由上述连接精度计算出的值。
另外，在本发明中，上述配线图案优选的是，在该配线图案的上述连接部的两侧具有其线宽大于上述连接部的线宽的部分。
根据上述结构，可取得这样的效果，即：能够进一步提高上述配线图案的机械强度和密合强度，从而更有效地防止发生断线和剥离。
另外，优选的是，上述配线图案的上述连接部的宽度小于或等于上述突起电极的宽度的二分之一。
根据上述结构，可取得这样的效果，即：即使在连接上述配线图案和上述突起电极时在上述配线图案的延伸方向上发生了上述半导体元件的连接偏差(连接位置的偏差)，也能够防止发生上述配线图案接触到和本应连接的突起电极相邻的突起电极这样的问题。
另外，优选的是，上述配线图案的除上述连接部之外的部分的线宽超过上述突起电极的宽度的二分之一，并且，上述部分不接触相邻的配线图案。
根据上述结构，可取得这样的效果，即：能够进一步提高上述配线图案的机械强度和密合强度，从而更有效地防止发生断线和剥离。
本发明的半导体器件具备本发明的载带。因此，能够得到一种即使发生上述配线图案和上述突起电极的连接偏差，也可防止上述配线图案接触到相邻的突起电极，并防止配线图案出现断线和剥离的COF型半导体器件。即，本发明能够提供一种可应对细间距化、薄膜化、多引脚化的COF型半导体器件。
为了解决上述课题，本发明的半导体器件具备本发明的上述载带。
根据上述结构，由于上述半导体器件具备本发明的上述载带，因此，能够得到一种即使发生上述配线图案和上述突起电极的连接偏差，也可防止上述配线图案接触到相邻的突起电极，并防止配线图案出现断线和剥离的COF型半导体器件。即，本发明能够提供一种可应对细间距化、薄膜化、多引脚化的COF型半导体器件。所以，可以得到这样的效果：能够防止半导体元件的连接、搭载工序中发生的连接不良，并将模块安装工序之前发生的配线图案的断线、剥离等缺陷减少到过去的50％以下。
另外，本发明的半导体模块装置具备上述半导体器件。因此，可以得到这样的效果，即：能够提供一种在配线图案和突起电极之间的连接出现了偏差的情况下，可防止上述配线图案接触到与本应连接的突起电极相邻的突起电极，而且，可防止发生配线图案的断线、剥离，并适于用作诸如便携式电话、便携式信息终端、薄型显示器、笔记本型计算机等的驱动装置的半导体模块装置。
为了解决上述课题，本发明的半导体模块装置具备上述半导体器件。
根据上述结构，由于上述半导体模块装置具备本发明的上述半导体器件，因此，能够提供一种在配线图案和突起电极之间的连接出现了偏差的情况下，可防止发生上述配线图案接触到与本应连接的突起电极相邻的突起电极，而且，可防止发生配线图案的断线、剥离，并适于用作诸如便携式电话、便携式信息终端、薄型显示器、笔记本型计算机等的驱动装置的半导体模块装置。
本发明的载带、半导体器件和半导体模块装置可适于用作诸如便携式电话、便携式信息终端、薄型显示器、笔记本型计算机等的驱动装置。
以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例，本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的范围内进行各种变更来实施之。

Claims (8)

1.一种半导体器件用的载带，具有绝缘带(1)和形成在该绝缘带(1)上的配线图案(2)，在该配线图案(2)上以薄膜覆晶方式搭载、连接半导体元件(4)，该载带的特征在于：
上述配线图案(2)在重叠区域的一部分中具有用于连接上述配线图案(2)和突起电极(5)的连接部(2A)，其中，上述重叠区域是在半导体元件(4)被搭载至上述配线图案(2)时上述配线图案(2)和上述半导体元件(4)重叠的区域；
在上述重叠区域中，上述配线图案(2)的上述连接部(2A)的线宽要小于上述配线图案(2)的除上述连接部(2A)之外的部分的线宽。
2.根据权利要求1所述的载带，其特征在于：
当上述配线图案(2)的上述连接部(2A)的线宽为a、上述突起电极(5)的宽度为b、配线间距为c、连接精度为±g时，上述配线图案(2)的上述连接部(2A)的线宽满足a＜2c-b-2|g|。
3.根据权利要求1所述的载带，其特征在于：
当上述配线图案(2)的上述连接部(2A)的长度为e、上述突起电极(5)的长度为f、连接精度为±g时，上述配线图案(2)的上述连接部(2A)的长度满足e＞f+2|g|。
4.根据权利要求1所述的载带，其特征在于：
上述配线图案(2)在上述连接部(2A)的两侧具有线宽大于上述连接部(2A)的线宽的部分。
5.根据权利要求1所述的载带，其特征在于：
上述配线图案(2)的上述连接部(2A)的线宽小于或等于上述突起电极(5)的宽度的二分之一。
6.根据权利要求1所述的载带，其特征在于：
上述配线图案(2)的除上述连接部(2A)之外的部分的线宽大于上述突起电极(5)的宽度的二分之一，并且上述部分不接触相邻的配线图案(2)。
7.一种半导体器件，其特征在于，具备权利要求1至6中的任意一项所述的载带。
8.一种半导体模块装置，其特征在于，具备权利要求7所述的半导体器件。
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