CN101064261A - 半导体封装件及其呈阵列排列的基片结构与制法 - Google Patents

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Abstract

本发明公开一种半导体封装件及其呈阵列排列的基片结构与制法，该半导体封装件包括：基片单元，该基片单元至少有部分边缘形成凹槽，且该凹槽中填充有填充料；半导体芯片，接置并电性连接到该基片单元；以及封装胶体，形成于该基片单元上，包覆该半导体芯片。本发明的半导体封装件及其呈阵列排列的基片结构与制法在封装完成后沿基片单元间切割时，使切割路径通过该槽孔填充料或封装胶体，可预先进行各基片单元的电性检测，避免后续完成置晶及封装步骤再进行电性检测时，发现不良品导致工序材料浪费及成本提高等问题，同时切割面平整，切割断面上不会外露导电线路，避免在切割面上露出导电线路造成静电破坏、湿气侵入等问题。

Description

半导体封装件及其呈阵列排列的基片结构与制法
技术领域
本发明是关于一种半导体封装件及其呈阵列排列的基片结构与制法，特别是关于一种设有电镀总线的呈阵列排列的基片结构与制法及其半导体封装件。
背景技术
由于通讯、网络及计算机等各种便携式(Portable)产品的大幅增长，可缩小集成电路(IC)面积，且具有高密度与多管脚特性的球栅阵列(ballgrid array，BGA)封装件已日渐成为封装市场上的主流产品。该球栅阵列封装件的特点在于：采用一基片安置半导体芯片，并在该基片背面置设多个成栅状阵列排列的焊球(Solder Ball)，使相同单位面积的半导体芯片载体上可以容纳更多输入/输出连接端(I/O Connection)，符合高度集成化(Integration)的半导体芯片所需，通过这些焊球将整个封装单元焊接及电性连接到外部装置。
再者，为提高半导体封装件产能与节省工序成本，并提高基片的使用率(utilization)，同时满足电子产品轻薄短小的设计需求，如美国专利第5776798号揭示一种具有更小封装尺寸的薄型球栅阵列(Thin&Fine BGA，TFBGA)封装件，其主要在基片上预先划分出多个呈阵列排列的封装区域，分别定义出个别的TFBGA封装单元位置，经过上晶、打线、模压等步骤，最后进行切割工序(Singulation process)，将各个呈阵列排列的封装区域及安置其上的半导体芯片切割开来，形成个别TFBGA封装单元。
另外，为提供半导体封装单元后续利用焊球焊接，及电性连接到外部电子装置，或提供其中的半导体芯片与基片的电性连接，会将设于基片表面的多个焊指(bonding finger)或焊球垫(ball pad)等电性连接垫的外露表面，形成一如镍/金(Ni/Au)金属层，提供导电元件如金线、焊点或焊球与芯片或基片的电性连接，同时也可避免因外界环境影响导致该电性连接垫氧化。该镍/金(Ni/Au)的高导电性金属层工序主要在基片线路布局设计时，将后续要形成该镍/金(Ni/Au)金属层的电性连接垫共同连接到一电镀总线(Plating bus)，使电镀电流经由该电镀总线流通至电性连接垫，将如镍/金(Ni/Au)的金属层沉积在该电性连接垫上，在封装工序完成后，此电镀总线即为无用构件，要予以切除。
图1是成批次的阵列排列半导体封装基片(例如薄型球栅阵列基片)，该呈阵列排列的基片100布局方法，主要以多条横向分割线SLx和直向分割线SLy划分出多个呈阵列排列的基片单元10，也就是后续要进行封装工序的封装区域，在最后的分割程序中，沿着该分割线SLx及SLy进行切割动作，将这些阵列排列的封装区域分割成个别封装单元。该基片单元10之间设有电镀总线14，且该基片单元10的线路布局包括：多个设在基片正面的焊指11、设在基片背面的焊球垫(未标出)、以及多条供该焊指11与焊球垫电性连接到电镀总线的导电线路13，使电镀电流经由该电镀总线14及导电线路13流通至基片单元10正面的焊指11及背面的焊球垫，在该焊指11及焊球垫上电镀形成镍/金金属层；其中该电镀总线14根据阵列排列的各基片单元设计成一栅格状，并直接重叠于横向及直向分割线SLx、SLy上，在封装工序完成后的分割程序时，同时将电镀总线14割除掉。相关的技术如美国专利第6281047、6319750及6479894号等。
另外，该半导体封装基片也可随各种便携式产品的蓬勃发展，应用在小型存储卡等电子产品中，例如微型安全数字存储卡(Micro SecureDigital Card，Micro SD卡)，该存储卡为一种高容量的闪存电路模块，该电路模块可连接至一电子信息平台，例如个人计算机、个人数字助理、数码照相机、多媒体浏览器，可储存各种数字式的多媒体数据，例如数码相片、视频或音频数据。
如美国专利公告2004/0259291揭示的半导体封装件中，当完成封装模压用激光进行切割呈阵列排列的各封装件单元，形成不规则状的Micro SD存储卡封装件，由于在激光切割路径需经过不同的材料，例如封装胶体、拒焊层、导电线路、电镀总线等，因此易造成切割面的烧灼问题，产生不规则形状及造成切割面不平整。
另外，在切割作业完成后，上述半导体封装件切割断面会露出导电线路，易导致外在湿气沿该外露的导电线路侵入到封装件内，造成产品可靠性下降等问题。再者，切割断面露出的导电线路极易因外界静电放电(ESD)问题，使静电电流侵入封装件内，造成芯片损坏。
甚至，在这种利用电镀总线形成镍/金金属层的封装基片中，未进行切割作业前，每一基片单元之间的线路都电性连接在一起，因此无法对各基片单元进行电性检测(open/short，O/S test)，无法判定各该基片单元是否有开路或短路问题，直到封装完成并进行切割后，才能进行检测得知基片是否存在电性问题，但是，此时已完成芯片封装作业，造成了芯片损失，从而导致工序成本的提高。
另外，业界为解决传统的、利用电镀总线形成镍/金金属层时造成的上述问题，于是发展出一种不使用电镀总线的基片，如中国台湾公告第515061及583348号案，但是，这种制法虽可解决上述问题，但其工序过于繁琐、复杂，且成本又高，约为传统利用电镀总线工序的1.3～1.8倍，不符合量产与经济效益。
综上所述，如何开发出一种在呈阵列排列的基片上利用电镀总线形成如镍/金的金属层时，能够避免导电线路外露、静电放电破坏、切割面烧融及不平整等问题，同时也可预先对基片单元进行电性检测且符合成本考虑的半导体封装件及其芯片承载结构与制法，已成为业界亟待解决的问题。
发明内容
为克服上述现有技术的问题，本发明的主要目的在于提供一种半导体封装件及其呈阵列排列的基片结构与制法，可避免导电线路外露。
本发明的又一目的在于提供一种半导体封装件及其呈阵列排列的基片结构与制法，可预先对基片单元进行电性检测，避免后续工序材料浪费及成本增加等问题。
本发明的再一目的在于提供一种半导体封装件及其呈阵列排列的基片结构与制法，可避免静电放电破坏问题。
本发明的另一目的在于提供一种半导体封装件及其呈阵列排列的基片结构与制法，可避免激光切割面发生烧融及不平整问题。
本发明的又一目的在于提供一种半导体封装件及其呈阵列排列的基片结构与制法，符合量产及经济效益。
为实现上述及其它目的，本发明的半导体封装件的制法包括：提供一基片，该基片包括：多个呈阵列排列的基片单元，该基片单元间设有电镀总线，且在该基片单元中设有电性连接垫，以及电性连接该电性连接垫与电镀总线的导电线路，通过该电镀总线及导电线路在该电性连接垫上形成电镀金属层；在各该基片单元间形成槽孔，且该槽孔切断该导电线路与电镀总线间的连接关系；进行填胶及烘干步骤，在该槽孔中填充绝缘胶并烘干该绝缘胶；进行置晶步骤，在各该基片单元上接置并电性连接半导体芯片；进行封装模压步骤，在该基片上形成覆盖该半导体芯片的封装胶体；以及进行切割步骤，沿各该基片单元间进行切割，其切割路径通过该槽孔，形成多个半导体封装件。
在该切割步骤中，切割道的宽度小于该槽孔宽度，该切割路径通过该槽孔时，切割至形成于该槽孔中的填充料，可避免后续露出导电线路等问题。且该制法可应用在球栅阵列式半导体封装件(如TFBGA)或存储卡封装件(如Micro SD卡)。
本发明还涉及另一个半导体封装件的制法，该半导体封装件的制法包括：提供一基片，该基片包括：多个呈阵列排列的基片单元，该基片单元间设有电镀总线，且在该基片单元中设有电性连接垫，以及电性连接该电性连接垫与电镀总线的导电线路，通过该电镀总线及导电线路在该电性连接垫上形成电镀金属层；在各该基片单元间形成槽孔，且该槽孔切断该导电线路与电镀总线间的连接关系；进行置晶步骤，在各该基片单元上接置并电性连接半导体芯片；进行封装模压步骤，  在该基片上形成覆盖该半导体芯片的封装胶体，并使该封装胶体填充至该槽孔中；以及进行切割步骤，沿各该基片单元间进行切割，其切割路径通过该槽孔，形成多个半导体封装件。
通过上述制法，本发明揭示一种呈阵列排列的基片结构，该呈阵列排列的基片结构包括：多个呈阵列排列的基片单元，且在该基片单元中形成电性连接垫；电镀总线，根据该呈阵列排列的基片单元，以栅格状排列在各该基片单元间，且在各该基片单元中形成连接该电性连接垫及电镀总线的导电线路；以及多个槽孔，形成于各该基片单元间，且该槽孔切断该导电线路与电镀总线间的连接关系。另外，该基片结构还包括填充至该槽孔中的填充料，该填充料可以是绝缘胶或封装胶体。
本发明也揭示一种半导体封装件，该半导体封装件包括：基片单元，该基片单元至少有部分边缘形成凹槽，且该凹槽中填充有填充料；半导体芯片，接置并电性连接到该基片单元；以及封装胶体，形成于该基片单元上，包覆该半导体芯片。该填充料可为绝缘胶或封装胶体。
因此，本发明的半导体封装件及其呈阵列排列的基片结构与制法，在具有多个呈阵列排列的基片单元基片上，利用电镀总线及导电线路，在电性连接垫上形成如镍/金的电镀金属层后，再在基片单元之间设置槽孔，该槽孔切断该电镀总线与导电线路的连接关系，使各该基片单元之间相互电性独立，可预先进行各基片单元的电性检测，避免后续完成置晶及封装步骤再进行电性检测时，发现不良品导致工序材料浪费及成本提高等问题。
再者，在该槽孔中可预先填充如绝缘胶或在封装模压步骤时填充封装胶体的填充料，由于该槽孔的宽度大于切割道的宽度，这样，在封装完成后沿该基片单元之间切割时，切割路径通过该槽孔填充料或封装胶体，使切割断面上不会外露导电线路，可避免湿气侵入及静电放电问题；甚至，当用激光进行切割时，由于其切割路径上大部分是填充料或封装胶体，因此，可以避免现有激光需烧灼不同材料及激光烧融与切割面不平整等问题。
附图说明
图1是现有成批次排列的基片示意图；
图2A至图2F是本发明的半导体封装件及其呈阵列排列的基片结构与制法实施例1的示意图；
图2C’是本发明的半导体封装件及其呈阵列排列的基片结构与制法在基片底面粘设贴片并填胶的示意图；
图3A至图3D是本发明的半导体封装件及其制法实施例2的示意图；
图4A至图4C是本发明的半导体封装件及其制法实施例3的示意图；以及
图5是本发明的呈阵列排列的基片结构实施例4的示意图。
具体实施方式
实施例1
图2A至图2F是本发明的半导体封装件及其呈阵列排列的基片结构与制法实施例1的示意图。该半导体封装件可以是薄型球栅阵列(TFBGA)半导体封装件。
本发明的半导体封装件的制法如图2A所示，首先，提供一基片200，该基片片200包括：多个呈阵列排列的基片单元20，该基片单元20之间设有电镀总线24，且在该基片单元20中设有电性连接垫21，以及电性连接该电性连接垫21与电镀总线24的导电线路23，通过该电镀总线24及导电线路23，在该电性连接垫21上形成如镍/金的电镀金属层(未标出)，其中该电性连接垫21供半导体芯片与基片电性连接。
如图2B所示，在各该基片单元20之间形成槽孔20a，且该槽孔20a切断该导电线路23与电镀总线24之间的连接关系；其中应注意的是：该槽孔20a的宽度大于后续要沿各该基片单元20之间进行切割的切割道R(如虚线所示)的宽度，同时该电镀总线24包括在该切割道R内。
如图2C所示，进行填胶及烘干步骤，在该槽孔20a中填充如绝缘胶的填充料25，并在烘干该填充料25后进行置晶步骤，在各该基片单元20上接置并电性连接半导体芯片26；其中该填充料25可以是环氧树脂的高分子材料；该半导体芯片26可通过多个焊线27电性连接到该基片单元的电性连接垫21。另外，在工序中可预先在该基片底面粘设一贴片T(如图2C’所示)，封闭该槽孔20a一侧，利用一点胶器22将如绝缘胶的填充料25充布在该槽孔20a中，并在后续填充料烘干步骤完成后再去掉该贴片T。
如图2D及图2E所示，进行封装模压及切割步骤，在该基片200上形成覆盖该半导体芯片26的封装胶体28，再沿各该基片单元20之间进行切割，该切割路径通过该槽孔20a内的填充料25。另外，可在该基片单元底面置设多个焊球29，形成多个封装有半导体芯片26，且在基片单元20至少部分边缘形成凹槽20b的半导体封装件，同时在该凹槽20b中填充有填充料25，如图2F所示，它是该半导体封装件的俯视图。
通过上述制法，本发明也揭示一种呈阵列排列的基片结构，该呈阵列排列的基片结构包括：多个呈阵列排列的基片单元20，且在该基片单元20中形成电性连接垫21；电镀总线24呈栅格状排列在各该基片单元20之间，且在各该基片单元20中形成连接该电性连接垫21及电镀总线24的导电线路23；以及多个槽孔20a形成在各该基片单元20之间，且该槽孔20a切断该导电线路23与电镀总线24之间的连接关系。另外，该基片结构还包括：填充至该槽孔20a中的填充料25，该填充料25可以是绝缘胶。
本发明也揭示一种半导体封装件，该半导体封装件包括：基片单元20，该基片单元20的至少部分边缘形成有凹槽20b，且该凹槽20b中填充有填充料25；半导体芯片26，接置并电性连接到该基片单元20；以及封装胶体28，形成于该基片单元20上，包覆该半导体芯片26。另外，该半导体封装件还包括设在该基片单元20底面的焊球29。
实施例2
图3A至图3D是本发明的半导体封装件及其制法实施例2的示意图。
如图3A所示，提供一基片300，该基片300包括：多个呈阵列排列的基片单元30，该基片单元30之间设有电镀总线34，且在该基片单元30中设有电性连接垫31，以及电性连接该电性连接垫31与电镀总线34的导电线路33，通过该电镀总线34及导电线路33在该电性连接垫31上形成电镀金属层(未标出)。
如图3B所示，在各该基片单元30之间形成槽孔30a，且该槽孔30a切断该导电线路33与电镀总线34之间的连接关系。该槽孔20a的宽度大于后续要沿各该基片单元30之间进行切割的切割道R(如虚线所示)的宽度，同时该电镀总线34包括在该切割道R内。
如图3C所示，进行置晶步骤及封装模压步骤，先在各该基片单元30上接置并电性连接半导体芯片36，再在该基片300上形成覆盖该半导体芯片36的封装胶体38，并使该封装胶体38填充至该槽孔30a中。
另外，在工序中可预先在该基片底面粘设一贴片T，封闭该槽孔30a一侧，封装胶体38充布在该槽孔30a中，并在封装模压步骤完成后再去掉该贴片T。
如图3D所示，进行切割步骤，沿各该基片单元30之间进行切割，且其切割路径通过该槽孔30a。另外，可在该基片单元30底面置设多个焊球39，形成多个封装有半导体芯片36，且在基片单元30的至少部分边缘形成有凹槽30b的半导体封装件，同时在该凹槽30b中填充有封装胶体38。
实施例3
图4A至图4B是本发明的半导体封装件及其制法实施例3的示意图。本实施例与上述实施例大致相同，主要差异在于：该半导体封装件及其制法应用在存储卡封装件。
如图4A所示，提供一基片400，该基片400包括：多个呈阵列排列的基片单元40，各该基片单元40用以建立Micro SD存储卡封装件，该基片单元40之间设有电镀总线44，且在该基片单元40中设有电性连接垫41，以及电性连接该电性连接垫41与电镀总线44的导电线路43，通过该电镀总线44及导电线路43，在该电性连接垫41上形成电镀金属层(未标出)。
如图4B所示，在各该基片单元40之间形成槽孔40a，且该槽孔40a切断该导电线路43与电镀总线44之间的连接关系，其中该槽孔40a的形状对应于Micro SD存储卡封装件的外观形状。
如图4C所示，进行置晶、封装模压及切割步骤，在各该基片单元40上接置并电性连接半导体芯片46，并形成覆盖该半导体芯片46及填充至该槽孔40a的封装胶体，其后，可进行切割步骤，沿各基片单元之间进行切割，其切割路径通过该槽孔40a，形成多个半导体封装件，其中该切割步骤可以激光方式进行，切割形成所需的Micro SD存储卡封装件外观形状。
另外，在本实施例中，该基片单元之间的槽孔也可先填充如绝缘胶的填充料，在切割步骤后，该封装件的至少部分边缘形成有凹槽40b，且在该凹槽40b内填充如绝缘胶的填充料45。
实施例4
图5是本发明的呈阵列排列的基片结构实施例4的示意图。本实施例与上述实施例大致相同，主要差异在于：在其基片上对应各该呈阵列排列的基片单元中，为能实施后续电性连接半导体芯片与电性连接垫51的不粘检测(non-sticking)功能，将可连接到电镀总线54的导电线路中的接地导线(Ground trace)52未设计在槽孔50a内，避免该接地导线52在形成槽孔50a过程中被切断，使后续的电性检测顺利进行
因此，本发明的半导体封装件及其呈阵列排列的基片结构与制法，在具有多个呈阵列排列的基片单元基片上，利用电镀总线及导电线路，在电性连接垫上形成如镍/金的电镀金属层后，再在基片单元之间设置槽孔，该槽孔切断该电镀总线与导电线路的连接关系，使各该基片单元之间相互电性独立，可预先进行各基片单元的电性检测，避免后续完成置晶及封装步骤再进行电性检测时，发现不良品导致工序材料浪费及成本提高等问题。
再者，在该槽孔中可预先填充如绝缘胶或在封装模压步骤时填充封装胶体的填充料，由于该槽孔的宽度大于切割道的宽度，这样，在封装完成后沿该基片单元之间切割时，切割路径通过该槽孔填充料或封装胶体，使切割断面上不致外露导电线路，可避免湿气侵入及静电放电问题；甚至，当用激光进行切割时，由于其切割路径上大部分是填充料或封装胶体，因此，可以避免现有激光需要烧灼不同材料及激光烧融与切割面不平整等问题。

Claims (25)

1.一种半导体封装件的制法，其特征在于，该半导体封装件的制法包括：
提供一基片，该基片包括：多个呈阵列排列的基片单元，该基片单元间设有电镀总线，且在该基片单元中设有电性连接垫，以及电性连接该电性连接垫与电镀总线的导电线路，通过该电镀总线及导电线路在该电性连接垫上形成电镀金属层；
在各该基片单元间形成槽孔，且该槽孔切断该导电线路与电镀总线间的连接关系；
进行填胶及烘干步骤，在该槽孔中填充绝缘胶并烘干该绝缘胶；
进行置晶步骤，在各该基片单元上接置并电性连接半导体芯片；
进行封装模压步骤，在该基片上形成覆盖该半导体芯片的封装胶体；以及
进行切割步骤，沿各该基片单元间进行切割，其切割路径通过该槽孔，形成多个半导体封装件。
2.如权利要求1所述的半导体封装件的制法，其特征在于，该基片底部可粘设一贴片，封盖该槽孔一侧，在绝缘胶烘干步骤完成后去掉该贴片。
3.如权利要求1所述的半导体封装件的制法，其特征在于，该槽孔宽度大于切割道的宽度，且该电镀总线包括在该切割道内。
4.如权利要求1所述的半导体封装件的制法，其特征在于，该导电线路不露出该半导体封装件。
5.如权利要求1所述的半导体封装件的制法，其特征在于，该导电线路还包括接地导线，且该槽孔未切断该接地导线与电镀总线的连接关系。
6.如权利要求1所述的半导体封装件的制法，其特征在于，该绝缘胶为环氧树脂。
7.一种半导体封装件的制法，其特征在于，该半导体封装件的制法包括：
提供一基片，该基片包括：多个呈阵列排列的基片单元，该基片单元间设有电镀总线，且在该基片单元中设有电性连接垫，以及电性连接该电性连接垫与电镀总线的导电线路，通过该电镀总线及导电线路在该电性连接垫上形成电镀金属层；
在各该基片单元间形成槽孔，且该槽孔切断该导电线路与电镀总线间的连接关系；
进行置晶步骤，在各该基片单元上接置并电性连接半导体芯片；
进行封装模压步骤，在该基片上形成覆盖该半导体芯片的封装胶体，并使该封装胶体填充至该槽孔中；以及
进行切割步骤，沿各该基片单元间进行切割，其切割路径通过该槽孔，形成多个半导体封装件。
8.如权利要求7所述的半导体封装件的制法，其特征在于，该基片底部可粘设一贴片，封盖该槽孔一侧，在封装模压步骤完成再去掉该贴片。
9.如权利要求7所述的半导体封装件的制法，其特征在于，该槽孔宽度大于切割道的宽度，且该电镀总线包括在该切割道内。
10.如权利要求7所述的半导体封装件的制法，其特征在于，该基片单元底面置设多个焊球，供半导体芯片电性连接到外部装置。
11.如权利要求7所述的半导体封装件的制法，其特征在于，该导电线路不露出该半导体封装件。
12.如权利要求7所述的半导体封装件的制法，其特征在于，该导电线路还包括接地导线，且该槽孔未切断该接地导线与电镀总线的连接关系。
13.一种呈阵列排列的基片结构，其特征在于，该呈阵列排列的基片结构包括：
多个呈阵列排列的基片单元，且在该基片单元中形成电性连接垫；
电镀总线，根据该呈阵列排列的基片单元，以栅格状排列在各该基片单元间，且在各该基片单元中形成连接该电性连接垫及电镀总线的导电线路；以及
多个槽孔，形成于各该基片单元间，且该槽孔切断该导电线路与电镀总线间的连接关系。
14.如权利要求13所述的呈阵列排列的基片结构，其特征在于，该呈阵列排列的基片结构还包括填充至该槽孔中的填充料。
15.如权利要求14所述的呈阵列排列的基片结构，其特征在于，该填充料为封装胶体或绝缘胶。
16.如权利要求15所述的呈阵列排列的基片结构，其特征在于，该绝缘胶为环氧树脂。
17.如权利要求13所述的呈阵列排列的基片结构，其特征在于，该槽孔宽度大于后续要沿各该基片单元间进行切割的切割道宽度，且该电镀总线包括在该切割道内。
18.如权利要求13所述的呈阵列排列的基片结构，其特征在于，该导电线路还包括接地导线，且该槽孔未切断该接地导线与电镀总线的连接关系。
19.一种半导体封装件，其特征在于，该半导体封装件包括：
基片单元，该基片单元至少有部分边缘形成凹槽，且该凹槽中填充有填充料；
半导体芯片，接置并电性连接到该基片单元；以及
封装胶体，形成于该基片单元上，包覆该半导体芯片。
20.如权利要求19所述的半导体封装件，其特征在于，该基片单元中形成有电性连接垫，以及与该电性连接垫电性连接的导电线路。
21.如权利要求20所述的半导体封装件，其特征在于，该导电线路不露出该半导体封装件。
22.如权利要求20所述的半导体封装件，其特征在于，该导电线路包括接地导线，且该接地导线未连接到该凹槽。
23.如权利要求19所述的半导体封装件，其特征在于，该半导体封装件还包括设在该基片单元底面的焊球。
24.如权利要求19所述的半导体封装件，其特征在于，该填充料为封装胶体或绝缘胶。
25.如权利要求24所述的半导体封装件，其特征在于，该绝缘胶为环氧树脂。
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