CN101740416B - 一种四方扁平无引脚封装结构及其封装方法 - Google Patents

一种四方扁平无引脚封装结构及其封装方法 Download PDF

Info

Publication number
CN101740416B
CN101740416B CN2009102003535A CN200910200353A CN101740416B CN 101740416 B CN101740416 B CN 101740416B CN 2009102003535 A CN2009102003535 A CN 2009102003535A CN 200910200353 A CN200910200353 A CN 200910200353A CN 101740416 B CN101740416 B CN 101740416B
Authority
CN
China
Prior art keywords
lead frame
chip
chip base
injection mold
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009102003535A
Other languages
English (en)
Other versions
CN101740416A (zh
Inventor
李志宁
柳丹娜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Original Assignee
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Kaihong Sci & Tech Electronic Co Ltd filed Critical Shanghai Kaihong Sci & Tech Electronic Co Ltd
Priority to CN2009102003535A priority Critical patent/CN101740416B/zh
Publication of CN101740416A publication Critical patent/CN101740416A/zh
Application granted granted Critical
Publication of CN101740416B publication Critical patent/CN101740416B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供了一种四方扁平无引脚封装结构的封装方法，包括如下步骤：提供一平坦的具有一粘性表面的薄膜；将用于封装芯片的芯片基座和引线框架粘附在所述薄膜的粘性表面；采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑；移除薄膜、第一注塑模具和绝缘胶；采用导电胶将芯片粘附在芯片基座暴露出来的表面上；将芯片表面的焊盘与引线框架的管脚电学连接；采用第二注塑模具和绝缘胶实施注塑。本发明进一步提供了一种采用上述方法获得的四方扁平无引脚封装结构。本发明的优点在于能够保证芯片基座在后续工艺中完全被包裹在绝缘胶中而不暴露出来，从而提高管脚之间的绝缘特性。

Description

一种四方扁平无引脚封装结构及其封装方法
【技术领域】
本发明涉及半导体封装领域，尤其涉及一种四方扁平无引脚封装结构及其封装方法。
【背景技术】
随着电子制造技术的快速发展，消费电子产品越来越向小型、便携的趋势发展，这也导致了这些电子产品的内部能够用于布置电学元件的空间变得越来越有限。在此情况下，采用的电学元件势必越薄越好，这也成为了目前电子元件制造也的发展趋势。四方扁平无引脚封装(QFN)工艺恰好可以满足这一需求。
附图1所示是现有技术中一种典型的QFN封装结构的剖面示意图，包括芯片900、散热片920、引线框架930、多个导线940，以及包裹上述结构的绝缘胶950。芯片900粘附在散热片920上，引线框架930具有多个相互绝缘的管脚，芯片900表面的焊盘通过导线940连接在引线框架930相应的管脚上。绝缘胶950将上述结构全部包裹起来，以将其同外界隔离，仅将引线框架930的各个管脚和散热片920与芯片900相对的表面暴露在空气中。引线框架930暴露出来的管脚用于实现被封装的芯片900同外界的电学连接，而散热片920暴露出来的作用在于将芯片900工作时产生的热量通过暴露的表面散发到环境中去。
这种封装方法适合于封装厚度非常薄，尺寸非常小的器件。QFN工艺的集成度非常高，在一个封装带上可以集成一万个以上的封装单元，而且工艺的灵活性很好，只要封装器件的外形尺寸相同，就可以采用相同的设备，例如铸模的模具和切筋成型(Trim&Form)工具等。所以，QFN工艺封装工艺可以降低封装研发的周期以及加工工具的成本。
现有技术中，QFN封装的封装结构中的散热片虽然有利于芯片在工作过程中向外界散热，但却导致封装体各个导电管脚之间的绝缘性质变差。对于发热量不大的芯片而言，使用者往往更希望封装体的各导电管脚之间的绝缘性能良好，这种情况下导电的散热片的存在反而使得管脚之间的绝缘性能下降而显得有些多余。而对于目前的QFN工艺而言，封装体的底部必然具有一裸露的导电散热片，这就限制了QFN封装工艺的应用领域。
【发明内容】
本发明所要解决的技术问题是，提供一种四方扁平无引脚封装结构及其封装方法，使封装体的底部不再具有裸露的导电散热片，从而提高管脚之间的绝缘特性。
为了解决上述问题，本发明提供了一种四方扁平无引脚封装结构的封装方法，包括如下步骤：提供一平坦的具有一粘性表面的薄膜；将用于封装的芯片基座和引线框架粘附在所述薄膜的粘性表面，所述芯片基座的厚度小于引线框架的厚度；采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑，所述第一注塑模具腔室的深度不小于引线框架与芯片基座之间的厚度差；移除薄膜、第一注塑模具和绝缘胶；采用导电胶将芯片粘附在芯片基座暴露出来的表面上；将芯片表面的焊盘与引线框架的管脚电学连接；采用第二注塑模具和绝缘胶对引线框架和芯片基座暴露出来的表面以及粘附在芯片基座表面的芯片实施注塑。
作为可选的技术方案，所述引线框架包括多个相互绝缘的管脚，每个管脚包括粘附在薄膜粘性表面的第一端以及与第一端相对的第二端，所述第二端的宽度大于第一端的宽度。
作为可选的技术方案，所述采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑的步骤进一步包括：将具有粘性表面的薄膜覆盖在第一注塑模具的表面，芯片基座和引线框架置于第一注塑模具的腔室中；采用绝缘胶注满第一注塑模具的腔室；使绝缘胶固化。
作为可选的技术方案，所述导电胶的材料为导电银浆。
作为可选的技术方案，采用导线将芯片表面的焊盘电学连接至相对应的引线框架上的管脚。所述导线的材料为金。
作为可选的技术方案，所述绝缘胶的材料是环氧塑封料。
本发明进一步提供了一种采用上述方法获得的四方扁平无引脚封装结构，包括：一芯片基座；一芯片，所述芯片粘附在芯片基座上；一引线框架，所述引线框架与芯片表面的焊盘通过多根导线电学连接；以及一绝缘包覆层，用于保护芯片、引线框架以及电学连接两者的多根导线。所述芯片基座被所述绝缘包覆层完全包裹。
本发明的优点在于，采用了小于引线框架的厚度的芯片基座，并进一步采用了一平坦的具有一粘性表面的薄膜将芯片基座和引线框架的一个表面粘附在同一水平面内，从而使芯片基座的另一个表面的位置低于引线框架。因此上述方案能够保证芯片基座在后续工艺中完全被包裹在绝缘胶中而不暴露出来，从而提高管脚之间的绝缘特性。
【附图说明】
附图1所示是现有技术中一种QFN封装结构的封装结构剖面示意图；
附图2所示是本发明所述具体实施方式的封装方法的实施步骤示意图；
附图3至附图9所示是本发明所述具体实施方式的封装方法的工艺示意图；
附图10所示是采用本发明具体实施方式所述方法而获得的封装体结构示意图。
【具体实施方式】
下面结合附图对本发明提供的一种四方扁平无引脚封装结构及其封装方法的具体实施方式做详细说明。
附图2所示的本发明具体实施方式中，封装方法的实施步骤示意图，包括如下步骤：步骤S10，提供一平坦的具有一粘性表面的薄膜；步骤S11，将用于封装芯片的芯片基座和引线框架粘附在所述薄膜的粘性表面；步骤S12，采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑；步骤S13，移除薄膜、第一注塑模具和绝缘胶；步骤S14，采用导电胶将芯片粘附在芯片基座暴露出来的表面上；步骤S15，将芯片表面的焊盘与引线框架的管脚电学连接；步骤S16，采用第二注塑模具和绝缘胶对引线框架和芯片基座暴露出来的表面以及粘附在芯片基座表面的芯片实施注塑。
附图3至附图9所示是上述步骤对应的工艺示意图。
附图3所示，参考步骤S10，提供一平坦的具有一粘性表面的薄膜100。
所述薄膜100可是本领域内常见的封装用的有粘性的软膜，例如蓝膜，或者其他常见的材料，例如胶带等。采用薄膜100的作用在于防止后续注塑工艺中发生溢料(flash)。为了保持薄膜100的平坦度以顺利实施后续工艺，所述薄膜100可以放置在一坚固的平坦表面上，或者在薄膜100的两端施加一定强度的拉力，以保证薄膜100的平坦度。
附图4所示，参考步骤S11，将用于封装芯片的芯片基座110和引线框架130粘附在所述薄膜100的粘性表面。所述引线框架130包括管脚131和132。
芯片基座110和引线框架130的排放方式由引线框架的结构决定。通常是将芯片基座110摆放在引线框架130的中心位置。
所述芯片基座110的厚度小于引线框架130的厚度，这能够保证芯片基座110在后续工艺中能够被绝缘胶完全包裹，不会暴露出来。
所述引线框架130包括多个相互绝缘的管脚，本具体实施方式以管脚131和132表示。作为优选的实施方式，每个管脚包括粘附在薄膜100的粘性表面的第一端以及与第一端相对的第二端，所述第二端的宽度小于第一端的宽度，例如附图3所示的管脚131和132所示的形状。所述管脚具有上述形状的优点在于保证管脚在封装之后的牢固程度。对于封装完毕后的结构来说，本步骤中管脚131与132的第一端是被封装在绝缘胶中的，而第二端的表面是暴露出来的。虽然绝缘胶与管脚之间的摩擦力能够对引线框架130起到固定作用，但第二端的宽度小于第一端可以进一步使绝缘胶对引线框架130产生一个向内的压力，因此能够进一步确保引线框架130能够牢固的嵌入在封装完毕的封装结构之中，不容易发生脱落，因此是一种较佳的实施方式。
附图5所示，参考步骤S12，采用第一注塑模具150和绝缘胶155对所述芯片基座110和引线框架130实施注塑。所述第一注塑模具150具有一腔室151。
所述绝缘胶155的材料是环氧塑封料，例如Sumitomo公司的G600、G770或者类似的材料。
众所周知，对于注塑模具而言，必然具有一用于成型的腔室。本步骤中，所述第一注塑模具150的腔室151的深度不小于引线框架130与芯片基座110之间的厚度差。由于引线框架130的厚度大于芯片基座110的厚度，因此第一注塑模具150的腔室151的深度必须不小于引线框架130与芯片基座110之间的厚度差，才能够保证芯片基座110能够浸入到绝缘胶155之中，不会孤立在绝缘胶155的表面，以至于在后续的步骤中与薄膜100一同被移除，而无法实施后续工艺。
在本具体实施方式中，由于引线框架130和芯片基座110是粘附在薄膜100表面的，因此本步骤首先要将具有粘性表面的薄膜100覆盖在第一注塑模具150的表面，芯片基座110和引线框架130置于第一注塑模具150的腔室151中；再采用绝缘胶155注满第一注塑模具150的腔室151；然后使绝缘胶155固化。当然也可以采用先将绝缘胶155注入模具腔室151中，再放置引线框架130和芯片基座110。或者也可以采用其他本领域内常见的方式。本步骤的实施效果是使引线框架130和芯片基座110被绝缘胶155包覆，因此可以采用任何本领域内技术人员所能够获知的技术手段实施此注塑工艺，并不仅限定于上述方法。
本步骤实施完毕后，芯片基座110和引线框架130被绝缘胶155部分地包裹。
附图6所示，参考步骤S13，移除薄膜100、第一注塑模具150和绝缘胶155。
本步骤可以采用封装工艺中常见的倒模和去胶带的工艺，此处不再赘述。本步骤实施的过程中，由于芯片基座110和引线框架130被绝缘胶155部分地包裹，因此移除薄膜100的步骤并不会同时将粘附在其表面的芯片基座110或者引线框架130移除。
上述薄膜100、第一注塑模具150和绝缘胶155被移除之后，引线框架130的管脚131与132的两端均暴露出来，芯片基座110原本与薄膜100相互粘附的表面也被暴露出来。
附图7所示，参考步骤S14，采用导电胶将芯片190粘附在芯片基座110暴露出来的表面上。
所述导电胶的材料为导电银浆或者其他任何具有粘性的导电材料。
本步骤所述芯片(die)190是指从整片的晶圆上切割下来的表面已经制备了多个相互电学连接的电子元件的晶圆颗粒。
本步骤的粘附工艺为本领域内的常见工艺方法，此处不再赘述其具体操作。
附图8所示，参考步骤S15，采用导线180将芯片表面的焊盘与引线框架的管脚电学连接。
所述采用导线180将芯片表面的焊盘电学连接至相对应的引线框架上的管脚的步骤中，所述导线180的材料为金。所述导线180也可以是铝线或者其他单质或者合金材料的金属导线。
本步骤是封装领域内常见的引线(或者称之为打线)操作，此处不再赘述其具体操作工艺。
附图9所示，参考步骤S16，采用第二注塑模具160和绝缘胶165对引线框架130和芯片基座110暴露出来的表面以及粘附在芯片基座110表面的芯片190实施注塑。
显然地，所述第二注塑模具160的腔室深度应当大于芯片190的厚度，并且两者之间应当具有一定的差值，以保证导线180在腔室中具有足够的空间。
上述注塑以及后续的脱模工艺为本领域内的常见工艺，此处不再赘述。
实际实施的过程中，在一张薄膜上可能同时存在数十个、上百甚至上千组上述由引线框架和芯片基座所组成的结构，在薄膜的表面排列成多行多列的阵列，所采用的注塑模具也相应地具有多个腔室以实施注塑工艺。因此对于具有多组阵列结构的封装结构而言，上述步骤实施完毕之后，需要再实施切割工艺将每个器件分离出来，以获得相互独立的封装体。
附图10所示是采用本具体实施方式所述方法制作的产品结构示意图，边缘已经被切割以成为独立的产品，包括：一芯片基座110；一芯片190，所述芯片190粘附在芯片基座110上；一引线框架130，所述引线框架130与芯片190表面的焊盘之间通过多根导线180电学连接；以及一由绝缘胶155和165构成的绝缘包覆层，用于保护芯片190、引线框架130以及导线180；由于采用了本具体实施方式中所述的工艺，因此芯片基座110被绝缘包覆层完全包裹，没有外露到包覆层的表面。这样，包覆层表面的大部分区域都是绝缘的，因此保证了引线框架130暴露出来的管脚相互之间的绝缘性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种四方扁平无引脚封装结构的封装方法，其特征在于，包括如下步骤：
提供一平坦的具有一粘性表面的薄膜；
将用于封装芯片的芯片基座和引线框架粘附在所述薄膜的粘性表面，所述芯片基座的厚度小于引线框架的厚度；
采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑，所述第一注塑模具腔室的深度不小于引线框架与芯片基座之间的厚度差；
移除薄膜和第一注塑模具；
采用导电胶将芯片粘附在芯片基座暴露出来的表面上；
将芯片表面的焊盘与引线框架的管脚电学连接；
采用第二注塑模具和绝缘胶对引线框架和芯片基座暴露出来的表面以及粘附在芯片基座表面的芯片实施注塑。
2.根据权利要求1所述的封装方法，其特征在于，所述引线框架包括多个相互绝缘的管脚，每个管脚包括粘附在薄膜粘性表面的第一端以及与第一端相对的第二端，所述第二端的宽度小于第一端的宽度。
3.根据权利要求1或2所述的封装方法，其特征在于，所述采用第一注塑模具和绝缘胶对所述芯片基座和引线框架实施注塑的步骤进一步包括：
将具有粘性表面的薄膜覆盖在第一注塑模具的表面，芯片基座和引线框架置于第一注塑模具的腔室中；
采用绝缘胶注满第一注塑模具的腔室；
使绝缘胶固化。
4.根据权利要求1所述的封装方法，其特征在于，所述导电胶的材料为导电银浆。
5.根据权利要求1所述的封装方法，其特征在于，采用导线将芯片表面的焊盘电学连接至相对应的引线框架上的管脚。
6.根据权利要求5所述的封装方法，其特征在于，所述导线的材料为金。
7.根据权利要求1所述的封装方法，其特征在于，所述绝缘胶的材料是环氧塑封料。
8.一种采用权利要求1所述方法获得的四方扁平无引脚封装结构，包括：
一芯片基座；
一芯片，所述芯片粘附在芯片基座上；
一引线框架，所述引线框架与芯片表面的焊盘通过多根导线电学连接；以及
一绝缘包覆层，用于保护芯片、引线框架以及电学连接两者的多根导线；
其特征在于，所述芯片基座被所述绝缘包覆层完全包裹。
CN2009102003535A 2009-12-11 2009-12-11 一种四方扁平无引脚封装结构及其封装方法 Active CN101740416B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009102003535A CN101740416B (zh) 2009-12-11 2009-12-11 一种四方扁平无引脚封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009102003535A CN101740416B (zh) 2009-12-11 2009-12-11 一种四方扁平无引脚封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN101740416A CN101740416A (zh) 2010-06-16
CN101740416B true CN101740416B (zh) 2011-12-07

Family

ID=42463678

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102003535A Active CN101740416B (zh) 2009-12-11 2009-12-11 一种四方扁平无引脚封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN101740416B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290358A (zh) * 2011-08-26 2011-12-21 上海凯虹电子有限公司 四方扁平无引脚封装体及其制造方法
CN102779763A (zh) * 2012-06-05 2012-11-14 华天科技（西安）有限公司 一种基于腐蚀的aaqfn产品的二次塑封制作工艺
CN106409696A (zh) * 2016-10-24 2017-02-15 上海凯虹科技电子有限公司 封装方法及封装体
CN108074825B (zh) * 2016-11-11 2020-04-07 上海磁宇信息科技有限公司 磁性组件芯片封装方法以及磁性组件芯片封装件
DE102019122382B3 (de) * 2019-08-20 2020-09-10 Infineon Technologies Ag Leistungshalbleitergehäuse und verfahren zum herstellen eines leistungshalbleitergehäuses

Also Published As

Publication number Publication date
CN101740416A (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
TWI377658B (en) Integrated circuit package system with leadframe array
US7741161B2 (en) Method of making integrated circuit package with transparent encapsulant
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US7365420B2 (en) Semiconductor packages and methods for making and using same
US5434105A (en) Process for attaching a lead frame to a heat sink using a glob-top encapsulation
US20030042615A1 (en) Stacked microelectronic devices and methods of fabricating same
CN101740416B (zh) 一种四方扁平无引脚封装结构及其封装方法
US9147600B2 (en) Packages for multiple semiconductor chips
US20090026594A1 (en) Thin Plastic Leadless Package with Exposed Metal Die Paddle
CN1937194A (zh) 制作叠层小片封装的方法
US9082607B1 (en) Molded leadframe substrate semiconductor package
CN110010489A (zh) 用于制作带有侧壁凹陷的半导体器件的方法及相关器件
CN103295922B (zh) 半导体器件的制造方法和半导体器件
US8368192B1 (en) Multi-chip memory package with a small substrate
CN101211897A (zh) 多芯片半导体封装结构及封装方法
US6407333B1 (en) Wafer level packaging
CN207845151U (zh) 包含压力传感器电路的封装体和压力传感器封装体
TWI378515B (en) Method of fabricating quad flat non-leaded package
CN106373896A (zh) 芯片封装制程及芯片封装体
JP2015502035A (ja) クワッド・フラット・ノーリード（ｑｆｎ）パッケージ構造及びその製造方法
TW201308548A (zh) 小基板多晶片記憶體封裝構造
KR20010025874A (ko) 멀티 칩 반도체 패키지
TWI234213B (en) Chip package structure and process for fabricating the same
KR100923999B1 (ko) Ｐｃｂ를 사용하지 않는 적층 반도체 패키지 구조의 제조방법
JPS6370532A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant