CN101047026B - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件，能降低预充电时的消耗电流。预充电电位控制电路(106)在预充电时，当全局数据线对(GDL、/GDL)共同的电位比预定的第一检测电位高时，对全局数据线对(GDL、/GDL)施加第一检测电位以下的施加用低电压；当全局数据线对(GDL、/GDL)共同的电位比预定的第二检测电位低时，对全局数据线对(GDL、/GDL)施加第二检测电位以上的施加用高电压；当上述全局数据线对(GDL、/GDL)的电位在第一检测电位以下且第二检测电位以上时，不施加电压。

Description

半导体存储器件
技术领域
本发明涉及动态随机存取存储器(DRAM)等半导体存储器件。
背景技术
作为现有的半导体存储器件，已知具有例如专利文献1所示的电路的半导体存储器件。在专利文献1所示的电路中，全局数据线(global data line)40A、40B，经过由传输门(transfer gate)构成的开关部620与局部数据线(local data line)相连接，所述局部数据线连接于存储磁芯(memory core)。并且，全局数据线40A、40B在预充电时与外部施加电源电压VDD的一半电位VDD/2等的预充电用电源相连接。
[专利文献1]日本特开2003-151276号公报(第0020～0036段，图4A)
[非专利文献1]伊藤清男著，“超LSI存储器”，培风馆，1994年11月5日，p.85-96
发明内容
但是，在上述现有的结构中，在使读出时局部数据线的H电平的电位和写入时全局数据线40A、40B的H电平的电位相等时，将产生以下说明的问题。
在此，将读出时局部数据线的H电平的电位和写入时全局数据线40A、40B的H电平的电位取为电压VDD，将各自的L电平的电位取为电压GND(0V)。
在读出动作时，全局数据线40A、40B的L侧的电位为电压GND；H侧的电位为仅上升到比电压VDD低构成开关部620的晶体管的阈值电压Vt的量的电位，即VDD-Vt。因此，将此时的全局数据线40A、40B的电位平均后的电位是0.5×(VDD-Vt)。
在写入动作时，全局数据线40A、40B的H侧的电位为电压VDD，L侧的电位为电压GND。因此，将此时的全局数据线40A、40B的电位平均后的电位是0.5×VDD。
在上述那样的情况下，将读出动作时全局数据线40A、40B的电位平均后的电位、和将写入动作时全局数据线40A、40B的电位平均后的电位不同。因此，在预充电时总是从预定的电压源施加恒定电压的现有结构中，存在如下问题：在读出动作后进行预充电时和在写入动作后进行预充电时的至少一者流过电流，从而消耗了功率。就是说，在预充电用电源的电位为读出动作时全局数据线40A、40B的电位的平均电位、即0.5×(VDD-Vt)的情况下，在写入动作后开始进行预充电时，全局数据线40A、40B的平均电位是0.5×VDD，因此，产生了电位差，从而流过了电流。反之，在设定成预充电用电源的电位为写入动作时全局数据线40A、40B的电位的平均电位、即0.5×VDD的情况下，在读出动作后开始进行预充电时，全局数据线40A、40B的电位是0.5×(VDD-Vt)，因此，产生了电位差，从而流过了电流。在半导体存储器件中安装例如1000个左右的预充电电路，因此，在预充电时如上所述地电流流过，由此半导体器件整体消耗的功率将会变大。
本发明鉴于上述问题点，其目的在于，使对半导体存储器件进行预充电时的消耗电流降低。
为了解决上述技术课题，本发明的第一实施方式为，
一种半导体存储器件，具有：存储单元；与上述存储单元相连接的位线对；经由按照列选择信号的值进行接通/断开的开关元件而连接在上述位线上的数据线对；以及控制上述数据线对的共同的初始电位的预充电电路；其特征在于，
包括预充电电位控制电路，在预充电时，当上述数据线对的共同的电位比预定的第一检测电位高时，对上述数据线对施加上述第一检测电位以下的施加用低电压；当上述数据线对的电位比预定的第二检测电位低时，对上述数据线对施加上述第二检测电位以上的施加用高电压；当上述数据线对的电位在上述第一检测电位以下且在上述第二检测电位以上时，不施加电压。
根据第一实施方式的半导体存储器件，在预充电时，数据线对被维持在第一检测电位以下且在第二检测电位以上。此外，当数据线对的电位在第一检测电位以下且在第二检测电位以上时，预充电电位控制电路，不对数据线对施加电压，因此，在预充电电位控制电路和数据线对之间不会流过电流。
此外，本发明的第二实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电位控制电路具有检测电位输出电路，对产生上述施加用低电压的施加用低电压源和产生上述施加用高电压的施加用高电压源之间的电压进行分压，输出上述第一检测电位和上述第二检测电位。
根据第二实施方式的半导体存储器件，能够容易地用比较小的电路面积构成预充电电位控制电路。
此外，本发明的第三实施方式为，
在第二实施方式的半导体存储器件中，
上述检测电位输出电路具有施加用高电压源连接N沟道型MOS晶体管，其漏极和栅极连接在上述施加用高电压源，
对上述施加用高电压源连接N沟道型MOS晶体管的源极和上述施加用低电压源之间的电压进行分压，作为上述第一检测电位和上述第二检测电位进行输出。
根据第三实施方式的半导体存储器件，由于施加用高电压源N沟道型MOS晶体管的源极电位对施加用高电压的依赖性，接近读出动作时数据线对的平均电位对施加用高电压的依赖性，因此，与仅通过电阻分压生成第二检测电位时相比，能够在较宽的施加用高电压的范围内使预充电电位控制电路动作。
此外，本发明的第四实施方式为，
在第三实施方式的半导体存储器件中，
上述开关元件，由与上述施加用高电压源连接N沟道型MOS晶体管同样大小的N沟道型MOS晶体管构成。
根据第四实施方式的半导体存储器件，能够减小由制造工艺偏差造成的影响，易于构成动作稳定的预充电电位控制电路。
此外，本发明的第五实施方式为，
在第二实施方式的半导体存储器件中，
上述检测电位输出电路具有施加用高电压源连接P沟道型MOS晶体管，其源极连接在上述施加用高电压源，连接了源极和栅极，
对上述施加用高电压源连接P沟道型MOS晶体管的漏极和栅极与上述施加用低电压源之间的电压进行分压，作为上述第一检测电位和上述第二检测电位进行输出。
根据第五实施方式的半导体存储器件，由于施加用高电压源P沟道型MOS晶体管的漏极和源极的电位对施加用高电压的依赖性，接近读出动作时的数据线对的平均电位对施加用高电压的依赖性，因此，与仅通过电阻分压生成第二检测电位时相比，能够在较宽的施加用高电压的范围内使预充电电位控制电路动作。
此外，本发明的第六实施方式为，
在第二实施方式的半导体存储器件中，
上述检测电位输出电路，通过具有调整电阻值功能的电阻元件，对上述施加用低电压源和上述施加用高电压源的电位差进行分压。
根据第六实施方式的半导体存储器件，即使在晶片上加工出电路图案时产生偏差的情况下，也能够通过随后调整电阻值，使预充电电位控制电路以所希望的第一检测电位和第二检测电位进行动作。
此外，本发明的第七实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电位控制电路，包括
N沟道型MOS晶体管，具有连接在上述施加用低电压源的源极和连接于上述数据线对的漏极；
P沟道型MOS晶体管，具有连接在上述施加用高电压源的源极和连接于上述数据线对的漏极；
N沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第一检测电位高时，对上述N沟道型MOS晶体管的栅极输出使上述N沟道型MOS晶体管导通(on)的电压，在上述数据线对的电位比上述第一检测电位低时，对上述N沟道型MOS晶体管的栅极输出使上述N沟道型MOS晶体管截止(off)的电压；以及
P沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第二检测电位低时，对上述P沟道型MOS晶体管的栅极输出使上述P沟道型MOS晶体管导通的电压，在上述数据线对的电位比上述第二检测电位高时，对上述P沟道型MOS晶体管的栅极输出使上述P沟道型MOS晶体管截止的电压。
此外，本发明的第八实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电位控制电路包括
第一差动放大电路，输入上述数据线对的电位和上述第一检测电位，输出对应于上述数据线对的电位和上述第一检测电位的大小关系的电压；以及
第二差动放大电路，输入上述数据线对的电位和上述第二检测电位，输出对应于上述数据线对的电位和上述第二检测电位的大小关系的电压，
按照上述第一差动放大电路的输出，控制是否对上述数据线对施加上述施加用低电压，
按照上述第二差动放大电路的输出，控制是否对上述数据线对施加上述施加用高电压。
根据第七和第八实施方式的半导体存储器件，能够容易地用比较小的电路面积构成预充电电位控制电路。
此外，本发明的第九实施方式为，
在第一实施方式的半导体存储器件中，
还包括使上述位线对的信号放大的读出放大器电路，
上述读出放大器电路的较高驱动用电压，由与上述施加用高电压共同的电源提供。
此外，本发明的第十实施方式为，
在第一实施方式的半导体存储器件中，
还包括使上述位线对的信号放大的读出放大器电路，
上述读出放大器电路的较低驱动用电压，由与上述施加用低电压共同的电源提供。
根据第九和第十实施方式的半导体存储器件，由于读出放大器电路的驱动电压和预充电电路的施加用电压一致，通过由读出放大器电路进行的放大动作，在位线对产生的电位依赖于施加用电压，因此，能够在较宽的施加用电压的范围内降低消耗功率。
此外，本发明的第十一实施方式为，
在第一实施方式的半导体存储器件中，
还包括使上述位线对的信号放大的读出放大器电路，
上述开关元件，由用与上述读出放大器电路的较高驱动用电压相同的电压导通的N沟道型MOS晶体管构成。
根据第十一实施方式的半导体存储器件，读出放大器电路和开关元件能够共有电源，不需要单独地设置电源，因此，能够容易地用比较小的电路面积构成预充电电位控制电路、开关元件。
此外，本发明的第十二实施方式为，
在第一实施方式的半导体存储器件中，
还包括使上述数据线对的信号放大的读取放大器电路，
上述读取放大器电路包括
第一N沟道型MOS晶体管，在上述放大动作时，成为源极连接在较低的读取放大器驱动用电压源，漏极连接在上述数据线对中的第一数据线，栅极连接在与上述第一数据线成对的第二数据线的状态；
第二N沟道型MOS晶体管，在上述放大动作时，成为源极连接在较低的读取放大器驱动用电压源，漏极连接在上述第二数据线，栅极连接在上述第一数据线的状态；
第一P沟道型MOS晶体管，在上述放大动作时，成为源极连接在较高的读取放大器驱动用电压源，漏极连接在上述第一数据线，栅极连接在上述第二数据线的状态；以及
第二P沟道型MOS晶体管，在上述放大动作时，成为源极连接在较高的读取放大器驱动用电压源，漏极连接在上述第二数据线，栅极连接在上述第一数据线的状态。
根据第十二实施方式的半导体存储器件，能够用较少的晶体管构成读取放大器电路。此外，由预充电电路和预充电电位控制电路，将数据线对预充电为在第一检测电位以下且在第二检测电位以上的电位，能够提高读取放大器电路的灵敏度。
此外，本发明的第十三实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电路，在上述数据线对的电位比第三检测电位高时，与在上述第三检测电位以下时相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中，上述第三检测电位比上述第一检测电位高。
此外，本发明的第十四实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电路，在上述数据线对的电位比第四检测电位低时，与在上述第四检测电位以上时相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中，上述第四检测电位比上述第二检测电位低。
此外，本发明的第十五实施方式为，
在第一实施方式的半导体存储器件中，
上述预充电电路，在上述数据线对的电位比第三检测电位高时，与在上述第三检测电位以下时相比，能使较大的电流从上述预充电电路流到上述数据线对中；在上述数据线对的电位比第四检测电位低时，与在上述第四检测电位以上时相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中，上述第三检测电位比上述第一检测电位高，上述第四检测电位比上述第二检测电位低。
根据第十五实施方式的半导体存储器件，在数据线对的电位比第一检测电位高且在第三检测电位以下时，与比第三检测电位高时相比，流过较小的电流，数据线对的电位缓慢下降。同样地，在数据线对的电位比第二检测电位低且在第四检测电位以上时，与比第四检测电位低时相比，流过较小的电流，数据线对的电位缓慢上升。
此外，本发明的第十六实施方式为，
在第十五实施方式的半导体存储器件中，
上述预充电电位控制电路具有检测电位输出电路，该检测电位输出电路对产生上述施加用低电压的施加用低电压源和产生上述施加用高电压的施加用高电压源之间的电压进行分压，作为上述第一检测电位、上述第二检测电位、上述第三检测电位以及上述第四检测电位进行输出。
根据第十六实施方式的半导体存储器件，为了输出4个检测电位，检测电位输出电路被共有，因此，能够容易地用比较小的电路面积构成预充电电位控制电路。
此外，本发明的第十七实施方式为，
在第十五实施方式的半导体存储器件中，
上述预充电电位控制电路，包括
第一N沟道型MOS晶体管和第二N沟道型MOS晶体管，具有连接在上述施加用低电压源的源极和连接于上述数据线对的漏极；
第一P沟道型MOS晶体管和第二P沟道型MOS晶体管，具有连接在上述施加用高电压源的源极和连接于上述数据线对的漏极；
第一N沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第三检测电位高时，对上述第一N沟道型MOS晶体管的栅极输出使上述第一N沟道型MOS晶体管导通的电压，在上述数据线对的电位比上述第三检测电位低时，对上述第一N沟道型MOS晶体管的栅极输出使上述第一N沟道型MOS晶体管截止的电压；
第二N沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第一检测电位高时，对上述第二N沟道型MOS晶体管的栅极输出使上述第二N沟道型MOS晶体管导通的电压，在上述数据线对的电位比上述第一检测电位低时，对上述第二N沟道型MOS晶体管的栅极输出使上述第二N沟道型MOS晶体管截止的电压；
第一P沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第二检测电位低时，对上述第一P沟道型MOS晶体管的栅极输出使上述第一P沟道型MOS晶体管导通的电压，在上述数据线对的电位比上述第二检测电位高时，对上述第一P沟道型MOS晶体管的栅极输出使上述第一P沟道型MOS晶体管截止的电压；以及
第二P沟道型MOS晶体管控制电路，在上述数据线对的电位比上述第四检测电位低时，对上述第二P沟道型MOS晶体管的栅极输出使上述第二P沟道型MOS晶体管导通的电压，在上述数据线对的电位比上述第四检测电位高时，对上述第二P沟道型MOS晶体管的栅极输出使上述第二P沟道型MOS晶体管截止的电压。
此外，本发明的第十八实施方式为，
在第十七实施方式的半导体存储器件中，
上述第一N沟道型MOS晶体管的尺寸比上述第二N沟道型MOS晶体管的尺寸大，并且，上述第二P沟道型MOS晶体管的尺寸比上述第一P沟道型MOS晶体管的尺寸大。
此外，本发明的第十九实施方式为，
在第十五实施方式的半导体存储器件中，
上述预充电电位控制电路，包括
第一差动放大电路，输入上述数据线对的电位和上述第三检测电位，输出对应于上述数据线对的电位和上述第三检测电位的大小关系的电压；
第二差动放大电路，输入上述数据线对的电位和上述第一检测电位，输出对应于上述数据线对的电位和上述第一检测电位的大小关系的电压；
第三差动放大电路，输入上述数据线对的电位和上述第二检测电位，输出对应于上述数据线对的电位和上述第二检测电位的大小关系的电压；以及
第四差动放大电路，输入上述数据线对的电位和上述第四检测电位，输出对应于上述数据线对的电位和上述第四检测电位的大小关系的电压；
按照上述第二差动放大电路的输出，控制是否对上述数据线对施加上述施加用低电压；
按照上述第三差动放大电路的输出，控制是否对上述数据线对施加上述施加用高电压；
按照上述第一差动放大电路和上述第四差动放大电路的输出，流到上述预充电电路的电流发生变化。
根据第十七～第十九实施方式的半导体存储器件，能够容易地用比较小的电路面积构成预充电电位控制电路。
本发明能够降低半导体存储器件的预充电时的消耗电流。
附图说明
图1是表示本发明实施方式1所涉及的半导体存储器件的结构的电路图。
图2是表示本发明实施方式1所涉及的预充电电位控制电路106的结构的电路图。
图3是表示本发明实施方式1所涉及的、如何设定半导体存储器件的第一检测电位VRN和第二检测电位VRP的说明图。
图4是表示本发明实施方式1所涉及的读取放大器电路107的结构的电路图。
图5是表示本发明实施方式1所涉及的半导体存储器件的读出动作时的各个信号的电压电平的例子的时序图。
图6是表示本发明实施方式1所涉及的半导体存储器件的写入作时的各个信号的电压电平的例子的时序图。
图7是表示在本发明实施方式1所涉及的半导体存储器件中，从预充电电位控制电路106流到预充电电路105的电流的大小和全局数据线GDL、/GDL的电位的关系的曲线图。
图8是表示本发明实施方式2所涉及的预充电电位控制电路206的结构的电路图。
图9是表示本发明实施方式3所涉及的预充电电位控制电路306的结构的电路图。
图10是表示本发明实施方式4所涉及的预充电电位控制电路406的结构的电路图。
图11是表示本发明实施方式4所涉及的、通过激光微调或反熔丝(anti-fuse)调整电阻值的各个电阻元件406b～406d的结构例的电路图。
图12是表示本发明实施方式5所涉及的预充电电位控制电路506的结构的电路图。
图13是表示在本发明实施方式5所涉及的半导体存储器件中，从预充电电位控制电路506流到预充电电路105的电流的大小和全局数据线GDL、/GDL的电位的关系的曲线图。
具体实施方式
下面，参照附图说明本发明的实施方式。在以下的各实施方式中，对具有与其它实施方式相同功能的构成要素标注相同的附图标记，并省略说明。
<发明的实施方式1>
图1是表示本发明实施方式1所涉及的半导体存储器件的结构的电路图。
如图1所示，半导体存储器件具有：存储单元101、读出放大器电路(sense amplfier)102、N沟道型MOS晶体管103、104(开关元件)、预充电电路105、预充电电位控制电路106、读取放大器(readamplifier)电路107、写入缓冲器108、109以及反相器110。
在存储单元101上，连接有位线BL和位线/BL的任意一条、和字线WL。存储单元101，当激活所连接的字线WL时，在与所连接的位线BL或位线/BL之间进行数据的输入输出。
读出放大器电路102，对位线对BL、/BL之间的电位差进行放大。在此，读出放大器电路102的较高驱动用电压是电压VDD，较低驱动用电压是电压GND(0V)。
N沟道型MOS晶体管103，被连接在全局数据线GDL(数据线)和位线BL之间，在栅极输入列选择信号CSL。
N沟道型MOS晶体管104，被连接在全局数据线/GDL(数据线)和位线/BL之间，在栅极输入列选择信号CSL。
在此，列选择信号CSL的H电平是电压VDD，L电平是电压GND。
N沟道型MOS晶体管103、104，用与读出放大器电路102的较高驱动用电压相同的电压VDD导通。
预充电电路105具有N沟道型MOS晶体管105a～105c。在N沟道型MOS晶体管105a～105c的栅极输入全局数据线预充电信号GPR，在预充电时，N沟道型MOS晶体管105a～105c处于导通状态。
预充电电位控制电路106，当全局数据线GDL、/GDL的电位比预定的第一检测电位VRN高时，对全局数据线GDL、/GDL施加电压GND；当全局数据线GDL、/GDL的电位比预定的第二检测电位VRP低时，对全局数据线GDL、/GDL施加电压VDD；当全局数据线GDL、/GDL的电位在第一检测电位VRN以下且在第二检测电位VRP以上时，不施加电压。该预充电电位控制电路106的详细结构在后面进行说明。
读取放大器电路107，对全局数据线对GDL、/GDL之间的电位差进行放大，输出输出数据DO。该读取放大器电路107的详细结构也在后面进行说明。
写入缓冲器108、109，通过写入使能信号WE被控制为激活状态和非激活状态的任一个。写入缓冲器108，在激活状态下，照原样地将所输入的输入数据DI输出到全局数据线GDL；在非激活状态下，不将所输入的输入数据DI输出到全局数据线GDL。对写入缓冲器109输入从反相器110输出的输入数据DI的反相数据/DI。写入缓冲器109，在激活状态下，照原样地将所输入的反相数据/DI输出到全局数据线/GDL；在非激活状态下，不将所输入的反相数据/DI输出到全局数据线/GDL。
接着，说明预充电电位控制电路106的详细结构。
如图2所示，预充电电位控制电路106具有：施加用高电压源106a、施加用低电压源106b、检测电位输出电路106c、差动放大电路106g、106h、P沟道型MOS晶体管106i、以及N沟道型MOS晶体管106j。
施加用高电压源106a产生电压VDD。施加用高电压源106a，向读出放大器电路102提供电压VDD作为较高驱动用电压。
施加用低电压源106b产生电压GND。施加用低电压源106b，向读出放大器电路102提供电压GND作为较低驱动用电压。
检测电位输出电路106c具有电阻元件106d～106f，对施加用高电压源106a和施加用低电压源106b之间的电压进行分压，输出第一检测电位VRN和第二检测电位VRP。例如，如图3所示，作为VRN输出比0.5×VDD高预定量的电压，作为VRP输出比0.5×(VDD-Vt)低预定量的电压。0.5×VDD是写入动作时的全局数据线GDL、/GDL的平均电位，0.5×(VDD-Vt)是读出动作时的全局数据线GDL、/GDL的平均电位。写入动作和读出动作的详细情况将在后面进行说明。在此，当分别取电阻元件106d～106f的电阻值为R1、R2、R3时，则检测电位和电阻元件的电阻值的关系用第一检测电位VRN＝VDD×(R2+R3)/(R1+R2+R3)、第二检测电位VRP＝VDD×R3/(R1+R2+R3)来表示。根据上述关系设定电阻元件106d～106f的电阻值R1、R2、R3，使得第一检测电位VRN为比0.5×VDD大的值，第二检测电位VRP为比0.5×(VDD-Vt)小的值。
差动放大电路106g，当全局数据线GDL、/GDL的电位比第一检测电位VRN高时，对N沟道型MOS晶体管106j的栅极输出使N沟道型MOS晶体管106j导通的较高的电压。反之，当全局数据线GDL、/GDL的电位在第一检测电位VRN以下时，对N沟道型MOS晶体管106j的栅极输出使N沟道型MOS晶体管106j截止的较低的电压。
差动放大电路106h，当全局数据线GDL、/GDL的电位比第二检测电位VRP低时，对P沟道型MOS晶体管106i的栅极输出使P沟道型MOS晶体管106i导通的较低的电压。反之，当全局数据线GDL、/GDL的电位在第二检测电位VRP以上时，对P沟道型MOS晶体管106i的栅极输出使P沟道型MOS晶体管106i截止的较高的电压。
根据上述结构，全局数据线GDL、/GDL的电位，被维持在第一检测电位VRN以下、且在第二检测电位VRP以上的范围内。
接着，说明读取放大器电路107(主放大器电路)的详细结构。
如图4所示，读取放大器电路107是具有读取放大器驱动用电压源107a、107b、N沟道型MOS晶体管107c、107e～107h、P沟道型MOS晶体管107d、107i、107j的交叉耦合(cross coupled)型的放大器。读取放大器驱动用电压源107a用于产生电压VDD。
读取放大器驱动用电压源107b用于产生电压GND。
N沟道型MOS晶体管107c和P沟道型MOS晶体管107d，为了使读取放大器电路107激活，通过主放大器启动信号MSE、/MSE成为导通状态。
N沟道型MOS晶体管107e、107f，在要放大全局数据线对GDL、/GDL之间的电压时，通过输入到主放大器开关的输入信号MASW成为导通状态。
接着，参照图5的时序图说明如上述那样构成的半导体存储器件的读出动作。
图5是表示本发明的实施方式1所涉及的半导体存储器件的读出动作时的各个信号的电压电平的例子的时序图。
首先，当激活连接于某个存储单元101的字线WL时，将存储在存储单元101的数据输出到位线BL或位线/BL。然后，由处于激活状态的读出放大器电路102，对位线BL和位线/BL之间的电压进行放大。其结果，如图5所示，放大后的位线BL、/BL的电位例如分别为电压VDD、电压GND。
另一方面，在开始由读出放大器电路102对位线BL和位线/BL之间的电压进行放大时，全局数据线预充电信号GPR为H电平。因此，全局数据线GDL、/GDL，成为由预充电电路105进行了预充电的状态。即，预充电电路105的N沟道型MOS晶体管105a～105c为导通状态，全局数据线GDL、/GDL的电位，如在后面详细说明的那样，由预充电电位控制电路106进行控制，成为彼此相等的预定范围的电位。
在由读出放大器电路102将位线BL和位线/BL的电位分别放大到电压VDD、电压GND后，列选择信号CSL成为H电平。由此，N沟道型MOS晶体管103、104变成导通状态，全局数据线GDL和位线BL被连接起来，全局数据线/GDL和位线/BL被连接起来。此外，列选择信号CSL成为H电平的同时，全局数据线预充电信号GPR成为L电平。然后，对全局数据线对GDL、/GDL传送位线对BL、/BL的数据。这样，例如如图5所示，全局数据线/GDL的电位成为电压GND，全局数据线GDL的电位为仅上升到比电压VDD低N沟道型MOS晶体管103的阈值电压Vt的量的电位，即VDD-Vt。
然后，输入到主放大器开关的输入信号MASW成为H电平，读取放大器电路107的N沟道型MOS晶体管107e、107f成为导通状态。由此，全局数据线对GDL、/GDL的信号，被输入到读取放大器电路107的进行放大动作的部分。然后，主放大器启动信号MSE、/MSE分别成为H电平、L电平，读取放大器电路107处于被激活的状态，对基于存储单元101的数据的全局数据线对GDL、/GDL的信号进行放大，输出输出数据DO。
为了在输出输出数据DO之后准备接下来的读出，输入到主放大器开关的输入信号MASW成为L电平，主放大器启动信号MSE、/MSE分别为L电平、H电平，由此，读取放大器电路107不被激活。此外，列选择信号CSL为L电平，处于不能对全局数据线对GDL、/GDL传送位线对BL、/BL的数据的状态。然后，全局数据线预充电信号GPR成为H电平。由此，预充电电路105的N沟道型MOS晶体管105a～105c为导通状态，全局数据线GDL、/GDL的电位，为彼此相等的预定电位，由预充电电位控制电路106进行控制。
接着，参照图6的时序图说明本发明的实施方式1所涉及的半导体存储器件的写入动作。
图6是表示本发明的实施方式1所涉及的半导体存储器件的写入动作时的各个信号的电压电平的例子的时序图。
首先，当激活连接在某个存储单元101的字线WL时，将存储在存储单元101的数据输出到位线BL或位线/BL。然后，由处于激活状态的读出放大器电路102，对位线BL和位线/BL之间的电压进行放大。其结果，如图6所示，放大后的位线BL、/BL的电位例如分别为电压VDD、电压GND。
另一方面，在开始由读出放大器电路102对位线BL和位线/BL之间的电压进行放大时，全局数据线预充电信号GPR成为H电平。因此，全局数据线GDL、/GDL，成为由预充电电路105进行了预充电的状态。即，预充电电路105的N沟道型MOS晶体管105a～105c为导通状态，全局数据线GDL、/GDL的电位，如在后面详细说明的那样，由预充电电位控制电路106控制，成为彼此相等的预定范围的电位。
在由读出放大器电路102将位线BL和位线/BL的电位分别放大到电压VDD、电压GND后，列选择信号CSL成为H电平。由此，N沟道型MOS晶体管103、104变成导通状态，全局数据线GDL和位线BL被连接起来，全局数据线/GDL和位线/BL被连接起来。另一方面，列选择信号CSL成为H电平的同时，全局数据线预充电信号GPR成为L电平。此外，列选择信号CSL成为H电平的同时，写入使能信号WE成为H电平，写入缓冲器108、109成为激活状态。由此，全局数据线GDL、/GDL，成为基于输入数据DI的电位。如图6所示，例如全局数据线GDL的电位为电压VDD，全局数据线/GDL的电位为电压GND。并且，位线BL、/BL的电位分别为电压VDD-Vt、电压GND。并且，存储单元101的数据被改写为对应于输入数据DI的数据。
当数据被写入后，准备接下来的读出，因此，写入使能信号WE变成L电平，写入缓冲器108、109成为非激活状态。此外，列选择信号CSL成为L电平，变成不能向全局数据线对GDL、/GDL传送位线对BL、/BL的数据的状态。然后，全局数据线预充电信号GPR成为H电平。由此，预充电电路105的N沟道型MOS晶体管105a～105c为导通状态，全局数据线GDL、/GDL的电位，为彼此相等的预定电位，由预充电电位控制电路106进行控制。
接着，说明如上述那样构成的预充电电位控制电路106在预充电时控制全局数据线GDL、/GDL的电位的动作。
图7是表示在如上述那样构成的半导体存储器件中，从预充电电位控制电路106流到预充电电路105的电流的大小和全局数据线GDL、/GDL的电位的关系的曲线图。
在预充电电位控制电路106中，当全局数据线GDL、/GDL的电位在第一检测电位VRN以下、且在第二检测电位VRP以上时，P沟道型MOS晶体管106i和N沟道型MOS晶体管106j两者均成为截止状态，不从预充电电位控制电路106对全局数据线GDL、/GDL施加电压，不流过电流。因此，电流全局数据线GDL、/GDL的电位，不管是读出动作时的全局数据线GDL、/GDL的电位的平均电位0.5×(VDD-Vt)，还是写入动作时的全局数据线GDL、/GDL的电位的平均电位0.5×VDD，在预充电时都不流过电流。即，在读出动作后进行预充电时和在写入动作后进行预充电时的哪种情况下，都不流过电流，不消耗功率。
此外，在读出动作时、写入动作时，当全局数据线GDL、/GDL的电位在电压GND以上且比第二检测电位VRP低的情况下，P沟道型MOS晶体管106i导通，电流从预充电电位控制电路106流到预充电电路105，全局数据线GDL、/GDL的电位上升。反之，当全局数据线GDL、/GDL的电位比第一检测电位VRN高且在电压VDD以下的情况下，N沟道型MOS晶体管106j导通，电流从预充电电路105流到预充电电位控制电路106，全局数据线GDL、/GDL的电位下降。通过上述动作，全局数据线GDL、/GDL的电位，为被维持在第一检测电位VRN以下且在第二检测电位VRP以上的范围的电位、即接近0.5×VDD的电位。这样，通过将全局数据线GDL、/GDL的电位被维持在接近0.5×VDD的预充电电位，读取放大器电路107适当地动作。并且，即便因制造上的缺陷、偏差等在全局数据线GDL、/GDL产生漏电位时，只要电流供给能力容许，就能够将全局数据线GDL、/GDL的电位维持在第一检测电位VRN以下且在第二检测电位VRP以上的范围的电位、即接近0.5×VDD的电位，因此，能够使读取放大器电路107适当地动作。
在上述的说明中，示出了将第一检测电位VRN设定为比0.5×VDD高预定值的电压、将第二检测电位VRP设定为比0.5×(VDD-Vt)低预定值的电压的例子，但不限于此。只要按照例如读取放大器电路107的适当动作可能范围、容许消耗功率、或者使全局数据线GDL、/GDL的电位改变的因素等设定检测电位即可。
<发明的实施方式2>
本发明的实施方式2的半导体存储器件具有如图8所示的预充电电位控制电路206，以取代预充电电位控制电路106。
本实施方式的预充电电位控制电路206，在检测电位输出电路206a除了具有检测电位输出电路106c的结构外还具有施加用高电压源连接N沟道型MOS晶体管206b这一点上，与预充电电位控制电路106不同。
施加用高电压源连接N沟道型MOS晶体管206b，漏极和栅极连接于施加用高电压源106a，源极连接于电阻元件106d。施加用高电压源连接N沟道型MOS晶体管206b，也可以由N沟道型MOS晶体管103、和/或与N沟道型MOS晶体管104同样大小的N沟道型MOS晶体管构成。
本实施方式的半导体存储器件，除了检测电位输出电路206a外，进行与实施方式1的半导体器件相同的动作。检测电位输出电路206a，对施加用高电压源连接N沟道型MOS晶体管206b的源极和上述施加用低电压源106b之间的电压进行分压，作为第一检测电位VRN和第二检测电位VRP进行输出。
根据上述结构，除了实施方式1的效果外，而且，即使在供给电源VDD的电平改变后，预充电时的全局数据线GDL、/GDL，也为依赖于预充电前的全局数据线GDL、/GDL的平均电位的供给电源VDD的电位，即写入时为0.5×VDD，读出时为0.5×(VDD-Vt)，以使不流过不需要的电流。因此，与实施例1相比，能够在更宽的供给电源VDD的范围内抑制电流的消耗。此外，由于晶体管的面积通常小于电阻元件106d的面积，因此，还能够减小面积。
<发明的实施方式3>
本发明的实施方式3的半导体存储器件具有图9所示的预充电电位控制电路306，以取代预充电电位控制电路106。
本实施方式的预充电电位控制电路306，在检测电位输出电路306a除了具有检测电位输出电路106c的结构外还具有施加用高电压源连接P沟道型MOS晶体管306b这一点上，与预充电电位控制电路106不同。
施加用高电压源连接P沟道型MOS晶体管306b，源极连接于施加用高电压源106a，漏极和栅极连接于电阻元件106d。
本实施方式的半导体存储器件，除了检测电位输出电路306a外，进行与实施方式1的半导体器件相同的动作。检测电位输出电路306a，对施加用高电压源连接P沟道型MOS晶体管306b的漏极和栅极与施加用低电压源106b之间的电压进行分压，作为第一检测电位VRN和第二检测电位VRP进行输出。
根据上述结构，与如实施方式2那样将施加用高电压源连接N沟道型MOS晶体管206b的栅极直接连接在施加用高电压源106a的情况相比，栅极氧化膜变得难以被破坏。此外，施加用高电压源连接P沟道型MOS晶体管306b的漏极和栅极的电位对施加用高电压源106a的供给电压的依赖性，接近读出动作时全局数据线GDL、/GDL的平均电位对施加用高电压源106a的供给电压的依赖性，因此，与实施例1相比，能够在更宽的供给电压的范围内抑制电流的消耗。
<发明的实施方式4>
本发明的实施方式4的半导体存储器件，具有图10所示的预充电电位控制电路406，以取代预充电电位控制电路106。
本实施方式的预充电电位控制电路406，在检测电位输出电路406a具有具备调整电阻值功能的电阻元件406b～406d以取代检测电位输出电路106c的电阻元件106d～106f这一点上，与预充电电位控制电路106不同。作为调整电阻值的方法，有在晶片上加工出电路图案后通过激光微调(laser trimming)或反熔丝来调整电阻值的方法。
图11是表示通过激光微调或反熔丝调整电阻值的各个电阻元件406b～406d的结构例的电路图。
如图11所示，各个电阻元件406b～406d，具有多个由N沟道型MOS晶体管406e、P沟道型MOS晶体管406f以及电阻元件406g构成的电路。
对N沟道型MOS晶体管406e和P沟道型MOS晶体管406f的栅极，分别输入熔丝数据FDn(k)和/FDn(k)。在此，n是指定为电阻元件406b～406d中的哪个电阻元件的符号，m是表示电阻元件406b～406d每一个所包含的电阻元件406g的个数的符号。此外，括号内的k是指定为多个406g中的哪个406g的符号。熔丝数据FDn(k)和/FDn(k)各自的电位，在晶片上加工出电路图案后，通过激光微调或反熔丝来设定。
在使用了上述预充电电位控制电路406时，能够通过激光微调、反熔丝来调整熔丝数据FDn(k)和/FDn(k)各自的电位。因此，通过在晶片上加工出电路图案后调整电阻元件406b～406d的电阻值，能够使检测电位输出电路406a输出适当的第一检测电位VRN和第二检测电位VRP，使读取放大器电路107适当地动作。
<发明的实施方式5>
本发明的实施方式5的半导体存储器件，具有图12所示的预充电电位控制电路506，以取代预充电电位控制电路106。
本实施方式的预充电电位控制电路506具有：施加用高电压源106a、施加用低电压源106b、检测电位输出电路506a、差动放大电路506g～506j、P沟道型MOS晶体管506k、506m以及N沟道型MOS晶体管5061、506n。
检测电位输出电路506a具有电阻元件506b～506f，对施加用高电压源106a和施加用低电压源106b之间的电压进行分压，输出第一检测电位VRN1、第二检测电位VRP 1、第三检测电位VRN2以及第四检测电位VRP2。例如，作为VRN1输出比0.5×VDD低预定量的电压，作为VRP1输出比0.5×(VDD-Vt)高预定量的电压，作为VRN2输出比VRN1高预定量的电压，作为VRP2输出比VRP1低预定量的电压。
差动放大电路506g，当全局数据线GDL、/GDL的电位比第三检测电位VRN2高时，对N沟道型MOS晶体管506n的栅极输出使N沟道型MOS晶体管506n导通的较高的电压。反之，当全局数据线GDL、/GDL的电位在第三检测电位VRN2以下时，对N沟道型MOS晶体管506n的栅极输出使N沟道型MOS晶体管506n截止的较低的电压。
差动放大电路506h，当全局数据线GDL、/GDL的电位比第一检测电位VRN 1高时，对N沟道型MOS晶体管5061的栅极输出使N沟道型MOS晶体管5061导通的较高的电压。反之，当全局数据线GDL、/GDL的电位在第一检测电位VRN1以下时，对N沟道型MOS晶体管5061的栅极输出使N沟道型MOS晶体管5061截止的较低的电压。
差动放大电路506i，当全局数据线GDL、/GDL的电位在第二检测电位VRP1以上时，对P沟道型MOS晶体管506k的栅极输出使P沟道型MOS晶体管506k截止的较高的电压。反之，当全局数据线GDL、/GDL的电位比第二检测电位VRP1低时，对P沟道型MOS晶体管506k的栅极输出使P沟道型MOS晶体管506k导通的较低的电压。
差动放大电路506j，当全局数据线GDL、/GDL的电位在第四检测电位VRP2以上时，对P沟道型MOS晶体管506m的栅极输出使P沟道型MOS晶体管506m截止的较高的电压。反之，当全局数据线GDL、/GDL的电位比第四检测电位VRP2低时，对P沟道型MOS晶体管506m的栅极输出使P沟道型MOS晶体管506m导通的较低的电压。
此外，P沟道型MOS晶体管506m的尺寸比P沟道型MOS晶体管506k的尺寸大，N沟道型MOS晶体管506n的尺寸比N沟道型MOS晶体管5061的尺寸大。
本实施方式的半导体存储器件，除了预充电电位控制电路506以外，进行与实施方式1的半导体器件相同的动作。
接着，参照图13说明由如上述那样构成的预充电电位控制电路506在预充电时控制全局数据线GDL、/GDL的电位的动作。
图13是表示在本实施方式的半导体存储器件中，从预充电电位控制电路506流到预充电电路105的电流的大小和全局数据线GDL、/GDL的电位的关系的曲线图。
在预充电电位控制电路506中，在全局数据线GDL、/GDL的电位比第三检测电位VRN2高时，N沟道型MOS晶体管5061、506n两者均导通，电流从预充电电路105流到预充电电位控制电路506，全局数据线GDL、/GDL的电位下降。
当全局数据线GDL、/GDL的电位在第三检测电位VRN2以下且比第一检测电位VRN1高时，仅N沟道型MOS晶体管5061导通，电流从预充电电路105流到预充电电位控制电路506，全局数据线GDL、/GDL的电位下降。此时，由于仅有N沟道型MOS晶体管5061导通，因此，与N沟道型MOS晶体管5061、506n两者均导通时相比，流过的电流较少，每单位时间的功率消耗量较少。
当全局数据线GDL、/GDL的电位比第四检测电位VRP2低时，P沟道型MOS晶体管506k、506m两者均导通，电流从预充电电位控制电路506流到预充电电路105，全局数据线GDL、/GDL的电位上升。
当全局数据线GDL、/GDL的电位在第四检测电位VRP2以上且比第二检测电位VRP1低时，仅P沟道型MOS晶体管506k导通，电流从预充电电位控制电路506流到预充电电路105，全局数据线GDL、/GDL的电位上升。此时，由于仅有P沟道型MOS晶体管506k导通，因此，与P沟道型MOS晶体管506k、506m两者均导通时相比，流过的电流较少，每单位时间的功率消耗量也较少。
当全局数据线GDL、/GDL的电位在第一检测电位VRN1以下且在第二检测电位VRP1以上时，P沟道型MOS晶体管506k、506m和N沟道型MOS晶体管5061、506n全部成为截止状态，不从预充电电位控制电路506对全局数据线GDL、/GDL施加电压，不流过电流。
根据上述那样的动作，当从开始预充电经过足够的时间后，电流全局数据线GDL、/GDL的电位，被维持在第一检测电位VRN1以下且在第二检测电位VRP1以上的电位。这样，全局数据线GDL、/GDL的电位被维持在第一检测电位VRN1以下且在第二检测电位VRP1以上的电位、即接近0.5×VDD的电位，因此，读取放大器电路107适当地动作。并且，即便在全局数据线GDL、/GDL因制造上的缺陷、偏差等产生漏电位时，只要电流供给能力容许，就能够将全局数据线GDL、/GDL的电位维持在第一检测电位VRN1以下且在第二检测电位VRP 1以上的范围、即接近0.5×VDD的电位，因此，能够使读取放大器电路107适当地动作。
此外，当电流全局数据线GDL、/GDL的电位在读出动作后变成读出动作时的全局数据线GDL、/GDL的电位的平均电位0.5×(VDD-Vt)时，在电流全局数据线GDL、/GDL的电位成为第二检测电位VRP1之前流过电流；但在成为第二检测电位VRP1后不流过电流。另一方面，当电流全局数据线GDL、/GDL的电位在写入动作后变成写入动作时的全局数据线GDL、/GDL的电位的平均电位0.5×VDD时，在电流全局数据线GDL、/GDL的电位成为第一检测电位VRN1之前流过电流；但在成为第一检测电位VRN1后不流过电流。这样，只要电流全局数据线GDL、/GDL为预定范围的电位就不施加电压，不流过电流，因此，与成为预定的一个电位为止流过电流的现有技术相比，各个预充电时流过的电流量的平均值变小，消耗功率降低。
此外，当全局数据线GDL、/GDL的电位比第三检测电位VRN2高时，与在第三检测电位VRN2以下且比第一检测电位VRN1高时相比，流过较大的电流，全局数据线GDL、/GDL的电位更快速地下降。同样地，当全局数据线GDL、/GDL的电位比第四检测电位VRP2低时，与在第四检测电位VRP2以上且比第二检测电位VRP1低时相比，流过较大的电流，全局数据线GDL、/GDL的电位更快速地上升。
此外，通过使预充电时间发生变化，能够调整读取放大器电路107的动作稳定性和消耗功率。例如，通过延长预充电时间，使得全局数据线GDL、/GDL的电位在预充电结束时必须处于第一检测电位VRN1以下且在第二检测电位VRP1以上的范围，能够由读取放大器电路107进行稳定的动作。反之，在只要预先将全局数据线GDL、/GDL的电位维持在第三检测电位VRN2以下且第四检测电位VRP2以上的范围即可的情况下，通过将预充电时间缩短到某种程度能够降低消耗功率。即，在预充电时间为比全局数据线GDL、/GDL的电位转变到第一检测电位VRN1以下且在第二检测电位VRP1以上的电位所需要的时间短的时间的情况下，在预充电结束时，全局数据线GDL、/GDL的电位未必在第一检测电位VRN1以下且在第二检测电位VRP 1以上的范围，但电流流过的时间变短，消耗功率降低。
工业可利用性
本发明的半导体存储器件具有减少预充电时的消耗电流这样的效果，例如作为动态随机存取存储器(DRAM)等半导体存储器件等是有用的。

Claims (19)

1.一种半导体存储器件，包括：存储单元；与上述存储单元相连接的位线对；经由按照列选择信号的值进行接通/断开的开关元件而连接着上述位线的数据线对；以及控制上述数据线对的共同的初始电位的预充电电路；其特征在于，
还包括预充电电位控制电路，在读出数据动作或者写入数据动作之后进行预充电时，当上述数据线对的共同的电位比预定的第一检测电位高时，对上述数据线对施加上述第一检测电位以下的施加用低电压；当上述数据线对的电位比预定的第二检测电位低时，对上述数据线对施加上述第二检测电位以上的施加用高电压；当上述数据线对的电位在上述第一检测电位以下且在上述第二检测电位以上时，不施加电压，
上述开关元件是NMOS晶体管，上述开关元件的栅极电压的高电压是上述施加用高电压。
2.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电位控制电路具有检测电位输出电路，对产生上述施加用低电压的施加用低电压源和产生上述施加用高电压的施加用高电压源之间的电压进行分压，并输出上述第一检测电位和上述第二检测电位。
3.根据权利要求2所述的半导体存储器件，其特征在于，
上述检测电位输出电路具有施加用高电压源连接N沟道型MOS晶体管，其漏极和栅极连接着上述施加用高电压源，
对上述施加用高电压源连接N沟道型MOS晶体管的源极和上述施加用低电压源之间的电压进行分压，并作为上述第一检测电位和上述第二检测电位进行输出。
4.根据权利要求3所述的半导体存储器件，其特征在于，
上述开关元件由与上述施加用高电压源连接N沟道型MOS晶体管同样大小的N沟道型MOS晶体管构成。
5.根据权利要求2所述的半导体存储器件，其特征在于，
上述检测电位输出电路具有施加用高电压源连接P沟道型MOS晶体管，该晶体管的源极连接着上述施加用高电压源，其漏极与栅极相连接，
对上述施加用高电压源连接P沟道型MOS晶体管的漏极和栅极与上述施加用低电压源之间的电压进行分压，并作为上述第一检测电位和上述第二检测电位进行输出。
6.根据权利要求2所述的半导体存储器件，其特征在于，
上述检测电位输出电路通过具有调整电阻值功能的电阻元件，对上述施加用低电压源与上述施加用高电压源的电位差进行分压。
7.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电位控制电路包括：
N沟道型MOS晶体管，具有连接着上述施加用低电压源的源极和连接着上述数据线对的漏极；
P沟道型MOS晶体管，具有连接着上述施加用高电压源的源极和连接着上述数据线对的漏极；
N沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第一检测电位高时，对上述N沟道型MOS晶体管的栅极输出使上述N沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第一检测电位低时，对上述N沟道型MOS晶体管的栅极输出使上述N沟道型MOS晶体管截止的电压；以及
P沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第二检测电位低时，对上述P沟道型MOS晶体管的栅极输出使上述P沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第二检测电位高时，对上述P沟道型MOS晶体管的栅极输出使上述P沟道型MOS晶体管截止的电压。
8.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电位控制电路包括：
第一差动放大电路，输入上述数据线对的电位和上述第一检测电位，输出对应于上述数据线对的电位和上述第一检测电位的大小关系的电压；以及
第二差动放大电路，输入上述数据线对的电位和上述第二检测电位，输出对应于上述数据线对的电位和上述第二检测电位的大小关系的电压，
按照上述第一差动放大电路的输出来控制是否对上述数据线对施加上述施加用低电压，
按照上述第二差动放大电路的输出来控制是否对上述数据线对施加上述施加用高电压。
9.根据权利要求1所述的半导体存储器件，其特征在于，
还包括使上述位线对的信号放大的读出放大器电路，
上述读出放大器电路的较高驱动用电压由与上述施加用高电压共同的电源提供。
10.根据权利要求1所述的半导体存储器件，其特征在于，
还包括使上述位线对的信号放大的读出放大器电路，
上述读出放大器电路的较低驱动用电压由与上述施加用低电压共同的电源提供。
11.根据权利要求1所述的半导体存储器件，其特征在于，
还包括使上述位线对的信号放大的读出放大器电路，
上述开关元件由用与上述读出放大器电路的较高驱动用电压相同的电压进行导通的N沟道型MOS晶体管构成。
12.根据权利要求1所述的半导体存储器件，其特征在于，
还包括使上述数据线对的信号放大的读取放大器电路，
上述读取放大器电路包括：
第一N沟道型MOS晶体管，在上述放大动作时，成为源极连接着较低的读取放大器驱动用电压源，漏极连接着上述数据线对中的第一数据线，栅极连接着与上述第一数据线成对的第二数据线的状态；
第二N沟道型MOS晶体管，在上述放大动作时，成为源极连接着较低的读取放大器驱动用电压源，漏极连接着上述第二数据线，栅极连接在上述第一数据线的状态；
第一P沟道型MOS晶体管，在上述放大动作时，成为源极连接着较高的读取放大器驱动用电压源，漏极连接着上述第一数据线，栅极连接着上述第二数据线的状态；以及
第二P沟道型MOS晶体管，在上述放大动作时，成为源极连接着较高的读取放大器驱动用电压源，漏极连接着上述第二数据线，栅极连接着上述第一数据线的状态。
13.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电路在上述数据线对的电位比第三检测电位高的情况下，与上述数据线对的电位为上述第三检测电位以下的情况相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中上述第三检测电位比上述第一检测电位高。
14.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电路在上述数据线对的电位比第四检测电位低的情况下，与上述数据线对的电位为上述第四检测电位以上的情况相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中上述第四检测电位比上述第二检测电位低。
15.根据权利要求1所述的半导体存储器件，其特征在于，
上述预充电电路在上述数据线对的电位比第三检测电位高的情况下，与上述数据线对的电位为上述第三检测电位以下的情况相比，能使较大的电流从上述预充电电路流到上述数据线对中，而在上述数据线对的电位比第四检测电位低的情况下，与上述数据线对的电位为上述第四检测电位以上的情况相比，能使较大的电流从上述预充电电路流到上述数据线对中，其中，上述第三检测电位比上述第一检测电位高，上述第四检测电位比上述第二检测电位低。
16.根据权利要求15所述的半导体存储器件，其特征在于，
上述预充电电位控制电路具有检测电位输出电路，该检测电位输出电路对产生上述施加用低电压的施加用低电压源和产生上述施加用高电压的施加用高电压源之间的电压进行分压，并作为上述第一检测电位、上述第二检测电位、上述第三检测电位以及上述第四检测电位来进行输出。
17.根据权利要求15所述的半导体存储器件，其特征在于，
上述预充电电位控制电路包括：
第一N沟道型MOS晶体管和第二N沟道型MOS晶体管，具有连接着上述施加用低电压源的源极和连接着上述数据线对的漏极；
第一P沟道型MOS晶体管和第二P沟道型MOS晶体管，具有连接着上述施加用高电压源的源极和连接着上述数据线对的漏极；
第一N沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第三检测电位高时，对上述第一N沟道型MOS晶体管的栅极输出使上述第一N沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第三检测电位低时，对上述第一N沟道型MOS晶体管的栅极输出使上述第一N沟道型MOS晶体管截止的电压；
第二N沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第一检测电位高时，对上述第二N沟道型MOS晶体管的栅极输出使上述第二N沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第一检测电位低时，对上述第二N沟道型MOS晶体管的栅极输出使上述第二N沟道型MOS晶体管截止的电压；
第一P沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第二检测电位低时，对上述第一P沟道型MOS晶体管的栅极输出使上述第一P沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第二检测电位高时，对上述第一P沟道型MOS晶体管的栅极输出使上述第一P沟道型MOS晶体管截止的电压；以及
第二P沟道型MOS晶体管控制电路，当上述数据线对的电位比上述第四检测电位低时，对上述第二P沟道型MOS晶体管的栅极输出使上述第二P沟道型MOS晶体管导通的电压，而当上述数据线对的电位比上述第四检测电位高时，对上述第二P沟道型MOS晶体管的栅极输出使上述第二P沟道型MOS晶体管截止的电压。
18.根据权利要求17所述的半导体存储器件，其特征在于，
上述第一N沟道型MOS晶体管的尺寸比上述第二N沟道型MOS晶体管的尺寸大，并且上述第二P沟道型MOS晶体管的尺寸比上述第一P沟道型MOS晶体管的尺寸大。
19.根据权利要求15所述的半导体存储器件，其特征在于，
上述预充电电位控制电路包括：
第一差动放大电路，输入上述数据线对的电位和上述第三检测电位，输出对应于上述数据线对的电位和上述第三检测电位的大小关系的电压；
第二差动放大电路，输入上述数据线对的电位和上述第一检测电位，输出对应于上述数据线对的电位和上述第一检测电位的大小关系的电压；
第三差动放大电路，输入上述数据线对的电位和上述第二检测电位，输出对应于上述数据线对的电位和上述第二检测电位的大小关系的电压；以及
第四差动放大电路，输入上述数据线对的电位和上述第四检测电位，输出对应于上述数据线对的电位和上述第四检测电位的大小关系的电压，
按照上述第二差动放大电路的输出来控制是否对上述数据线对施加上述施加用低电压，
按照上述第三差动放大电路的输出来控制是否对上述数据线对施加上述施加用高电压，
按照上述第一差动放大电路和上述第四差动放大电路的输出，使流入上述预充电电路的电流发生变化。
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