CN101043054A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。减小具有异质结的半导体装置的场效应晶体管的阻抗。形成从多晶硅异质半导体区(与形成在SiC的基底区上的漏区形成异质结)的表面延伸到漏区的沟槽。此外，在远离沟槽的侧壁的位置形成栅绝缘膜、异质半导体区以及漏区相接处的场效应晶体管的驱动点。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有异质结场效应晶体管的半导体装置及其制造方法。
背景技术
日本特开2003-318398公开了一种制造场效应晶体管的典型方法。在该晶体管中，形成了N-型多晶硅区，且N-型多晶硅区邻接到半导体基底的主表面，其中，在N+型碳化硅基底上形成了N-型碳化硅的外延区。该外延区和N-型多晶硅区共同形成异质结。此外，形成通过栅绝缘膜与外延区和N-型多晶硅区的接合部分邻接的栅电极。
将N-型多晶硅区连接到源电极。此外，在N+型碳化硅基底的下侧形成漏电极。
当将源电极接地来对漏电极施加预定正电势时，通过控制栅电极的电势将该半导体装置用作场效应晶体管的开关。即，当栅电极接地时，将反偏压施加到N-型多晶硅区和外延区的异质结，使得电流不在漏、源电极之间流动。然而，当将预定正电压施加到栅电极时，栅电场影响N-型多晶硅区和外延区的异质结界面。此外，由栅氧化膜界面的异质结表面形成的能垒的厚度变薄。这样，电流在漏电极和源电极之间流动。
另外，上述半导体装置使用异质结部分作为用于阻断和传导电流的控制沟道。此外，沟道的长度取决于异质势垒(heterobarrier)的厚度，由此得到低电阻导电特性。这样，当在通过栅绝缘膜与栅电极的N-型多晶硅区与外延区的异质结邻接的界面中栅电场强度变大时，可以得到较低电阻的导电性。
发明内容
这里说明半导体装置的实施例。一个例子包括：第一导电型的半导体基底，该半导体基底内形成有沟槽；异质接合形成部分，其与该半导体基底的主表面相接，并与该半导体基底形成异质结。栅电极，设置为通过栅绝缘膜与异质接合形成部分与半导体基底的接合端邻接；源电极，其连接到异质接合形成部分；漏电极，其连接到半导体基底。栅绝缘膜、异质接合形成部分以及半导体基底相接处的半导体基底的驱动点位于离开沟槽侧壁的位置。
还公开了这里说明的制造该半导体装置的各种方法。
例如，一种方法包括：在第一导电型的半导体基底上沉积异质半导体区，其中，异质半导体区与半导体基底形成异质结；通过干法蚀刻选择性地去除半导体基底和异质半导体区的一部分来形成沟槽；通过至少对形成沟槽的侧壁的半导体基底和异质半导体区进行热氧化来形成牺牲氧化膜；去除牺牲氧化膜；在去除牺牲氧化膜后，在包括沟槽的内表面的半导体基底和异质半导体区的暴露表面上形成栅绝缘膜；形成通过栅绝缘膜与半导体基底和异质半导体区的接合端邻接的栅电极；形成连接到异质半导体区的源电极；以及形成连接到半导体基底的漏电极。栅绝缘膜、异质半导体区以及半导体基底相接处的装置驱动点位于离开沟槽侧壁的位置。
根据这里说明的另一种方法，制造过程包括：在第一导电型的半导体基底上沉积异质半导体区，其中，异质半导体区与半导体基底形成异质结；通过干法蚀刻选择性地去除半导体基底和异质半导体区来形成沟槽。然后，该方法包括通过湿法蚀刻选择性地蚀刻半导体基底和异质半导体区，其中，湿法蚀刻对半导体基底和异质半导体区具有不同的选择比。该方法进一步包括：在通过湿法蚀刻选择性地蚀刻半导体基底和异质半导体区后，在包括沟槽的内表面的半导体基底和异质半导体区中形成栅绝缘膜；形成通过栅绝缘膜与半导体基底和异质半导体区的接合端邻接的栅电极；形成连接到异质半导体区的源电极；以及形成连接到半导体基底的漏电极。栅绝缘膜、异质半导体区以及半导体基底相接处的半导体装置的驱动点位于离开沟槽侧壁的位置。
这里说明的一种替换的方法包括：在第一导电型半导体基底上沉积异质半导体区，其中，异质半导体区与半导体基底形成异质结；通过干法蚀刻选择性地去除异质半导体区来形成沟槽，其中沟槽的底表面是半导体基底和异质半导体区的接合界面；通过至少对形成沟槽的内表面的半导体基底和异质半导体区进行热氧化来形成牺牲氧化膜；去除牺牲氧化膜；在去除牺牲氧化膜后，在包括沟槽的内表面的半导体基底和异质半导体区上形成栅绝缘膜；形成通过栅绝缘膜与半导体基底与异质半导体区的接合端邻接的栅电极；形成连接到异质半导体区的源电极以及形成连接到半导体基底的漏电极。在形成牺牲氧化膜之前，在离开沟槽侧壁的位置处形成栅绝缘膜、异质半导体区以及半导体基底相接处的半导体装置的驱动点。
这里说明的制造半导体装置的另一种方法包括：在第一导电型半导体基底上沉积异质半导体区，其中，异质半导体区与半导体基底形成异质结；形成沟槽，其中沟槽的底部延伸到半导体基底，且异质半导体区在沟槽周围的部分的厚度小于异质半导体区的其它部分的厚度，其中形成沟槽包括通过各向同性蚀刻选择性地去除半导体基底和异质半导体区。该方法进一步包括：在形成沟槽后，通过至少热氧化异质半导体区形成牺牲氧化膜；通过去除牺牲氧化膜选择性地去除沟槽周围比其它部分的厚度小的异质半导体区的部分；在去除牺牲氧化膜后，在包括沟槽的内表面的半导体基底和异质半导体区上形成栅绝缘膜；形成通过栅绝缘膜与半导体基底和异质半导体区的接合端邻接的栅电极；形成连接到异质半导体区的源电极以及形成连接到半导体基底的漏电极。栅绝缘膜、异质半导体区以及半导体基底相接处的半导体装置的驱动点位于离开沟槽侧壁的位置。
附图说明
在此，本说明书参考附图，在全部附图中相同的附图标记表示相同的部分，其中：
图1是根据本发明的第一实施例构造的半导体装置的截面图；
图2a～2k是示出制造根据第一实施例构造的半导体装置的方法的截面图；
图3是根据本发明的第二实施例构造的半导体装置的截面图；
图4是根据本发明的第三实施例构造的半导体装置的截面图；
图5是根据本发明的第四实施例构造的半导体装置的截面图；
图6是根据本发明的第五实施例构造的半导体装置的截面图；
图7是根据本发明的第六实施例构造的半导体装置的截面图；
图8a～8f是示出制造根据本发明的第七实施例构造的半导体装置的方法的截面图；
图9a～9b是示出各向同性蚀刻的特征的截面图；
图10a～10d是示出制造根据本发明的第八实施例构造的半导体装置的方法的截面图；
图11a～11d是示出制造根据本发明的第九实施例构造的半导体装置的方法的截面图。
具体实施方式
在上述半导体装置中，通过使用干法蚀刻方法等蚀刻异质半导体区。此外，在异质半导体区的侧表面形成栅绝缘膜来形成异质半导体区、半导体基底和栅绝缘膜相接处的驱动点。然而，由蚀刻导致的损坏留在驱动点上，由此阻碍了晶体管的驱动力。这使得减小晶体管的开关元件中的阻抗非常困难。
然而，本发明的实施例提供了一种具有异质结且适合减小阻抗的半导体装置，以及制造该半导体装置的方法。为此，本发明的实施例提供一种半导体装置，该半导体装置包括：例如，第一导电型半导体基底；与半导体基底的主表面相接以与半导体基底形成异质结的异质半导体区；通过栅绝缘膜与异质半导体区与半导体基底的接合端邻接设置的栅电极；连接到异质半导体区的源电极以及连接到半导体基底的漏电极。在该半导体装置中，在半导体基底内形成沟槽。此外，离开沟槽的侧壁形成半导体装置的驱动点(栅绝缘膜、异质半导体区和半导体基底相接处)。
根据这里所述的实施例，在不被形成沟槽时引起的蚀刻损坏影响的区域形成半导体装置的驱动点。因此，可以提高半导体装置的驱动力，由此减小阻抗。
在下文中，参考附图说明本发明的各种实施例。
图1是根据本发明的第一实施例构造的半导体装置的场效应晶体管的截面图。在该晶体管中，晶体管的两个单位单元(unitcell)平行设置且相互面对。尽管可以将多个单位单元平行连接来形成晶体管，但下面将上述横截结构作为典型的晶体管说明。
在图1中，在包含SiC的N型高浓度(N+)基底区1的主表面上形成包含SiC的N型低浓度(N-)漏区2。漏区2由在基底区1上长出的外延层形成。漏区2与基底区1一起形成半导体基底。
尽管有多种SiC的多晶类型(多晶)，本实施例用4H-SiC作为例子说明。应该理解基底区1和漏区2的厚度在图1中可以不按比例画出。在一个实施例中，基底区1具有几百μm的厚度，而漏区2具有从几μm到几十μm范围的厚度。
在漏区2的主表面上形成含有多晶硅的N+型异质半导体区3。多晶硅在带隙(band gap)和电子亲合性方面与SiC不同。因此，在两个接合界面都形成异质结(将多晶硅用作异质半导体区的材料)。
形成通过栅绝缘膜5与漏区2和异质半导体区3的接合部分邻接的栅电极7。异质半导体区3直接连接到源电极9。漏电极10以低电阻电性且欧姆连接到基底区1的下侧。通过使用层间绝缘膜8将栅电极7与源电极9绝缘。
形成从异质半导体区3的表面向漏区2延伸的沟槽。此外，在沟槽内形成栅绝缘膜5和栅电极7。尽管如图1所示沟槽形成在漏区2的内部，但沟槽还可以形成为延伸到异质半导体区3和漏区2的接合界面。在第一实施例中，远离沟槽的侧壁形成驱动点6(异质半导体区3、漏区2以及栅绝缘膜5相接处)。如这里所用的，驱动点指：当从栅电极施加预定电场时，电流从源流向漏的位置。在这里的一个例子中，源是多晶硅区，漏是SiC外延层。
现在参考图2a～2k说明制造图1中所示装置的方法。
首先，如图2a所示，通过外延生长等，在N+型基底区1上形成包含N-型SiC的漏区2。
接下来，在漏区2上沉积多晶硅。由此在漏区2和异质半导体区3之间形成异质结。在这种结构中，可以执行后退火，以便通过控制多晶硅的颗粒大小或晶界条件来得到希望的异质结特性。随后，例如通过使用离子注入等机制将杂质引入到(包含异质硅的)异质半导体区3中。如此使得异质半导体区3可以变为N+型。杂质的例子包括：As(砷)、P(磷)等。在图2b中示出了该结构。
接下来，如图2c所示，在异质半导体区3上形成对应于掩模材料的抗蚀剂图案21。通过使用作为掩模的抗蚀剂图案进行干法蚀刻来选择性地去除异质半导体区3和漏区2。形成沟槽，使得沟槽的底部4到达漏区2的内部。作为选择，掩模材料可以是氧化膜。可以通过使用离子或等离子体的干法蚀刻方法利用好的可控性进行蚀刻以获得精细图案。
随后，在去除了掩模材料之后，通过对多晶硅的暴露部分，即异质半导体区3进行热氧化来形成牺牲氧化膜22。在这种情况下，包含SiC的漏区2的表面也被氧化。然而，因为SiC的氧化率小于多晶硅的氧化率，所以被氧化的漏区2(包含SiC)的量比包含多晶硅的异质半导体区3的量小。如图2d所示。
然后，使用基于湿法蚀刻的氟酸去除在上述处理中形成的牺牲氧化膜22。这样，由于漏区2和异质半导体区3的氧化量之间的不同，多晶硅的沟槽侧端从(图2c中所示的)沟槽的侧壁后退。通过干法蚀刻形成驱动点6(异质半导体区3、漏区2和栅绝缘膜相接处)，且驱动点6远离沟槽的侧壁。
作为选择，在执行图2c所示的干法蚀刻处理之后，可以通过在多晶硅和SiC之间设置一定选择比的湿法蚀刻去除暴露部分。通过这样做，可以得到图1的结构(即，驱动点6从沟槽的侧壁分隔开)。在另一个实施例中，可以通过形成用于在图2c中所示的处理中使用的掩模材料的抗蚀剂材料来实现该结构。然后，在通过烘烤或UV照射对抗蚀剂材料进行还原处理之后可以执行同样的湿法蚀刻。
这样，根据形成沟槽时的干法蚀刻的条件，沟槽可能遭受一定深度的蚀刻损坏。然而，在漏区2和异质半导体区3的接合端的边缘部分处的驱动点6位于远离沟槽侧壁的不发生蚀刻损坏处。因此，可以在不受蚀刻损坏影响的位置形成驱动点6。
此外，可以通过控制图2d所示的处理中的氧化量调整驱动点6和沟槽侧壁之间的距离。因此，如图2e所示，可以将距离设置为等于或大于受蚀刻损坏影响的范围。
接下来，如图2f所示，使用CVD(Chemical VaporDeposition，化学气相沉积)等沉积方法在装置的整个表面上沉积栅绝缘膜5。对栅绝缘膜5执行合适的退火处理。
接下来，在栅绝缘膜5上沉积对应于栅电极7的多晶硅。然后从栅电极7的表面引入杂质来图案化(pattern)为希望的结构。这在图2g中示出。
接下来，在装置的整个表面上沉积层间绝缘膜8，如图2h中所示。
随后，在去除附着在装置的下侧的多晶硅之后，用金属形成漏电极10，且漏电极10与基底区1相接。之后，对其执行热处理，使得漏电极10和基底区1熔合为以低电阻互相欧姆连接，如图2i所示。
在图2j中，如所示将层间绝缘膜8图案化为希望的结构。
最终，如图2k所示，形成接触孔，源电极9由金属形成，通过接触孔与异质半导体区3相接，由此得到图1中所示的装置。
根据上面制造的晶体管的基本操作与传统晶体管的基本操作相同。下文中，说明通过第一实施例可以实现的效果。
首先，如上所述，将晶体管的驱动点6形成在远离沟槽侧壁处。因此，驱动点不受因干法蚀刻在沟槽的侧壁发生的蚀刻损坏的影响。因此，驱动点6周围的界面水平(interface level)小，且其晶粒(grain)保持在理想状态。当装置处于导通状态时，来自栅电极7的电场有效地施加到驱动点6。同时，驱动点6周围的界面迁移率(interface mobility)增加。因此，驱动力提高，且可以显著降低阻抗。
此外，根据第一实施例，在漏区2的内部形成的沟槽中形成栅电极7。因此，当装置处于非导通状态时，位于漏区2中一定深度处的栅电极7的电压被固定到0V。此外，可以屏蔽由在较深位置施加在漏电极10的高电压形成的电场。因此，减小驱动点6周围电场的效果增强，使得可以减小装置处于截止状态时的漏电流。
这可以大大有助于包括车辆安装的电力电子系统的电力电子系统的小型化、轻量化以及成本降低。
图3示出根据本发明的第二实施例构造的半导体装置的结构。在图1所示的第一实施例中，在漏区2的内部形成的沟槽如图2c所示。除了由干法蚀刻做出的沟槽的底部11(干法蚀刻表面的底部)位于异质半导体区3和漏区2的接合界面处之外，图3中所示的第二实施例具有与第一实施例相似的结构。
通过采取这样的结构，在以与第一实施例中相同的方式形成沟槽之后形成并去除氧化膜，使得远离通过蚀刻形成的沟槽的侧壁形成晶体管的驱动点6。因此，驱动点不受形成沟槽时发生的蚀刻损坏的影响。因此，第二实施例可以达到与第一实施例相同的效果。
图4示出根据本发明的第三实施例构造的半导体装置的结构。除了在漏区2的上表面部分上形成要与异质半导体区3相接的P型阱区12之外，图4中示出的第三实施例具有与第一实施例相似的结构。当装置处于非导通状态时P型阱区12用作电场缓解层(relaxing layer)。
通过采取这种包括电场缓解层的结构，除由第一实施例达到的效果之外，可以得到减小元件不导电时的漏电流的效果。此外，可以用低阻抗实现耐高压的装置。
图5示出根据本发明的第四实施例构造的半导体装置的结构。除在漏区2的上表面部分上形成要与异质半导体区3相接的P型阱区12之外，图5中所示的第四实施例具有与第二实施例相似的结构。当装置处于非导通状态时P型阱区12用作电场缓解层。
通过采取这种包括电场缓解层的结构，除由第二实施例达到的效果之外，可以得到减小装置处于不导通状态时的漏电流的效果。此外，可以用低阻抗实现耐高压的装置。
图6示出根据本发明的第五实施例构造的半导体装置的结构。除了在异质半导体区3下形成P+型异质半导体区13之外，图6示出的第五实施例具有与第一实施例相似的结构。
通过采用这种结构，可以由P+型异质半导体区13形成更高的异质结界面势垒。此外，除了由第一实施例达到的效果之外，可以得到耐更高压的装置。
图7示出根据本发明的第六实施例构造的半导体装置的结构。除在异质半导体区3下形成P+型异质半导体区13之外，图7示出的第六实施例具有与第二实施例相似的结构。
通过采用这种结构，可以由P+型异质半导体区13形成更高的异质结界面的势垒。此外，除了由第二实施例达到的效果之外，可以得到耐更高压的装置。
此外，在先前提到的第一～第六实施例以及下面说明的第七～第九实施例中，除了碳化硅之外，半导体基底可以含有氮化镓或金刚石。此外，除了多晶硅之外，异质半导体区可以包括单晶硅、非晶硅、单晶硅锗、多晶硅锗以及非晶硅锗中的任何一个。
图8a～8f是示出制造根据本发明的第七实施例构造的半导体装置的方法的截面图。第七实施例是用于制造图1所示的半导体装置的方法的另一个实施例。首先，通过外延生长处理在N+型SiC的基底区1上形成包含N-型SiC的漏区2。然后，在漏区2上沉积多晶硅作为异质半导体区3，由此在漏区2和异质半导体区3之间形成异质结。在这种情况下，可以执行后退火，以便通过控制多晶硅的颗粒大小或晶界条件得到希望的异质结特性。随后，例如使用离子注入等机制将杂质引入到多晶硅异质半导体区3中，使得异质半导体区3变成N+型。杂质的例子包括：As(砷)、P(磷)等。然后，在异质半导体区3上应用对应于掩模材料的抗蚀剂31。该结构在图8a中示出。
接下来，如图8b中所示，在抗蚀剂31上形成光掩模32。使用光掩模32通过蚀刻选择性地去除并图案化抗蚀剂31。
在去除光掩模32之后，使用图8c所示作为掩模的图案化的抗蚀剂31通过湿法蚀刻(即，各向同性蚀刻)选择性地去除多晶硅异质半导体区3。作为选择，在该实施例中可以使用化学干法蚀刻，只要其是各向同性蚀刻即可。
下面参考图9a～9b说明各向同性蚀刻的特性。如图9a中所示，当要通过经由图案化的抗蚀剂31选择性地蚀刻异质半导体区以在异质半导体区3上形成窄垂直沟槽33等精细图案时，可能蚀刻到抗蚀剂31下的部分异质半导体区3。因此，可能侧向蚀刻异质半导体区3。其结果是，如图9b中所示，沟槽33的壁表面可能被蚀刻成弯曲的表面。
再参考图8c，如参考图9a～9b说明的，在该各向同性蚀刻处理中，异质半导体区3的蚀刻进行到抗蚀剂31下的部分。此外，蚀刻之后留下的异质半导体区3的最薄部分的厚度变为大约几百埃()。此外，尽管为简化说明在图8c中以锥形的形式示出了异质半导体区3的蚀刻表面，但异质半导体区3的蚀刻表面一般具有图9b所示的弯曲的蚀刻形状。
接下来，使用作为掩模的抗蚀剂31通过干法蚀刻(即，各向异性蚀刻)选择性地去除异质半导体区3和漏区2。这样，如图8d所示，形成沟槽34，并且其底部延伸到漏区2。
之后，通过去除抗蚀剂31，在沟槽34的周围得到厚度逐渐变薄的异质半导体区31a。例如，厚度大约是几百。此外，厚度逐渐变薄的异质半导体区31a在横向上距离沟槽34端部的长度大约几千。
随后，对多晶硅(即，异质半导体区3)和漏区2的暴露部分进行热氧化来形成牺牲氧化膜。在这种情况下，SiC的漏区2的底部也被氧化。然而，因为SiC的氧化率小于多晶硅的氧化率，所以SiC的漏区2的氧化量变得小于多晶硅异质半导体区3的氧化量。然后，基于湿法蚀刻用氟酸去除牺牲氧化膜。因此，厚度变薄的异质半导体区31a被去除，使得异质半导体区3的端部从沟槽34的侧壁后退。如图8f所示，用干法蚀刻形成驱动点6(异质半导体区3、漏区2以及栅绝缘膜5相接处)，且驱动点6远离沟槽34的侧壁。
之后，通过图2f～2k中示出的关于第一实施例提供的处理，得到图1中示出的半导体装置。
根据第七实施例，也可以容易地制造具有第一实施例的特征的半导体装置。此外，通过应用上述制造方法，当在离蚀刻表面约几千的位置形成驱动点6时，可以沿纵向在异质半导体区3上稍微进行牺牲氧化。因此，可以抑制牺牲氧化的量，并可以减小制造工艺的负荷。此外，可以减小由重度牺牲氧化引起的负面效果。
图10a～10d是示出制造根据本发明的第八实施例构造的半导体装置的方法的截面图。第八实施例是制造如图1所示的半导体装置的方法的另一个实施例。首先，通过外延生长处理在N+型SiC的基底区1上形成N-型SiC的漏区2。然后，在漏区2上沉积多晶硅作为异质半导体区3，由此在漏区2和异质半导体区3之间形成异质结。在这种情况下，可以执行后退火以便通过控制多晶硅的颗粒大小或晶界条件来得到希望的异质结特性。随后，例如通过使用离子注入等机制将杂质引入多晶硅异质半导体区3中，使得异质半导体区3变成N+型。杂质的例子包括：As(砷)、P(磷)等。然后，在异质半导体区3上应用对应于掩模材料的抗蚀剂31。该结构在图10a中示出。
接下来，在抗蚀剂31上形成光掩模32。如图10b所示，使用光掩模32通过蚀刻选择性地去除并图案化抗蚀剂31。
然后通过各向同性湿法蚀刻去除抗蚀剂31。因此，抗蚀剂31的上端的边缘部分被各向同性蚀刻并被去除，由此得到图10c中所示的锥形形式的边缘部分31a。
接下来，使用作为掩模的、边缘部分31a具有锥形形式的抗蚀剂31执行干法蚀刻(即，各向异性蚀刻)来选择性地去除异质半导体区3和漏区2。这样，形成沟槽35使得其底部延伸到漏区2。在这种情况下，通过各向异性蚀刻，具有锥形形式的抗蚀剂31的各边缘部分31a比蚀刻抗蚀剂31的其它部分被更快地蚀刻。因此，下面的异质半导体区3被蚀刻。其结果是，如图10d所示，在沟槽35周围形成厚度逐渐变薄的异质半导体区3的部分。即，抗蚀剂31的形状被转换为异质半导体区3。异质半导体区3的较薄部分的厚度是大约几千。此外，厚度变薄的异质半导体区3在横向上距离沟槽35一端的长度大约为几千。
之后，通过上面关于第一和第七实施例说明了的图2f～2k和图8e和图8f中示出的处理得到图1中所示的半导体装置。
根据第八实施例也可以容易地制造具有第一实施例的特征的半导体装置。此外，通过应用上述方法处理最上表面上的抗蚀剂31。这样，在制造过程中，在监视所生产装置的形状的同时，进行制造处理。
图11a～11d是制造根据本发明的第九实施例构造的半导体装置的方法的截面图。第九实施例是用于制造如图1所示的半导体装置的方法的另一个实施例。首先，通过外延生长处理在N+型SiC的基底区1上形成N-型SiC的漏区2。然后，在漏区2上沉积多晶硅作为异质半导体区3，由此形成多晶硅和漏区2之间的异质结。在这种情况下，可以执行后退火，以便通过控制多晶硅的颗粒大小或晶界条件来得到希望的异质结特性。随后，例如使用离子注入等机制将杂质引入多晶硅异质半导体区3。这样做使得异质半导体区3变为N+型。杂质的例子包括：As(砷)、P(磷)等。然后，在异质半导体区3上应用对应于掩模材料的抗蚀剂31。所得结构在图11a中示出。
接下来在抗蚀剂31上形成光掩模32。如图11b所示，使用光掩模32通过蚀刻将抗蚀剂31选择性地去除并图案化。
然后，在去除光掩模32之后，如图11c所示，使用作为掩模的图案化的抗蚀剂31通过湿法蚀刻(即，各向同性蚀刻)选择性地去除多晶硅异质半导体区3。作为选择，在本实施例中可以使用化学干法蚀刻，只要其是各向同性蚀刻即可。在各向同性蚀刻处理中，抗蚀剂31下面的部分异质半导体区3可以以参考图9a～9b说明的相似方式被蚀刻。此外，蚀刻的异质半导体区2的最薄部分的厚度变成几百。尽管为了简化说明，在图11c中异质半导体区3的蚀刻表面被示为锥形形状，异质半导体区3的蚀刻表面一般具有如图9b所示的弯曲形。
在去除抗蚀剂31之后，在异质半导体区3上另外应用抗蚀剂36。然后，将抗蚀剂36选择性地去除并图案化。之后，使用作为掩模的图案化的抗蚀剂36通过干法蚀刻(即，各向异性蚀刻)选择性地去除异质半导体区3和漏区2。因此，如图11d所示，形成沟槽37，使得其底部延伸到漏区2。
之后，通过已经关于第一和第七实施例说明的、图2f～2k和图8e和图8f中所示的处理得到图1中所示的半导体装置。
根据第九实施例，可以容易地制造具有第一实施例的特征的半导体装置。此外，通过应用上述方法，可以形成不被蚀刻处理中抗蚀剂的退后影响的装置。
此外，在第七～第九实施例中，可以将氧化膜用作掩模材料，代替抗蚀剂。
此外，为了容易理解本发明，说明了上述实施例，而上述实施例不限制本发明。正相反，本发明意图覆盖包括在所附权利要求范围内的各种变形和等同配置，所附权利要求的范围符合法律允许的最宽解释以包含全部变形和等同结构。
本申请要求2006年3月22日提交的日本特愿2006-079107的优先权，通过引用将其全部内容包含于此。

Claims (20)

1.一种半导体装置，其包括：
第一导电型的半导体基底，所述半导体基底内形成有沟槽；
异质接合形成部分，其与所述半导体基底的主表面相接，并与所述半导体基底形成异质结；
栅电极，其设置为通过栅绝缘膜与所述异质接合形成部分与所述半导体基底的接合端邻接；
源电极，其连接到所述异质接合形成部分；
漏电极，其连接到所述半导体基底；以及
所述半导体基底的驱动点，所述栅绝缘膜、所述异质接合形成部分以及所述半导体基底在所述驱动点处相接，所述驱动点位于离开所述沟槽侧壁的位置。
2.根据权利要求1所述的半导体装置，其特征在于，所述驱动点周围的所述异质接合形成部分是所述第一导电型。
3.根据权利要求1所述的半导体装置，其特征在于，所述半导体基底包括碳化硅、氮化镓以及金刚石中的至少一个。
4.根据权利要求1所述的半导体装置，其特征在于，所述异质接合形成部分包括单晶硅、多晶硅、非晶硅、单晶硅锗、多晶硅锗以及非晶硅锗中的至少一个。
5.一种制造半导体装置的方法，其包括以下步骤：
在第一导电型的半导体基底上沉积异质半导体区，其中，所述异质半导体区与所述半导体基底形成异质结；
通过干法蚀刻选择性地去除所述半导体基底和所述异质半导体区的一部分来形成沟槽；
通过对至少形成所述沟槽的侧壁的所述半导体基底和所述异质半导体区进行热氧化来形成牺牲氧化膜；
去除所述牺牲氧化膜；
在去除所述牺牲氧化膜后，在包括所述沟槽的内表面的所述半导体基底和所述异质半导体区的暴露表面上形成栅绝缘膜；
形成通过所述栅绝缘膜与所述半导体基底与所述异质半导体区的接合端邻接的栅电极；
形成连接到所述异质半导体区的源电极；以及
形成连接到所述半导体基底的漏电极；其中，装置驱动点位于离开所述沟槽的侧壁的位置，所述栅绝缘膜、所述异质半导体区以及所述半导体基底在所述装置驱动点处相接。
6.根据权利要求5所述的制造半导体装置的方法，其特征在于，在形成所述栅电极之后形成连接到所述异质半导体区的所述源电极。
7.根据权利要求6所述的制造半导体装置的方法，其特征在于，形成连接到所述半导体基底的所述漏电极发生在形成所述源电极之后。
8.一种制造半导体装置的方法，其包括如下步骤：
在第一导电型的半导体基底上沉积异质半导体区，其中，所述异质半导体区与所述半导体基底形成异质结；
通过干法蚀刻选择性地去除所述半导体基底和所述异质半导体区来形成沟槽；
通过湿法蚀刻选择性地蚀刻所述半导体基底和所述异质半导体区，其中，所述湿法蚀刻对所述半导体基底和所述异质半导体区具有不同的选择比；
在通过所述湿法蚀刻选择性地蚀刻所述半导体基底和所述异质半导体区后，在包括所述沟槽的内表面的所述半导体基底和所述异质半导体区中形成栅绝缘膜；
形成通过所述栅绝缘膜与所述半导体基底和所述异质半导体区的接合端邻接的栅电极；
形成连接到所述异质半导体区的源电极；以及
形成连接到所述半导体基底的漏电极；其中，所述半导体装置的驱动点位于离开所述沟槽的侧壁的位置，所述栅绝缘膜、所述异质半导体区以及所述半导体基底在所述驱动点处相接。
9.根据权利要求8所述的制造半导体装置的方法，其特征在于，通过所述干法蚀刻选择性地去除所述半导体基底和所述异质半导体区来形成所述沟槽还包括使用掩模材料选择性地去除所述半导体基底和所述异质半导体区，所述方法还包括：
在通过所述湿法蚀刻选择性地蚀刻所述半导体基底和所述异质半导体区之前，减少用于选择性地去除所述半导体基底和所述异质半导体区的所述掩模材料。
10.根据权利要求8所述的制造半导体装置的方法，其特征在于，形成连接到所述半导体基底的所述漏电极发生在形成所述栅电极之后。
11.根据权利要求10所述的制造半导体装置的方法，其特征在于，形成连接到所述异质半导体区的所述源电极发生在形成所述栅电极之后且在形成所述漏电极之前。
12.一种制造半导体装置的方法，其包括如下步骤：
在第一导电型半导体基底上沉积异质半导体区，其中，所述异质半导体区与所述半导体基底形成异质结；
通过干法蚀刻选择性地去除所述异质半导体区来形成沟槽，其中所述沟槽的底表面是所述半导体基底和所述异质半导体区的接合界面；
通过对至少形成所述沟槽的内表面的所述半导体基底和所述异质半导体区进行热氧化来形成牺牲氧化膜；
去除所述牺牲氧化膜；
在去除所述牺牲氧化膜后，在包括所述沟槽的所述内表面的所述半导体基底和所述异质半导体区上形成栅绝缘膜；
形成通过所述栅绝缘膜与所述半导体基底与所述异质半导体区的接合端邻接的栅电极；
形成连接到所述异质半导体区的源电极；以及
形成连接到所述半导体基底的漏电极；其中，在形成所述牺牲氧化膜之前，在离开所述沟槽的侧壁的位置处形成所述半导体装置的驱动点，所述栅绝缘膜、所述异质半导体区以及所述半导体基底在所述驱动点处相接。
13.根据权利要求12所述的制造半导体装置的方法，其特征在于，形成连接到所述异质半导体区的所述源电极发生在形成所述栅电极之后。
14.根据权利要求12所述的制造半导体装置的方法，其特征在于，形成连接到所述半导体基底的所述漏电极发生在形成所述源电极之后。
15.一种制造半导体装置的方法，其包括如下步骤：
在第一导电型半导体基底上沉积异质半导体区，其中，所述异质半导体区与所述半导体基底形成异质结；
形成沟槽，其中所述沟槽的底部延伸到所述半导体基底，且所述异质半导体区在所述沟槽周围的部分的厚度小于所述异质半导体区的其它部分的厚度，其中形成所述沟槽包括通过各向同性蚀刻选择性地去除所述半导体基底和所述异质半导体区；
在形成所述沟槽后，通过至少热氧化所述异质半导体区形成牺牲氧化膜；
通过去除所述牺牲氧化膜选择性地去除比所述其它部分的厚度小的所述异质半导体区在所述沟槽周围的所述部分；
在去除所述牺牲氧化膜后，在包括所述沟槽的内表面的所述半导体基底和所述异质半导体区上形成栅绝缘膜；
形成通过所述栅绝缘膜与所述半导体基底和所述异质半导体区的接合端邻接的栅电极；
形成连接到所述异质半导体区的源电极；以及
形成连接到所述半导体基底的漏电极；其中，所述半导体装置的驱动点位于离开所述沟槽的侧壁的位置，所述栅绝缘膜、所述异质半导体区以及所述半导体基底在所述驱动点处相接。
16.根据权利要求15所述的制造半导体装置的方法，其特征在于，形成所述沟槽还包括：
在执行所述各向同性蚀刻后，通过使用在所述各向同性蚀刻中使用的掩模图案执行各向异性蚀刻；以及
在执行所述各向异性蚀刻之后且在形成所述牺牲氧化膜之前，选择性地去除所述半导体基底和所述异质半导体区。
17.根据权利要求15所述的制造半导体装置的方法，其特征在于，形成所述沟槽还包括：
通过各向异性蚀刻，选择性地去除由所述各向同性蚀刻使用的掩模图案的边缘部分；以及
在所述各向异性蚀刻后且在形成所述牺牲氧化膜前，使用所述掩模图案选择性地去除所述半导体基底和所述异质半导体区。
18.根据权利要求17所述的制造半导体装置的方法，其特征在于，所述掩模图案包括抗蚀剂材料，且通过曝光或显影处理以锥形的形式形成所述掩模图案的边缘部分。
19.根据权利要求15所述的制造半导体装置的方法，其特征在于，所述各向同性蚀刻是湿法蚀刻或化学干法蚀刻。
20.根据权利要求15所述的制造半导体装置的方法，其特征在于，所述半导体基底包括碳化硅、氮化镓以及金刚石中的至少一个，所述异质半导体区包括单晶硅、多晶硅、非晶硅、单硅锗、多晶硅锗以及非晶硅锗中的至少一个。
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