CN101034671B - 横向双扩散金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

横向双扩散金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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Abstract

本发明公开了一种用于在衬底上使用兼容于所述CMOS工艺流程的工艺流程而单片地制造具有源极、漏极和栅极的横向双扩散MOSFET(LDMOS)晶体管的方法和系统。

Description

横向双扩散金属氧化物半导体场效应晶体管及其制造方法
技术领域
本发明涉及一种半导体器件。
背景技术
诸如DC到DC转换器的电压调节器用于为电子系统提供稳定的电压源。对于诸如膝上笔记本和蜂窝电话的低功率装置中的电池管理而言，特别需要高效的DC到DC转换器。已知的转换电压调节器(或简称“转换调节器”)为一类有效的DC到DC转换器。转换调节器通过将输入的DC电压转换为高频电压，并对该高频输入电压进行滤波以产生输出DC电压。特别地，转换调节器包括用于将诸如电池的输入DC电压源可选择地耦合和去耦到诸如集成电路的负载的开关。通常包括感应器和电容的输出滤波器耦合在输入电压源和负载之间以对开关的输出进行滤波并因此提供输出DC电压。诸如脉宽调节器或脉频调节器的控制器控制该开关以保持基本上恒定的输出DC电压。
LDMOS晶体管由于其在导通电阻(Rdson)和漏-源击穿电压(BVd_s)之间均衡的性能而普遍地用于转换调节器。具有优化的器件性能特性的传统LDMOS晶体管通常通过诸如双极-CMOS(BiCMOS)工艺或双极-CMOS-DMOS(BCD)工艺的复杂工艺制造，该复杂工艺包括一个或多个不能兼容于通常由专业生产大量的数字CMOS器件(例如，0.5微米DRAM生产技术)的工厂使用的亚微米CMOS工艺的工艺步骤，以下将对其进行更详细地描述。结果，传统LDMOS晶体管因此通常不能由这种工厂制造。
以下描述由专业生成大量的数字CMOS器件的工厂使用的典型亚微米CMOS工艺，其在此被称为亚微米CMOS工艺。亚微米CMOS工艺通常用于制造亚微米CMOS晶体管，即，具有沟道长度小于1微米的PMOS晶体管和/或NMOS晶体管。图1示出了在p-型衬底104上通过亚微米CMOS工艺制造的PMOS晶体管100和NMOS晶体管102。PMOS晶体管100在CMOS n-阱106中完成。PMOS晶体管100包括分别具有p掺杂的P+区域112和114的源极区域108和漏极区域110。PMOS晶体管100还包括由栅极氧化物118和多晶硅层120形成的栅极116。NMOS晶体管102在CMOS p-阱122中完成。NMOS晶体管102包括分别具有n掺杂的n+区域128和130的源极区域124和漏极区域126。NMOS晶体管102还包括由栅极氧化物134和多晶硅层136形成的栅极132。
图2示出了可用于制造大量亚微米CMOS晶体管(诸如图1中所示的CMOS晶体管)的亚微米CMOS工艺200。工艺200以形成衬底开始(步骤202)。衬底可为p-型衬底或n-型衬底。参照图1，CMOS晶体管在p-型衬底104上制造。将用于PMOS晶体管的CMOS n-阱106和用于NMOS晶体管的CMOS p-阱122注入到衬底中(步骤204)。形成各CMOS晶体管的栅极氧化物118和134，并目进行CMOS沟道调节注入以控制各CMOS晶体管的阈值电压。在栅极氧化物118和134上分别沉积多晶硅层120和136(步骤208)。注入PMOS晶体管的p+区域和NMOS晶体管的n+区域(步骤210)。p+区域112和114以及n+区域128和130均高度掺杂，并提供低电阻系数的欧姆接触。在亚微米CMOS工艺中，n+区域的形成通常通过单独的掩模和光刻步骤在以下三步工艺中完成：1)注入轻度掺杂n-型杂质区域，2)形成氧化物隔离物，以及3)注入重度掺杂的n+杂质区域。p+区域的形成以相似的方式进行。n+区域和p+区域的形成允许晶体管具有改进的热载流子性能。
专业生成大量数字CMOS器件的工厂通常具有与该工厂的亚微米CMOS工艺相关的固定参数。这些固定参数通常为数字亚微米CMOS晶体管的批量生产而优化。例如，在工艺步骤206中，CMOS沟道调节注入通常具有一般固定的相关热预算，并具有为亚微米CMOS晶体管批量生产而优化的参数。
如上所述，传统LDMOS晶体管通常通过诸如BiCMOS工艺或BCD工艺的复杂工艺而获得优化的器件性能，该复杂工艺包括一个或多个不能兼容于为数字亚微米CMOS晶体管的批量生产而优化的亚微米CMOS工艺。
图3A示出了在p-型衬底302上通过BiCMOS工艺制造的传统LDMOS晶体管300。LDMOS晶体管300包括具有n掺杂的n+区域306、p掺杂的p+区域308以及p掺杂的p-主体扩散(p-主体)310的源极区域304。LDMOS晶体管300还包括具有n掺杂的n+区域314和n-型阱(HV n-阱)316的漏极区域312，以及包括栅极氧化物320和多晶硅层322的栅极318。
在BiCMOS工艺中，栅极氧化物320，以及在该BiCMOS工艺中制造的任何CMOS晶体管的栅极氧化物在n+区域306和p-主体310的注入之前形成。所以，BiCMOS工艺允许在n+区域306和p-主体310的注入期间将栅极318作为掩模，也即，n+区域306和p-主体310相对于栅极318自对准。n+区域306和p-主体310的自对准横向双扩散形成LDMOS晶体管300的沟道。
由于与自对准双扩散相关的后续推进(drive-in)步骤(或热预算)破坏了与亚微米CMOS工艺步骤(例如工艺步骤206)相关的固定热预算，并且需要重新设计分配给亚微米CMOS工艺步骤的热预算，所以这类自对准双扩散不容易集成到亚微米CMOS工艺中。也就是说，自对准双扩散通常包括具有会造成亚微米CMOS晶体管的特性(例如，阈值电压)偏移的长周期且高温度的推进步骤。
LDMOS晶体管300的区域(a)中的横向掺杂轮廓控制了在导通电阻(Rdson)和漏-源击穿电压(BVd_s)之间的均衡。在区域(b)中的垂直掺杂轮廓决定了LDMOS晶体管的漏-衬底击穿电压BVd_sub，并且区域(c)中的夹止(pinch-off)掺杂轮廓决定了LDMOS晶体管的源-衬底的穿透击穿电压BVs_sub。LDMOS晶体管的源-衬底的穿透击穿电压BVs_sub对于具有浮置操作需求的LCDMOS晶体管来说是重要的参数，例如，在同步降压电路配置中作为高端控制开关的LDMOS晶体管。
图3B示出了在p-型衬底332上通过BCD工艺制造的传统LDMOS晶体管330。LDMOS 330包括具有n掺杂的n+区域336、p掺杂的p+区域338以及p掺杂的p-主体340的源极区域334。LDMOS晶体管330还包括具有n掺杂的n+区域344和n-型层(HV n-Epi)346的漏极区域342，以及包括栅极氧化物350和多晶硅层352的栅极348。与BiCMOS工艺相似，在BCD工艺中，栅极氧化物350，以及在该BCD工艺中制造的任何CMOS晶体管的栅极氧化物在n+区域336和p-主体340的注入之前形成。
在BCD工艺中，在p-型衬底332上可生长n+埋层354以提高LDMOS晶体管的源-衬底的穿透击穿电压特性。由于LDMOS晶体管的横向掺杂轮廓可不对垂直掺杂轮廓进行限制而得到优化，所以这种方法提供了LDMOS晶体管的导通电阻Rdson和漏-源击穿电压BVd_s之间改进的均衡。然而，该BCD工艺包括HV n-Epi层346的生长，并且该步骤通常不能兼容于亚微米CMOS工艺。
在BCD工艺中使用的另一方法是利用在如图3C所示的LDMOS晶体管364的漏极区域362中注入的n-层360。N-层360、n+区域366以及p-主体368相对于栅极370自对准，也即，n-层360、n+区域366以及p-主体368在栅极氧化物372形成之后注入。N-层360的引入提供了额外的参数以进一步优化LDMOS晶体管的导通电阻Rdson和漏-源击穿电压BVd_s之间的均衡。与图3B的n+埋层方法相似，位于表面的n-层360的引入提供了减弱垂直和水平掺杂限制的方法。
发明内容
在一种技术方案中，本发明提供了一种在衬底上制造具有源极区域、漏极区域和栅极区域的晶体管的方法。该方法包括：在所述衬底的表面注入高压n-掺杂的n-阱；在所述晶体管的源极区域和漏极区域之间形成栅极氧化物；使用导电材料覆盖所述栅极氧化物；在所述晶体管的所述源极区域注入p-掺杂的p-主体；仅在所述晶体管的所述源极区域注入n-掺杂的轻度掺杂源极；在所述晶体管的所述源极区域注入第一n-掺杂n+区域，该第一n-掺杂n+区域与部分所述n-掺杂的轻度掺杂源重叠；在所述晶体管的所述漏极区域注入第二n-掺杂n+区域；以及在所述晶体管的所述源极区域注入p-掺杂的p+区域。
在另一技术方案中，本发明提供了一种晶体管，包括：p-型衬底；形成在所述p-型衬底的表面面积中的高压n-阱；源极，其包括：p-掺杂p-主体，所述p-主体中的p-掺杂的p+区域，在所述p-主体中并与所述p+区域邻接的第一n-掺杂n+区域，以及与所述第一n-掺杂n+区域重叠的n-掺杂的轻度掺杂源极(N-LDS)；漏极，其包括第二n-掺杂n+区域；以及栅极，其控制所述源极和漏极之间的耗尽区域。
仍在另一技术方案中，本发明提供了一种在衬底上制造具有源极、漏极和栅极的晶体管的方法。该方法包括：在所述衬底的表面注入具有第一体积和第一表面面积的第一杂质区域，该第一杂质区域具有第一传导率类型；在所述晶体管的源极区域和漏极区域之间形成栅极氧化物；使用导电材料覆盖所述栅极氧化物；仅在所述晶体管的所述源极区域注入具有第二体积和第一表面面积中的第二表面面积的第二杂质区域，该第二杂质区域具有相对于第一传导率类型相反的第二传导率类型；在第二表面面积中，在所述晶体管的所述源极区域注入具有第三体积和第三表面面积的第三杂质区域以及具有第四体积和第四表面面积的第四杂质区域，所述第三杂质区域具有第一传导率类型，第四杂质区域具有相反的第二传导率类型；在所述晶体管的所述漏极区域种注入具有第五体积和第五表面面积的第五杂质区域，该第五杂质区域具有第一传导率类型；以及在所述晶体管的所述源极区域种注入具有第六体积和在第二杂质区域的第二表面面积中的第六表面面积的第六杂质区域，该第六杂质区域具有第一传导率类型。
仍在另一技术方案中，本发明提供了一种晶体管，包括：具有第一传导率类型的半导体主体；在所述半导体层的表面面积中形成的具有相反的第二传导率类型的第一杂质区域；源极，其包括：具有第一体积和第一表面面积的第一传导率类型的第一杂质区域，具有第二体积和第二表面面积的第一传导率类型的第二杂质区域，其中该第二体积嵌入在该第一体积中，并且该第二表面面积由第一表面面积包围，具有第三体积和第三表面面积的相反的第二传导率类型的第三杂质区域，其中该第三体积与该第二体积邻接，并且该第三表面面积与第二表面面积相邻，具有第四体积和第四表面面积的相反的第二传导率类型的第四杂质区域，其中该第四体积与部分第三体积和部分第一体积重叠，而且该第四表面面积与部分第三表面面积重叠并且至少部分地由第一表面面积包围；漏极，其包括相反的第二传导率类型的第五杂质区域，该第五杂质区域具有第五体积和第五表面面积；以及栅极，其控制所述源极与漏极之间的耗尽区域。
本发明一个或多个实施方式的细节在以下附图和说明书中阐明。本发明其他特征、目的以及优点由说明书、附图以及权利要求将更加显而易见。
附图说明
图1为形成在p-型衬底上的传统PMOS和NMOS晶体管的截面示意图；
图2为用于制造CMOS晶体管的传统亚微米CMOS工艺的流程图；
图3A、3B和3C为传统的LDMOS晶体管的截面示意图；
图4为降压转换调节器的方框示意图；
图5A和5B分别为LDMOS晶体管的截面示意图以及LDMOS晶体管的源极区域和漏极区域的表面面积的三维图；
图6为用于制造包括LDMOS晶体管的半导体晶体管的示例性工艺的流程图，该工艺与亚微米CMOS工艺兼容；
图7A到7M示出了根据图6的示例性工艺制造LDMOS晶体管、PMOS晶体管以及NMOS晶体管的示例性工艺；
图8A到8C示出了图6的示例性工艺的示例性p-主体注入步骤；
图9A和9B示出了示例性的浅漏极注入工艺；
图10为根据兼容于亚微米CMOS工艺的工艺制造包括LDMOS晶体管的半导体晶体管的可选择工艺的流程图；
图11A到图11H示出了根据图10的示例性工艺制造LDMOS晶体管的示例性工艺；
图12为具有CMOS n-阱注入的LDMOS晶体管的截面示意图；
图13为具有作为浅漏极的CMOS n-阱注入的LDMOS晶体管的截面示意图；
图14为具有作为浅漏极的DDD注入的LDMOS晶体管的截面示意图；
图15为具有扩散到晶体管的源极区域和漏极区域中的LDD的LDMOS晶体管的截面示意图；
图16为具有分级的浅漏极注入的LDMOS晶体管的截面示意图；
图17为p-型LDMOS晶体管的截面示意图；
图18为包括具有高端LDMOS晶体管和低端LDMOS晶体管的转换电路的截面示意图；
图19为NPN晶体管的截面示意图；
图20为示出了制造图19的NPN晶体管的示例性工艺的流程图；
图21A为具有CMOS逻辑的高端驱动(HSD)电路的截面示意图；
图21B为具有CMOS逻辑的HSD电路的电路图；
图22为在晶体管的漏极区域上具有LOCOS的LDMOS的截面示意图；以及
图23为注入LDMOS晶体管的p-主体的示例性工艺流程图。
在附图中，相同的附图标记表示相同或者类似的部件。
具体实施方式
图4所示为根据一实施方式包括LDMOS晶体管的转换调节器的方框图。传统的LDMOS晶体管通常通过诸如BiCMOS工艺或者BCD工艺的复杂工艺获得优化的器件性能，所述复杂工艺包括与对于大批量生产的数字亚微米CMOS晶体管的亚微米工艺不兼容的一个或者多个工艺步骤。根据一个方案，提供了一种通过以完全整合到典型亚微米CMOS工艺的工艺制造的LDMOS晶体管。
参照图4，示例性的转换调节器400通过输入端子404连接到诸如电池的第一高DC输入电压源402。转换调节器400还通过输出端子408与诸如集成电路的负载406连接。转换调节器400用作输入端子404和输出端子408之间的直流转直流(DC-到-DC)转换器。转换调节器400包括用作交替将输入端子404与中间端子412连接和断开的电源开关的转换电路410。该转换电路410包括将中间端子412接地的整流器，诸如开关或者二极管。具体地，转换电路410可以包括具有连接到输入端子404的源极和连接到中间端子412的漏极的第一晶体管414以及具有接地的源极和连接到中间端子412的漏极的第二晶体管416。第一晶体管414为正沟道金属氧化半导体(PMOS)晶体管，而第二晶体管416为LDMOS晶体管。
中间端子412通过输出滤波器418与输出端子408连接。输出滤波器418将中间端子412处的中间电压的矩形波形转化为输出端子408处的DC输出电压。具体地，在降压-转换器拓扑中，输出滤波器418包括连接在中间端子412和输出端子408之间的感应器420以及与负载406并联连接的电容422。在PMOS导电期间，第一晶体管闭合，并且电压源402通过第一晶体管414向负载406和感应器420提供能量。另一方面，在LDMOS晶体管导电期间，第二晶体管416闭合，并且随着感应器420提供能量，电流流过第二晶体管416。所产生的输出电压Vout基本为DC电压。
该转换调节器还包括用于控制转换电路400操作的控制器424、PMOS驱动器426和LDMOS驱动器428。PMOS驱动器426和LDMOS驱动器与电压源430连接。第一控制线432将PMOS晶体管414连接到PMOS驱动器426，并且第二控制线434将LDMOS晶体管416连接到LDMOS驱动器428。分别通过控制线436和438将PMOS驱动器和NMOS驱动器连接到控制器424。控制器424使转换电路400在PMOS和NMOS导电周期之间切换从而在中间端子412处产生具有矩形波形的中间电压Vint。控制器424还包括反馈电路(未示出)，其用于测量输出电压和流过输出端子的电流。尽管该控制器424通常为脉宽调节器，但是本发明还可以用于其他调节方案，诸如脉频调节器。
尽管上述的转换调节器具有降压转换器拓扑结构，但是本发明还适用于其他电压调节器拓扑结构，诸如升压转换器、降压-升压转换器以及RF输入放大器。
图5A所示为LDMOS晶体管416的截面示意图。可以在注入在p-型衬底502中的高压n-型阱(HV n-阱)500A上制造LDMOS晶体管416。通常HV n-阱500A注入为深注入并且相对于CMOS n-阱通常具有更轻的掺杂。HV n-阱500A具有逆垂直掺杂轮廓。LDMOS晶体管416通常包括源区域506、漏极区域508和栅极507。
源极区域506通常包括p掺杂的P+区域515、n掺杂的和p掺杂的p-主体522。漏极区域508通常包括n掺杂的n+区域525和n掺杂的浅漏极(N-LD)527。在某些实施方式中，源极区域506还包括n-型轻掺杂区域518(在某些情况下，可以将轻掺杂区域认为是n+的一部分)。采用类似于在传统CMOS工艺中对于N-LDD执行的技术而注入LDMOS晶体管的轻掺杂区域518，并在某些情况下认为该轻掺杂区域518为N-LDD区域。但是，仅在源极中形成可以等效为传统CMOS晶体管中的N-LDD的轻掺杂区域，而不在漏极中形成。因此，以下将轻掺杂区域518称为N-LDS(n-型轻掺杂源极)。
如图所示，N-LDS区域518覆盖n掺杂的n+区域517的一部分，并且比n+区域517在栅极氧化物512下延伸的更远。在所述实施方式中，在形成氧化物隔离物之前注入N-LDS，从而允许N-LDS区域518比n+区域517向沟道中延伸的更远。在衬底上的任意CMOS晶体管中通过与N-LDD区域相同的工艺并同时注入N-LDS区域518。可以采用分离的掩模注入N-LDS区域518和n掺杂的n+区域517，因此允许将N-LDS选择性地设置在源极区域上。可选地，可以采用同一掩模注入N-LDS区域518和n掺杂n+区域517以控制例如N-LDS区域518和n掺杂n+区域517之间的重叠区域。在后者的实施方式中，采用不同于在源极中形成n掺杂n+区域517的掩模而在漏极中注入n掺杂n+区域525，从而在漏极中不注入N-LDD。采用不同的掩模还可以对于n掺杂n+区域525和n掺杂n+区域517的相对掺杂浓度提供更大的灵活性。
在某些实施方式中，N-LDS区域518可以比n掺杂n+区域517更浅(即，n掺杂n+区域517比N-LDS区域518更深入向衬底502延伸)。距离栅极较远的N-LDS区域518的边缘比n掺杂n+区域517的外边缘更靠近栅极，或者其可以与n掺杂n+区域517的边缘对齐并且与p掺杂p+区域515的边界相邻(例如，见图7M)。
漏极区域508中的HV n-阱500A、N-LD 527和n+区域525为含有掺杂材料的体积。同样地，在源极区域506中的n+区域517、p+区域515和p-主体522为含有掺杂材料的体积。在某些实施方式中，N-LD 527和HV n-阱500A均比n+区域517和525具有更低的掺杂浓度。所述体积覆盖的部分可以比分离的独立体积具有更高的掺杂浓度。例如，与其他覆盖体积部分相比，含有n+区域525、N-LD 527和HV n-阱500A的覆盖体积的部分524具有最高的掺杂浓度。与部分524相比，含有N-LD 527和除n+区域525以外的HV n+-阱500A的部分526具有更低的掺杂浓度。
关于N-LDS区域518，在某些实施方式中，N-LDS区域518和n+区域517重叠的部分比分离的独立体积具有更高的掺杂浓度。在上述实施方式中，含有N-LDS区域518(即，N-LDS部分520)的体积比n+区域516和/或p+区域514具有更低的掺杂浓度，但其掺杂浓度高于p-主体522的掺杂浓度。
参照图5B，p+区域514、n+区域516/525、N-LDS区域520、p-主体522和N-LD 527在LDMOS晶体管416的表面532上均具有表面积。HV n-阱500A具有表面面积534。例如，在漏极区域508中，N-LD区域的部分526具有位于HV n-阱500A的表面面积之内的表面面积536。n+区域的部分524具有位于N-LD区域的部分526的表面面积536之内的表面面积538。在源极区域506中，p-主体522具有位于表面面积534之内的表面面积540。p+区域的部分514以及n+区域的部分516分别具有表面面积544和542，该表面面积544和542分别位于p-主体522的表面面积540之内。
在N-LDS区域518向p-主体522扩散的实施方式中，N-LDS区域518的部分520还可以具有位于表面面积534之内的表面面积548。覆盖n+区域的部分516的N-LDS区域518的一部分具有位于LDMOS晶体管416上的表面面积546。
图6所示为制造半导体器件的典型工艺600，该半导体器件包括LDMOS晶体管、具有浮置操作能力的PMOS晶体管(例如，晶体管的源极不接地)，以及具有浮置操作能力的NMOS晶体管，该工艺与亚微米CMOS工艺兼容。
通过形成衬底(步骤602)开始工艺600。该衬底可以是p-型衬底或者n-型衬底。参照图7A的实施例，形成包括p-型衬底502的半导体层。然后，向该p-型衬底502中注入用于LDMOS晶体管、具有浮置操作能力的PMOS晶体管以及具有浮置操作能力的NMOS晶体管的HV n-阱500A和500B(步骤604)，如图7B所示。在某些实施方式中，HV n-阱500A和500B可以集成为单独的阱。可选地，HV n-阱500A和500B可以注入为分离的阱。根据设计需要还可以同时或者按顺序注入HV n-阱500A和500B。
如图7C所示，向p-型衬底502中注入诸如用于PMOS晶体管的CMOS n-阱106和诸如用于NMOS晶体管的CMOS p-阱122(步骤606)。尽管所示为在HV n-阱500A和500B之后形成CMOS n-阱106和CMOS p-阱122，但是可以调换该顺序从而在注入HV n-阱500A和500B之前形成CMOS n-阱106和CMOS p-阱122。在某些实施方式中，可以通过采用单独掩模同时注入HV n-阱500A、500B以及CMOS n-阱106。在另一实施方式中，可以顺序(以任意顺序)注入HV n-阱500A、500B以及CMOS n-阱106。
参照图7D，注入用于具有浮置操作能力的NMOS晶体管的p-主体(步骤608)。例如，可以向HV n-阱500B中注入用于具有浮置操作能力的NMOS晶体管的p-主体。
在注入用于浮置NMOS晶体管的p-主体700以后，形成用于各LDMOS晶体管、具有浮置操作能力的PMOS晶体管、具有浮置操作能力的NMOS晶体管以及CMOS晶体管的栅极氧化物(步骤610)。在一些实施方式中，可以同时或者顺序形成各栅极氧化物。例如，在形成CMOS晶体管栅极氧化物的同时形成LDMOS晶体管的栅极氧化物，使得该LDMOS晶体管可以形成与CMOS晶体管相同的阈值电压和栅极氧化层厚度。可选地，可以以与CMOS晶体管栅极氧化物不同的时间和不同的厚度形成LDMOS晶体管的栅极氧化物，从而灵活地允许LDMOS晶体管具有大于或者小于CMOS晶体管的专用的栅极氧化物厚度。在所述实施方式中，当形成的LDMOS晶体管的栅极氧化物厚度比CMOS晶体管的栅极氧化物更厚时，在不容易提供较低电压源的应用中，LDMOS晶体管允许更高的栅驱动。该灵活性根据功率传输应用的具体需要，诸如在特定操作频率处的效率目标，能够生产出优化的LDMOS晶体管。
在HV n-阱500A上方的p-型衬底502的表面702上形成栅极氧化物512。类似地，在HV n-阱500B上方的p-型衬底502的表面上形成PMOS晶体管的栅极氧化物706A(具有浮置操作能力)以及NMOS晶体管的栅极氧化物706B(具有浮置操作能力)。此外，分别在CMOS n-阱106上方的p-型衬底502的表面上以及在CMOS p-阱122上方的p-型衬底502的表面上形成栅极氧化物118和栅极氧化物134。
接下来，在栅极氧化物上方沉积多晶硅层(步骤612)。该多晶硅层可以用作用于互连目的的晶体管电极。如图7E所示，分别在栅极氧化物512、栅极氧化物706A以及栅极氧化物706B上沉积多晶硅层510、708A和708B。此外，分别在CMOS n-阱106上方形成的栅极氧化物118以及在CMOS p-阱122上方形成的栅极氧化物134上沉积多晶硅层120和多晶硅层136。
注入用于LDMOS晶体管的源极区域的自对准p-主体522(步骤614)。如图7F所示，将p-主体522注入到HV n-阱500A中。
在一些实施方式中，以两个分离的步骤向HV n-阱500A中注入p-主体522，从而更好地控制p-主体的垂直深度以及横向侧扩散量。参照图8A，HV n-阱500A的第一p-主体注入802用于限制p-主体522的垂直深度。第一p-主体注入802的垂直深度还可以控制LDMOS晶体管源极区域(例如506)下面的垂直掺杂轮廓，并因此可以确定LDMOS晶体管的穿透击穿电压BVs_sub。第一主体p-注入802可以是高能量注入。在一些实施方式中，采用大角度倾斜(LAT)注入工艺注入第一p-主体注入802。例如，注入倾斜角度可以约为或者超过7度。
如图8B所示，在形成第一p-主体注入802后，在第一p-主体注入802上部注入第二p-主体注入804。该第二p-主体注入804可用于控制LDMOS晶体管的沟道长度。第二p-主体注入804还可以设定p-主体522的表面浓度以控制LDMOS晶体管的阈值电压(Vt)。在图8C中示出了用于限制生成的p-主体横向侧扩散806的量(例如进一步沟道长度控制)的随后的p-主体推进和退火工艺。在一些实施方式中，随后的退火工艺为快速热退火(RTA)工艺。这里所公开的制造的两步自对准p-主体的潜在优势在于该工艺不需要在高温下的长时间p-主体推进。因此，该工艺不会明显影响CMOS热预算。
参照图7G，注入浅漏极(N-LD)527并使其扩散到LDMOS晶体管的漏极中(步骤618)。在一些实施方式中，可以在形成LDMOS栅极之前或者之后注入该浅漏极527——即，该浅漏极527可以相对于LDMOS晶体管的栅极507非自对准或者自对准。采用LAT注入或者如上所述的正常角度倾斜注入的方式注入浅漏极527。
在一些实施方式中，如图9A所示，N-LD527(以及n+区域525)与通过遮蔽的栅极尺寸控制的p-主体522具有间距907。设计该间距907的尺寸使得N-LD527与LDMOS栅极相隔预定距离d1。通过掩模尺寸可控制该预定距离d1。在其他实施方式中，如图9B所示，采用推进工艺，N-LD 527(以及n+区域525)延伸超出LDMOS栅极的右边缘预定距离d2。
在一些实施方式中，N-LD 527与HV n-阱500A共用同一掩模以减少制造LDMOS晶体管所需的掩模数量。如果N-LD 527的掺杂浓度低于p-主体522使得进入LDMOS晶体管源极的额外N-LD注入不会影响沟道特性，则该方法是可行的。
在步骤620，对于N-LDS区域520执行注入，然后在步骤624对n+区域执行注入。如图7H所示，一旦形成N-LDS区域520，通过位于漏极的n+区域525和位于源极的n+区域517注入LDMOS晶体管。分别在具有浮置操作能力的NMOS晶体管的漏极和源极注入n+区域710和712。同时分别在CMOS P-阱122的源极和漏极注入n+区域128和130。
尽管如图所示在对n+区域注入以前进行N-LDS区域520注入，但是根据N-LDS相对于栅极的所需对准，可以调换其顺序从而在对n+区域注入以后注入N-LDS区域520。在任一实施方式中，N-LDS区域520可以比n+区域517更浅(即，n+区域517比N-LDS区域520向p-型衬底502延伸的更深)。
在形成n+区域和N-LDS区域520以后，注入LDMOS晶体管、具有浮置操作能力的PMOS、具有浮置操作能力的NMOS和CMOS晶体管的p+区域(步骤626)。如图7I所示，分别在具有浮置操作能力的PMOS晶体管的漏极和源极注入p+区域714A和714B。在LDMOS晶体管的源极也注入p+区域515。分别在PMOS晶体管的源极和漏极注入分离的p+区域112和114。可以独立或者同时形成各p+区域。
图7J-7L更详细地示出了步骤616的工艺。参照图7J，在注入浅漏极(N-LD)527并扩散到LDMOS晶体管的漏极以后(例如，步骤614)，将N-LDS区域520注入到LDMOS晶体管的源极(步骤620)。注入N-LDS区域520以延伸到先前形成在HV n-阱上的栅极氧化物512的下方。N-LDS区域520可以与n+区域517的外边缘(例如，远离漏极的边缘)对齐，并且与p+区域515相邻。可选地，可以注入N-LDS区域520使其远离P+区域515预定距离。
然后，如图7K所示，靠近栅极氧化物512和多晶硅510形成一对氧化物隔离物530(步骤622)。在形成氧化物隔离物以后，对n+区域执行注入(步骤624)。开业在漏极的n+区域和源极的另一n+区域注入LDMOS晶体管。如图7L所示，分别在N-LDS区域520和N-LDS区域527的上方形成n+区域517和525。还可以在具有浮置操作能力的NMOS晶体管的漏极和源极以及在CMOSP-阱122的漏极和源极处注入n+区域。根据设计应用，可以在形成氧化物隔离物之前执行n+区域注入。
以类似于n+区域注入的方式通过两步注入形成P+区域。即，在形成氧化物隔离物之前注入N-LDS区域，并且在形成氧化物隔离物以后注入P+区域。
由于栅极可能具有一些有限的源极/漏极重叠，在所述实施方式中，可以首先形成栅极(或者栅极氧化物)然后在限定源极和漏极区域时采用栅极作为扩散和注入掩模从而避免源极和/或漏极进入栅极氧化物的下部。一旦形成栅极，则在n+区域以及p-主体注入期间可以采用该栅极作为掩模从而使得二者相对于栅极进行自对准。如图所示，相对于对应的栅极氧化物注入LDMOS晶体管的n+区域517和525并进行自对准。
在一些实施方式中，只有LDMOS晶体管的一侧(例如，源极)包括N-LDS区域。例如，由于LDMOS晶体管的漏极不包括N-LDS区域，因此可以采用一步工艺形成n+区域525。
在一些实施方式中，可以通过所列出的顺序、并行(例如通过相同或者不同的工艺，基本或者无顺序地)或者以相反的顺序执行步骤602-626以获得相同的结果。例如，在形成p-型衬底502以后，在注入HV n-阱500A和500B之前注入CMOS n-阱106和CMOS p-阱122。作为另一实施例，可以在注入n+区域之前形成p+区域，并且在注入N-LD区域之前形成该N-LDS区域。作为再一实施例，在形成栅极氧化物或者注入自对准的p-主体之前注入N-LD区域527。
在另一实施方式中，根据具体的设计应用，可以绕过步骤602-626中的一个或者多个步骤或者其组合。在又一实施方式中，可以通过两个或者多个工艺而非一个单独工艺执行任意步骤602-626。
但是，上述的顺序不限于所示的情况。例如，在形成N-LDS区域520之前注入n+区域517，使得N-LDS区域520与栅极氧化物512自对准并且在随后形成N-LDS区域520以后覆盖该n+区域517。
在一些实施方式中，可以通过所列出的顺序、并行(例如通过相同或者不同的工艺，基本或者无顺序地)或者以相反的顺序执行步骤602-626以获得相同的结果。例如，可以在形成氧化物隔离物之前注入n+/p+区域。作为另一实施例，可以在注入N-LD区域之前形成该N-LDS区域。作为再一实施例，可以在步骤618、622、624和626之前或者之后形成N-LDS区域。
在其他实施方式中，根据具体的设计应用，可以绕过步骤602-626中的一个或者多个步骤或者其组合。在又一实施方式中，可以通过两个或者多个工艺而非一个单独的工艺执行任意步骤602-626，可以同时或者按一定顺序执行任意步骤602-626。
由于通过工艺600的更大特征尺寸(CD)控制可以减轻和补偿由于p-主体522和n+区域518的对准偏差导致的任意沟道长度变化，因此工艺600具有优于传统技术的潜在优点。
此外，通常在CMOS n-阱上形成PMOS晶体管。在CMOS晶体管的阈值电压漂移在许可范围内的情况下，可以在HV n-阱中直接实现PMOS晶体管，诸如在图7H实施例中的具有浮置操作能力的PMOS晶体管。在HV n-阱中直接实现PMOS晶体管的优势在于允许工艺600跳过CMOS n-阱注入和遮蔽步骤(同时保持其热循环)，从而潜在地降低了整体工艺制造成本。
尽管已经描述了单独栅极的情况，但是LDMOS晶体管可以包括不止一个栅极。图7M示出了具有双栅极氧化物的LDMOS。参照图7M，LDMOS晶体管750包括漏极区域734、源极区域736和双栅极720。双栅极720包括第一栅极区域722和第二栅极区域724。在一个实施方式中，第一栅极区域722为控制栅极而第二栅区域724为非控制栅极。控制栅极为接收可激活相应晶体管，即，导通或者截止相应晶体管的栅极。可以浮置或者通过与第一栅极区域722相同的信号控制第二栅极区域724。第一栅极区域722包括导电层726和氧化物层728，并且第二栅极区域724包括导电层730和氧化物层732。各导电层726、730可以为多晶硅层。如图7M所示，氧化物层732比氧化物层728更厚。相对于具有较厚氧化物层的控制栅极的晶体管来说，由氧化物层728提供的较薄的氧化物层允许通过较低的栅极电压控制LDMOS晶体管750。如图所示，第一栅极区域722相对于第二栅极区域724具有较薄的栅氧化物层，并且该第一栅极区域722与第二栅极区域724相邻。
再次参照图7M，漏极区域734包括n-掺杂n+区域740和n-掺杂浅漏极(N-LD)区域738。在一些实施方式中，N-LD区域738相对于第二栅极726自对准。在这些实施方式中，N-LD区域738没有完全在第二栅极726下面延伸。根据需要，N-LD区域738也可以不自对准。
正如可以直接在HV n-阱中实现PMOS晶体管一样，可以类似地在p-主体注入中实现NMOS晶体管，诸如图7H的实施例中具有浮置操作能力的NMOS晶体管。因此，亚微米CMOS工艺可以跳过传统的CMOS p-阱注入和遮蔽步骤(同时维持其热循环)以降低整个工艺制造成本。
图10示出了与亚微米CMOS工艺兼容的制造LDMOS晶体管的另一工艺1000的示意图。
工艺1000开始于形成衬底(步骤1002)。该衬底可以是p-型衬底或者n-型衬底。参照图11A的实施例，形成由p-型衬底1102组成的半导体层。将用LCDMOS晶体管的HV n-阱注入该衬底(步骤1004)。该注入的阱可以是诸如HV n-阱1104(图11B)的HV(高压)n-阱。将用于传统PMOS晶体管的CMOSn-阱106和用于传NMPOS晶体管的CMOS p-阱122注入所述衬底(步骤1006)(图11C)。形成用于LDMOS晶体管的LDMOS栅极氧化物和多晶硅(步骤1008)。该LDMOS栅极氧化物和多晶硅不同于传统CMOS晶体管的栅极氧化物和多晶硅(步骤1008)，即，该LDMOS晶体管的栅极与同时制造的传统CMOS晶体管的栅极相互独立形成并且其形成先于传统CMOS晶体管栅极的形成。参照图11D的实施例，在HV n-阱1104上面的衬底表面1108上形成LDMOS栅极氧化物1106，并且在该LDMOS栅极氧化物上方沉积多晶硅层1110。
注入对于LDMOS晶体管的漏极区域自对准的p-主体1112(相对于LDMOS晶体管的栅极)(步骤1010)。如图11E所示，将p-主体1112注入HV n-阱1104中。如上所述，可以在两个步骤中将自对准的p-主体1112注入HV n-阱中以能够更好地控制该p-主体的垂直深度和横向侧扩散量。例如在形成传统CMOS晶体管的栅极氧化物之前可以进行p-主体推进和退火工艺，从而不需要分配给子微米CMOS工艺(例如工艺步骤206)的热循环的重新设计。
形成传统CMOS晶体管的栅极(步骤1102)。参照图11F，在CMOS n-阱106上的衬底表面上形成传统PMOS晶体管的栅极氧化物118，并且在CMOS p-阱122上的衬底表面上形成传统NMOS晶体管的栅极氧化物134。在传统PMOS栅极氧化物118上方沉积多晶硅层120，并且在传统NMOS栅极氧化物134上方沉积多晶硅层136。在LDMOS晶体管的漏极中注入和扩散浅漏极(步骤1104)。该浅漏极可以不自对准或者自对准。在图11G的实施例中，该浅漏极为n-掺杂浅漏极N-LD 1114。该N-LD注入可以与HV n-阱共用同一掩模以减少掩模数量。注入LDMOS晶体管的n+区域和p+区域(步骤1016)。在一种实施方式中，在该步骤期间，也注入与CMOS晶体管相关的n+区域和p+区域。如图11H所示，在LDMOS晶体管的源极处注入p+区域1116和n+区域1118。还在LDMOS晶体管的漏极处注入n+区域1120。进而，分别在传统PMOS晶体管的源和漏极处注入p+区域112、114，并且分别在传统NMOS晶体管的源极和漏极处注入n+区域128、130。与工艺600相同，可以通过上述的三步骤工艺以及亚微米CMOS工艺形成p+区域和n+区域。
LDMOS晶体管性能
通过使用三倍扩散(N+/N-LD/HV n-阱)漏极结构可以改善导通电阻Rdson、漏极-衬底击穿电压BVd_sub以及源极-衬底穿透击穿电压BVs_sub之间的三向性能均衡，其中该三倍扩散漏极结构可以通过与典型的亚微米CMOS工艺兼容的工艺制造。
可以在普通HV n-阱上制造LDMOS晶体管。普通HV n-阱的主要设计需求是提供优化的垂直掺杂轮廓以根据需要在所有制造的LDMOS晶体管中获得最高的漏极-衬底击穿电压BVd_sub和源-衬底穿透击穿电压BVs_sub。对于例如大于30V的高电压LDMOS晶体管，相对于CMOS晶体管的常规(传统)n-阱，通常将HV n-阱掺杂得更深和更轻。由于在工艺600、1000的开始处注入HV n-阱，其形成对分配给亚微米CMOS工艺的固定热预算(在亚微米CMOS期间的批生产中已经优化)没有影响。如果用于CMOS n-阱的共同推进不充分，则可以提供用于HV n-阱的额外推进。通常，具有逆垂直掺杂轮廓的深HV n-阱提供最佳的漏极-衬底击穿电压BVd_sub以及源-衬底穿透击穿电压BVs_sub性能。
浅自对准扩散漏极注入和扩散(N-LD 512)与通过遮蔽的栅极尺寸控制的p-主体注入间隔开。该N-LD的主要设计需求是获得优化的横向掺杂轮廓以在导通电阻Rdson和漏极-衬底击穿电压BVd_sub之间获得最佳的性能均衡。由于N-LD为浅扩散，其对LDMOS晶体管的垂直掺杂轮廓几乎没有影响，并且因此对晶体管的漏极-衬底击穿电压BVd_sub以及源-衬底穿透击穿电压BVs_sub特性几乎没有影响。N-LD注入与p-主体的间隔可以通过降低HV n-阱/p-主体结边界处的掺杂级别而更好地控制漏极-衬底击穿电压BVd_sub。而且，该间隔可以导致LDMOS晶体管的改善的热载流子注入(HCI)能力。通常，LDMOS晶体管漏极区域中的分级横向掺杂轮廓比均匀横向掺杂轮廓能够更好地提供导通电阻Rdson和漏极-衬底击穿电压BVd_sub之间的性能均衡。通过使用大角度倾斜(LAT)N-LD注入可以获得分级横向掺杂轮廓。而且，由于N-LD注入不需要深推进，该N-LD可以与栅极自对准，即，在形成CMOS晶体管栅极和LDMOS栅极之后进行N-LD注入。因此，该N-LD注入对与CMOS工艺步骤(例如，工艺步骤206)相关的固定热预算基本上没有影响。
上面的说明书描述了可以在与典型的亚微米CMOS工艺兼容的工艺中制造的具有变化的漏极-衬底击穿电压BVd_sub等级的LDMOS晶体管。
下面的说明书描述可以通过与亚微米CMOS工艺兼容的注入工艺600、1000的工艺制造的LDMOS晶体管的另一实施例。
用CMOS n-阱代替HV n-阱
在亚微米CMOS工艺中制造的例如3.3V到5V的传统低电压NMOS晶体管的吸引人的特征在于该亚微米CMOS工艺通常包括注入具有大约30V击穿电压CNMOS n-阱。对于设计用于中等电压范围(例如5V到25V)应用的LDMOS晶体管，可以在常规的CMOS n-阱上制造这些LDMOS晶体管，从而去除了单独的HV n-阱注入和遮蔽步骤，即，分别为工艺600、1000中的步骤604和1004。而工艺600、1000的剩余步骤保持不变。
图12示出了在p-型衬底1202上制造的具有用于LDMOS晶体管的CMOS n-阱注入1204的示例性LDMOS晶体管1200。该LDMOS晶体管1200包括漏极区域1206、源极区域1208和栅极1210。漏极区域1206包括n-掺杂的n+区域1212和n-掺杂的浅漏极(N-LD)1214。源极区域1208包括n-掺杂的n+区域1216、p-掺杂的p+区域1218以及p-掺杂的p-主体1220。
用CMOS n-阱代替N-LD
对于设计用于该电压范围应用的LDMOS晶体管，HV n-阱通常比常规CMOSn-阱更深。因此，可以用CMOS n-阱代替N-LD，从而去除了N-LD注入和遮蔽步骤，即，分别为工艺600、1000中的步骤618和1014。因此，在上述的工艺600和1000中，在形成LDMOS晶体管的栅极之前就可以注入CMOS n-阱，该CMOS n-阱可以用作浅漏极并且相对于栅极不自对准。工艺600、1000的剩余步骤保持不变。
图13示出了在p-型衬底1302上制造的具有作为浅漏极的CMOS n-阱1304的示例性LDMOS晶体管1300。该LDMOS晶体管1300具有用于晶体管的HV n-阱注入1306。LDMOS晶体管1300包括漏极区域1308、源极区域1310和栅极1312。漏极区域1308包括n-掺杂的n+区域1314和n-掺杂的浅漏极(CMOS n-阱)1304。源极区域1310包括n-掺杂的n+区域1316、p-掺杂的p+区域1318以及p-掺杂的p-主体1220。
用DDD代替N-LD
在亚微米CMOS工艺包括制造DDD(双掺杂漏极)HV-CMOS晶体管模块的应用中，与LDMOS晶体管的浅漏极进行相同的DDD注入以调节漏极的阻值，从而去除了上述的N-LD注入和遮蔽步骤618、1014。工艺600、1000的剩余步骤保持不变。DDD注入可以相对于LDMOS栅极自对准或者不对准。此外，DDD注入可以与p-主体具有偏移从而该DDD注入从LDMOS栅极延伸预定的距离d。
图14示出了在p-型衬底1402上制造的具有作为浅漏极的DDD注入1404的示例性LDMOS晶体管1400。该LDMOS晶体管1400具有用于晶体管的CMOS n-阱注入1406。LDMOS晶体管1300包括漏极区域1408、源极区域1410和栅极1412。漏极区域1408包括n-掺杂的n+区域1414和n-掺杂的浅漏极(CMOS n-阱)1404。源极区域1410包括n-掺杂的n+区域1416、p-掺杂的p+区域1418以及p-掺杂的p-主体1420。
用LDD代替N-LD
在传统的亚微米CMOS工艺中，可以引入LDD(轻掺杂漏极)注入和隔离物形成步骤以改善NMOS晶体管抵抗热电子降级的不平坦性。在一种实施方式中，可以将LDD注入用作LDMOS晶体管的浅漏极，从而分别去除了工艺600、1000中的N-LD注入和遮蔽步骤618、1014。
图15示出了在p-型衬底1402上制造的具有分别扩散到LDMOS晶体管的源极区域1508和漏极区域1510的LDD 1504、1506的示例性LDMOS晶体管1500。该LDMOS晶体管1500具有用于LDMOS晶体管的HV n-阱注入1512。该LDMOS晶体管还包括栅极1514。漏极区域1510还包括n-掺杂的n+区域1516。源极区域1508还包括n-掺杂的n+区域1518、p-掺杂的p+区域1520以及p-掺杂的p-主体1522。
由N+倾斜掩模限定N-LD注入
在一种实施方式中，通过使用倾斜掩模实现分级浅漏极表面注入以沿着漏极区域LDMOS晶体管的表面产生彼此间隔开的多个标准n+注入。该漏极区域中的多个n+注入导致通过掺杂剂-侧扩散的整体较低掺杂。该实施方式尤其适用于具有高击穿电压规范的LDMOS晶体管。工艺600、1000的剩余步骤保持不变。
图16示出了在p-型衬底1602上制造的具有分级浅漏极表面注入1604的示例性LDMOS晶体管1600。该LDMOS晶体管1600具有用于LDMOS晶体管的HVn-阱注入1606。该LDMOS晶体管还包括栅极1608。漏极区域1610还包括n-掺杂的n+区域1612。源极区域1614还包括n-掺杂的n+区域1616、p-掺杂的p+区域1618以及p-掺杂的p-主体1620。
P-型LDMOS晶体管
可以制造p-型高电压LDMOS晶体管。图17示出了在p-型衬底1702上制造的示例性p-型LDMOS晶体管。该LDMOS晶体管1700具有用于LDMOS晶体管的HV n-阱注入1704。该LDMOS晶体管还包括栅极1706。漏极区域1708还包括p-掺杂的p+区域1710和p-掺杂的浮置p-主体1712。该浮置p-主体1712可以自对准或者不对准。源极区域1714包括p-掺杂的p+区域1716和n-掺杂的n+区域1718。在一种实施方式中，栅极氧化物具有均匀的厚度(氧化物区域1730和1732具有均匀的厚度)。在另一实施方式中，氧化物区域1730为薄栅极氧化物而氧化物区域1732为较厚氧化物区。尽管所示的栅极1706具有双栅极氧化物，但是根据需要栅极1706可以形成为单层的均匀栅极。
与图5A所示的LDMOS晶体管相同，使用非自对准p-主体注入1712制造该p-型LDMOS晶体管1700。而且通常，图12-17所示的LDMOS晶体管的共同特征在于在传统CMOS晶体管的栅极形成之前形成p-体注入。这确保了可以按照与具有固定参数的亚微米CMOS工艺兼容的工艺制造LDMOS晶体管，其中所述固定参数已经对于亚微米CMOS工艺的批生产进行了优化。
互补p-型LDMOS晶体管的应用简化了电平移位电路的设计。如同上述的各种LDMOS晶体管的p-型LDMOS晶体管可以与厚的栅极氧化物或者薄的栅极氧化物一起实施。再次参照图17，该p-型LDMOS晶体管1700与厚的栅极氧化物1720一起实施。例如，当诸如LDMOS晶体管416(图5A)的LDMOS晶体管与高电压栅极(即，具有厚栅极氧化物的栅极)一起实施时，可以在转换调节器电路中实现标准的高端p-型晶体管(例如PMOS晶体管)，从而消除了对高端栅极驱动的考虑。该方案产生了具有低端LDMOS晶体管和高端LDMOS晶体管的混合转换调节器，其使与高端PMOS上拉晶体管相关的动态电容损失最小化，如图4中的转换调节器400所示。低端LDMOS晶体管可以具有优化的导通电阻Rdson(薄或者厚的栅极氧化物)。可以设计高端PMOS晶体管使通常与高端PMOS上拉晶体管相关的动态电容损失最小化。在高端转换的传导负载相对较低的典型DC-DC转换应用中，该高端晶体管的导通电阻Rdson为次要的考虑因素。
图18示出了具有包括高端LDMOS晶体管1804和低端LDMOS晶体管1806的转换电路1802的非混合转换调节器1800。可以通过工艺600或者1000制造LDMOS晶体管1804和1806。转换调节器1800以与转换调节器400(图4)相类似的方式操作。然而，转换调节器1800包括用于驱动高端LDMOS晶体管1804的LDMOS驱动器1808。通常，LDMOS驱动器1808不能使用传统的CMOS晶体管制造。然而，使用工艺600、1000，可以使用具有浮置操作能力的PMOS晶体管和具有浮置操作能力的NMOS晶体管制造该LDMOS驱动器1808。可以使用传统CMOS晶体管或者使用具有浮置操作能力的PMOS晶体管和具有浮置操作能力的NMOS晶体管制造LDMOS驱动器428。通常使用传统CMOS晶体管制造控制器424。
其它器件结构
NPN晶体管
通常，只有PNP晶体管可以通过典型的亚微米CMOS工艺制造。然而，可以修改工艺600以允许制造NPN晶体管。图19示出了可以通过与亚微米CMOS工艺兼容的工艺制造的示例性NPN晶体管1900的截面图。
图20示出了用于制造诸如PNP晶体管2000的PNP晶体管的工艺2000。工艺2000开始于形成诸如p-型衬底(图19)的衬底1902(步骤2002)。将用于NPN晶体管的阱注入该衬底(步骤2004)。如图19所示的实施例，该注入的阱可以是HV(高压)n-阱1904。将非对准的p-主体注入晶体管的表面(步骤2006)，如图19所示的p-主体1906。形成栅极氧化物和栅极多晶硅。注入诸如n+区域1908和1910以及p+区域1912(图19)的PNP晶体管的n+区域和p+区域(步骤2008)。或者，p-主体1906能够自对准并且在形成栅极氧化物和栅极多晶硅之后进行注入。
互补NPN和PNP晶体管的应用增强了高性能模拟电路的设计。
具有浮置操作能力的CMOS晶体管
如上所述，可以通过工艺600、1000实施具有浮置操作能力(即，NMOS晶体管的源极不接地)的NMOS晶体管。如图21A和21B所示，该NMOS晶体管连同在HV n-阱中制造的PMOS晶体管可以实施具有CMOS晶体管逻辑的高端驱动(HSD)电路(例如，LDMOS驱动器1808)。
上面描述了本发明的多个实施方式。然而，应该理解，在不脱离本发明精神和范围的情况下可以对本发明做出各种修改。例如，尽管上述的一些LDMOS晶体管结构在该器件的漏极区域上不具有LOCOS场氧化物(FOX)2202，如图22所示，上述工艺还可以应用于在器件的漏极区域上具有LOCOS的LDMOS晶体管，诸如LDMOS晶体管2200。上述的器件可以在普通的半桥或者全桥电路中实施，并且也可以在其它功率电子系统中实施。
上述LDMOS晶体管的共同特征在于在形成传统CMOS晶体管的栅极氧化物之前形成p-主体注入，以确保可以按照与亚微米CMOS工艺兼容的工艺制造该LDMOS晶体管。如上所述，在一种实施方式中，可以在RTA之前使用第一高能注入和第二注入的两个步骤进行p-主体注入。该第一高能注入可以使用LAT注入进行注入。图23示出了用于注入p-主体而基本上不破坏CMOS工艺热循环的工艺2300。可以在形成CMOS晶体管的栅极之后进行该第二注入(步骤2306)，或者进行高能注入(步骤2302)和第二注入。在该第二注入之后进行RTA工艺(步骤2308)。使用较短的时间周期和温度实施该RTA工艺，从而分别对制造亚微米CMOS晶体管的热循环基本不受影响。如上所述，可以在n-型底上制造LDMOS晶体管。在该实施方式中，可以在n-型衬底上沉积SOI(绝缘体上硅)绝缘层。然后可以注入用于LDMOS晶体管和CMOS晶体管的p-阱。然后可以进行工艺600、1000中形成衬底之后的工艺步骤。
因此，其它实施方式落入下面权利要求的范围之内。

Claims (46)

1.一种在衬底上制造具有源极区域、漏极区域和栅极区域的晶体管的方法，包括：
在所述衬底的表面注入高电压n掺杂的n阱；
在所述晶体管的源极区域和漏极区域之间形成栅极氧化物；
使用导电材料覆盖所述栅极氧化物；
在所述高电压n掺杂的n阱中，在所述晶体管的所述源极区域注入p掺杂的p主体；
仅在所述晶体管的所述源极区域注入n掺杂的轻度掺杂源极并使该n掺杂的轻度掺杂源极在部分所述栅极区域之下横向延伸；
在所述晶体管的所述源极区域注入第一n掺杂的n+区域，该第一n掺杂的n+区域与部分所述n掺杂的轻度掺杂源极重叠；
在所述晶体管的所述漏极区域注入第二n掺杂的n+区域；以及
在所述晶体管的所述源极区域注入p掺杂的p+区域，所述p掺杂的p+区域在所述第一n掺杂的n+区域远离所述栅极区域的一侧。
2.根据权利要求1所述的方法，其特征在于，所述n掺杂的轻度掺杂源极在所述栅极氧化物之下延伸。
3.根据权利要求2所述的方法，其特征在于，所述n掺杂的轻度掺杂源极相比于所述第一n掺杂的n+区域在所述栅极氧化物之下更进一步地横向地延伸。
4.根据权利要求1所述的方法，其特征在于，还包括在注入所述n掺杂的轻度掺杂源极之后并且在注入所述第一n掺杂的n+区域和所述第二n掺杂的n+区域之前，在所述栅极氧化物的各侧上形成氧化物隔离物。
5.根据权利要求4所述的方法，其特征在于，所述氧化物隔离物在形成所述第一n掺杂的n+区域和所述第二n掺杂的n+区域之前形成。
6.根据权利要求4所述的方法，其特征在于，所述n掺杂的轻度掺杂源极在所述栅极氧化物形成之后形成。
7.根据权利要求1所述的方法，其特征在于，所述第一n掺杂的n+区域和所述第二n掺杂的n+区域使用相同的掩模注入。
8.根据权利要求1所述的方法，其特征在于，在所述源极区域中，所述n掺杂的轻度掺杂源极的表面面积、所述第一n掺杂的n+区域的表面面积和所述p掺杂的p+区域的表面面积位于所述p掺杂的p主体的表面面积之内。
9.根据权利要求1所述的方法，其特征在于，所述p掺杂的p主体在形成所述栅极氧化物之后注入。
10.根据权利要求1所述的方法，其特征在于，所述注入p掺杂的p主体包括：
第一注入以限制所述p掺杂的p主体的垂直深度；和
与所述第一注入分开的第二注入以控制所述晶体管的横向沟道长度。
11.根据权利要求10所述的方法，其特征在于，所述第一注入为高能注入。
12.根据权利要求10所述的方法，其特征在于，所述第一注入为大角度倾斜注入。
13.根据权利要求10所述的方法，其特征在于，所述第一注入相比于所述第二注入更深。
14.根据权利要求10所述的方法，其特征在于，限制所述p掺杂的p主体的垂直深度的所述第一注入以及控制所述晶体管的横向沟道长度的所述第二注入均发生在所述栅极氧化物的形成之后。
15.根据权利要求1所述的方法，其特征在于，所述p掺杂的p主体自对准于所述晶体管的所述栅极区域。
16.根据权利要求1所述的方法，其特征在于，所述衬底为n型衬底。
17.根据权利要求1所述的方法，其特征在于，形成所述栅极氧化物包括形成具有第一栅极区域和第二栅极区域的双栅极。
18.根据权利要求17所述的方法，其特征在于，所述第一栅极区域为接收信号以激活所述晶体管的控制栅极，并且所述第二栅极区域为浮置栅极。
19.根据权利要求17所述的方法，其特征在于，所述第一栅极区域包括第一导电层和第一氧化物层，并且所述第二栅极区域包括第二导电层和第二氧化物层。
20.根据权利要求19所述的方法，其特征在于，所述第二氧化物层在厚度上大于所述第一氧化物层。
21.根据权利要求1所述的方法，其特征在于，在所述晶体管的所述源极区域中注入n掺杂的轻度掺杂源极包括将所述n掺杂的轻度掺杂源极的表面面积与所述p掺杂的p+区域的表面面积邻接。
22.根据权利要求19所述的方法，其特征在于，所述第一栅极区域与所述第二栅极区域邻接。
23.根据权利要求17所述的方法，其特征在于，所述n掺杂的轻度掺杂源极自对准于所述第一栅极区域并且未横向扩散到沿所述晶体管的表面测量的所述第二栅极区域中。
24.根据权利要求1所述的方法，其特征在于，所述n掺杂的轻度掺杂源极与所述第一n掺杂的n+区域使用单独的掩模分别注入。
25.根据权利要求1所述的方法，其特征在于，形成所述漏极区域而不具有等效为轻度掺杂源极的轻度掺杂漏极，并且所述第二n掺杂的n+区域自对准于所述晶体管的所述栅极。
26.根据权利要求1所述的方法，其特征在于，还包括在所述晶体管的所述漏极区域中注入n掺杂的浅漏极。
27.根据权利要求26所述的方法，其特征在于，在所述漏极区域中，所述第二n掺杂的n+区域的表面面积完全位于所述n掺杂的浅漏极的表面面积之内。
28.根据权利要求26所述的方法，其特征在于，所述n掺杂的浅漏极自对准于所述晶体管的所述栅极区域，并且在所述栅极氧化物的形成之后注入。
29.根据权利要求26所述的方法，根据权利要求1所述的方法，其特征在于，所述n掺杂的轻度掺杂源极与所述第一n掺杂的n+区域使用相同的掩模注入。
30.一种晶体管，包括：
p型衬底；
形成在所述p型衬底的表面面积中的高压n阱；
源极；
漏极，其包括第二n掺杂的n+区域；和
栅极，其控制所述源极和漏极之间的耗尽区域，
其中所述源极包括：
在所述高压n阱中注入的p掺杂的p主体，
在所述p主体之内的p掺杂的p+区域，
在所述p主体之内并与所述p+区域邻接的第一n掺杂的n+区域，所述第一n掺杂的n+区域在所述p掺杂的p+区域更靠近所述栅极的一侧，以及
与所述第一n掺杂的n+区域重叠且在部分所述栅极之下横向延伸的n掺杂的轻度掺杂源极区域，
其中n掺杂的轻度掺杂源极只在源极中形成而不在漏极中形成。
31.根据权利要求30所述的晶体管，其特征在于，所述漏极还包括n掺杂的浅漏极，所述第二n掺杂的n+区域位于所述n掺杂的浅漏极之内。
32.根据权利要求31所述的晶体管，其特征在于，所述第二n掺杂的n+区域相比于所述n掺杂的浅漏极延伸得更深。
33.根据权利要求31所述的晶体管，其特征在于，所述第二n掺杂的n+区域自对准于所述晶体管的所述栅极。
34.根据权利要求30所述的晶体管，其特征在于，所述第一n掺杂的n+区域由所述p主体包围。
35.根据权利要求30所述的晶体管，其特征在于，所述p主体深于所述p+区域、所述第一n掺杂的n+区域和所述n掺杂的轻度掺杂源极区域。
36.根据权利要求30所述的晶体管，其特征在于，所述栅极包括位于所述源极和漏极之间的栅极氧化物，并且其中所述n掺杂的轻度掺杂源极区域在所述栅极氧化物之下延伸。
37.根据权利要求36所述的晶体管，其特征在于，所述n掺杂的轻度掺杂源极区域相比于所述第一n掺杂的n+区域在所述栅极氧化物之下更进一步横向延伸。
38.根据权利要求36所述的晶体管，其特征在于，所述漏极还包括n掺杂的浅漏极，所述第二n掺杂的n+区域位于所述n掺杂的浅漏极之内，所述n掺杂的浅漏极在所述栅极氧化物之下延伸。
39.根据权利要求38所述的晶体管，其特征在于，所述n掺杂的浅漏极的外部边界相比于所述第二n掺杂的n+区域的外部边界在所述栅极氧化物之下更加朝向所述源极横向延伸。
40.根据权利要求30所述的晶体管，其特征在于，所述p掺杂的p主体自对准于所述晶体管的所述栅极。
41.根据权利要求31所述的晶体管，其特征在于，所述n掺杂的浅漏极自对准于所述晶体管的所述栅极。
42.根据权利要求36所述的晶体管，其特征在于，所述栅极氧化物由导电材料覆盖。
43.根据权利要求30所述的晶体管，其特征在于，所述n掺杂的轻度掺杂源极的外部边界对准于所述第一n掺杂的n+区域的外部边界。
44.根据权利要求30所述的晶体管，其特征在于，所述n掺杂的轻度掺杂源极与所述p+区域相邻并邻接。
45.一种在衬底上制造具有源极、漏极和栅极的晶体管的方法，包括：
在所述衬底的表面中注入具有第一体积和第一表面面积的第一杂质区域，该第一杂质区域具有第一传导率类型；
在所述晶体管的源极区域和漏极区域之间形成栅极氧化物；
使用导电材料覆盖所述栅极氧化物；
仅在所述晶体管的所述源极区域中注入具有第二体积和位于第一表面面积中的第二表面面积的第二杂质区域，该第二杂质区域具有相对于第一传导率类型相反的第二传导率类型；
在所述晶体管的所述源极区域中注入位于第二表面面积中并且具有第三体积和第三表面面积的第三杂质区域以及具有第四体积和第四表面面积的第四杂质区域，所述第三杂质区域具有第一传导率类型，而所述第四杂质区域具有相反的第二传导率类型；所述第三杂质区域和第四杂质区域在所述第二杂质区域内注入，并且所述第三杂质区域在所述第四杂质区域靠近所述栅极的一侧注入；
在所述晶体管的所述漏极区域注入具有第五体积和第五表面面积的第五杂质区域，该第五杂质区域具有第一传导率类型；
在所述晶体管的所述源极区域注入具有第六体积和在第二杂质区域的第二表面面积中的第六表面面积的第六杂质区域，该第六杂质区域具有第一传导率类型，以及与所述第三杂质区域重叠并且在部分所述栅极之下横向延伸。
46.一种晶体管，包括：
具有第一传导率类型的半导体主体；
在所述半导体层的表面面积中形成的具有相反的第二传导率类型的第一杂质区域；
源极；
栅极；以及
漏极，
其中所述源极包括：
具有第一体积和第一表面面积的第一传导率类型的第一杂质区域，
具有第二体积和第二表面面积的第一传导率类型的第二杂质区域，其中该第二体积嵌入在该第一体积中，并且该第二表面面积由第一表面面积包围，
具有第三体积和第三表面面积的相反的第二传导率类型的第三杂质区域，其中该第三体积与该第二体积邻接，并且该第三表面面积与第二表面面积相邻，
具有第四体积和第四表面面积的相反的第二传导率类型的第四杂质区域，其中该第四体积与部分第三体积和部分第一体积重叠，而且该第四表面面积与部分第三表面面积重叠并且至少部分地由第一表面面积包围，所述第三杂质区域和第四杂质区域在所述第二杂质区域内注入，并且所述第三杂质区域在所述第四杂质区域靠近所述栅极的一侧注入以及，以及
具有第六体积和在第二杂质区域的第二表面面积中的第六表面面积的第六杂质区域，该第六杂质区域具有第一传导率类型，以及与所述第三杂质区域重叠并且在部分所述栅极之下横向延伸；
并且其中所述漏极包括相反的第二传导率类型的第五杂质区域，该第五杂质区域具有第五体积和第五表面面积；以及
其中所述栅极控制所述源极与漏极之间的耗尽区域。
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