CN100587678C - 外部设备访问装置和系统大规模集成电路 - Google Patents

外部设备访问装置和系统大规模集成电路 Download PDF

Info

Publication number
CN100587678C
CN100587678C CN200680021374A CN200680021374A CN100587678C CN 100587678 C CN100587678 C CN 100587678C CN 200680021374 A CN200680021374 A CN 200680021374A CN 200680021374 A CN200680021374 A CN 200680021374A CN 100587678 C CN100587678 C CN 100587678C
Authority
CN
China
Prior art keywords
address
write
main equipment
data
external unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200680021374A
Other languages
English (en)
Other versions
CN101198940A (zh
Inventor
川上隆央
中岛雅逸
清原督三
森下广之
桧垣信生
工藤洋介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101198940A publication Critical patent/CN101198940A/zh
Application granted granted Critical
Publication of CN100587678C publication Critical patent/CN100587678C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Microcomputers (AREA)
  • Communication Control (AREA)

Abstract

地址控制部(114)根据从主设备(101)的向外部设备(102)的写入请求，将来自主设备(101)的写入地址(150)和写入数据(151)分别存储至写入地址存储部(110)和写入数据存储部(111)，并且将受理信号(155)输出到主设备，而且，对由写入地址指定的外部设备(102)，写入该写入数据，在由主设备(101)将读出地址存储到读出地址存储部(112)时，从由该读出地址指定的外部设备(102)读出数据，并存储到读出数据存储部(113)。

Description

外部设备访问装置和系统大规模集成电路
技术领域
本发明涉及一种在系统LSI(Large scale Integration：大规模集成电路)中，主设备访问外部设备的技术，特别是，涉及一种用于主设备容易扩展外部设备，并且在扩展时，主设备不依赖于外部设备的种类的外部设备访问装置。
背景技术
在媒体处理中，具有通过外部设备辅助主设备的有效的情况，在用于此的主设备中，需要具有扩展外部设备的扩展总线。
这里，所谓的媒体处理是指声音处理、图像处理等的一般数据处理，所谓的主设备(master)是指CPU或微型机等负责主控制的装置，所谓的外部设备是指辅助该CPU或微型机等的协同处理器或加速器、存储器等外围设备。
主设备具有扩展总线，通过对访问空间分配外部设备的资源，使得可以将该外部设备的资源作为主设备的扩展后的资源使用，可以高速地进行主设备和外部设备之间的通信。由此，提高主设备的处理性能，可以使软件、硬件两方面的功能实现更容易。
这里，所谓的访问空间是主设备可以访问的用于程序访问、数据访问和输入输出访问等的地址分配的空间。
作为实现该访问的方法，现有技术中，采取的是主设备具有扩展总线的接口，通过该接口，访问芯片上的外部设备的方法，及对芯片外的外部设备，通过其它的接口，变换扩展总线的协议，通过主设备的扩展总线的接口进行访问等的方法(例如，参照专利文献1)
专利文献1：日本特开平7-6151号公报(第15页，图3)
对于现有的方法，在系统LSI的定制中，例如伴随着媒体处理的高速化使主设备高速化的情况下，为了应对向各个动作速度不同的外部设备进行访问，需要对每个外部设备使主设备本身最优化，具有使系统LSI的定制复杂且繁杂的问题。
此外，在主设备本身中没有实施针对各个外部设备的最优化的情况下，具有由于对构成瓶颈的外部设备的访问等待时间和吞吐量等引起的损失(penalty)对主设备的性能产生非常大的影响的问题。
此外，为了在主设备本身中实施针对各个外部设备的最优化，需要对应于新的媒体处理的新的外部设备时，以及，在由于不匹配等理由改变外部设备时，产生需要主设备本身的改变，在开发资产的有效使用这一点上，具有产生非常大的损耗的问题。
发明内容
本发明的目的在于提供一种外部设备访问装置和系统LSI，即使主设备本身最优化也不使从主设备对外部设备的访问性能劣化，并使系统LSI开发资产有效利用。
用于解决上述问题的本发明的外部设备访问装置，控制从主设备向外部设备的访问，其特征在于：该外部设备访问装置包括：写入地址存储机构，用于根据来自上述主设备的对外部设备的写入请求，存储写入地址；写入数据存储机构，用于根据上述写入请求，存储写入数据；读出地址存储机构，可从上述主设备访问、用于存储读出地址；读出数据存储机构，可从上述主设备访问、用于存储从外部设备读出的数据；以及控制机构，根据来自上述主设备的写入请求或读出请求及地址指定，控制对外部设备的访问，上述控制机构，根据来自上述主设备的对外部设备的写入请求，将来自主设备的写入地址和写入数据分别存储到写入地址存储机构和写入数据存储机构，并且将受理信号输出到主设备，而且，对由该写入地址指定的外部设备，写入该写入数据，在由主设备将读出地址存储到上述读出地址存储机构时，从由该读出地址指定的外部设备读出数据，并存储到上述读出数据存储机构。
根据该构成，在伴随着媒体处理的高度化、主设备高速化的情况下，在对各个动作速度不同的外部设备的访问中，具有下列效果：在主设备的写入请求或读出请求时实现与主设备的状态无关的访问，且隐藏对外部设备的访问损失(access penalty)，减少对主设备的性能的影响。
而且，通过根据外部设备调整外部设备访问装置的资源，具有可以容易地实施对外部设备的访问的最优化的效果。
此外，在系统LSI中，通过包括用于使主设备对外部设备进行访问的外部设备访问装置，由于不必在开发系统LSI时改变主设备而仅通过外部设备访问装置的改变就可以，所以具有大幅度降低系统LSI中的主设备的开发成本的效果。
这里，也可以是，上述外部设备访问装置还包括状态信号存储机构，该状态信号存储机构存储从上述外部设备输出的状态信号，上述控制部，将存储在上述写入数据存储机构中的数据写入到外部设备，并且将从上述外部设备输出的上述状态信号存储到上述状态信号存储机构；在从由上述读出地址存储机构中存储的地址所指定的外部设备读出数据、并存储到上述读出数据存储机构的同时，将从上述外部设备输出的状态信号存储到上述状态信号存储机构；上述状态信号存储机构将存储着的状态信号输出到上述主设备。
根据该构成，进一步实现将外部设备的状态传递给主设备的功能，并具有有利于主设备性能的效果。
这里，也可以是，上述外部设备访问装置包括兼用作上述读出地址存储机构和上述读出数据存储机构的地址/数据存储机构，来代替这两个机构。。
根据该构成，进一步由于不必独立包括读出地址存储机构和上述读出数据存储机构，所以具有进一步减小外部设备访问装置，降低成本的效果。
这里，也可以是，上述外部设备访问装置还包括未安装信息存储机构，该未安装信息存储机构用于存储未安装信息，该未安装信息表示上述写入地址或上述读出地址是否是未安装的外部设备的地址；上述控制部还判断由存储在上述写入地址存储机构或读出地址存储机构中的写入地址或读出地址所指定的外部设备是否是未安装，在是未安装的情况下，将未安装信息存储到上述未安装信息存储机构，并将该未安装信息通知给上述主设备。
根据该构成，进一步实现检测读出地址或写入地址表示了未安装的外部设备的功能，并具有有利于主设备性能的效果。
这里，也可以是，上述外部设备访问装置还包括错误地址存储机构，该错误地址存储机构用于将未安装的外部设备的地址作为错误地址加以存储；上述控制部还判断由存储在上述写入地址存储机构或读出地址存储机构中的写入地址或读出地址所指定的外部设备是否是未安装，在是未安装的情况下，将该地址作为错误地址存储到上述错误地址存储机构，并将该错误地址通知给上述主设备。
根据该构成，进一步实现指定的地址可以对任意的外部设备检测未安装、并且主设备可以识别该地址的功能，具有有利于主设备性能的效果。
这里，也可以是，上述控制部还判断由存储在上述写入地址存储机构或读出地址存储机构中的写入地址或读出地址所指定的外部设备是否是未安装，在是未安装的情况下，将该地址作为错误地址存储到上述读出数据存储机构，并将该错误地址通知给上述主设备。
根据该构成，具有不必独立包括错误地址存储机构、进一步减小外部设备访问装置、减少成本的效果。
这里，也可以是，上述外部设备访问装置还包括存储动作状态保持机构，该存储动作状态保持机构存储了存储动作状态信号，该存储动作状态信号表示根据来自上述主设备的写入请求，从外部设备向读出数据存储机构的读出是否已结束；上述控制部还根据存储动作状态信号，限制从上述主设备向读出地址存储机构的写入。
根据该构成，进一步具有通过主设备识别外部装置的存储动作状态，保持主设备的访问请求顺序，从而有利于主设备性能的效果。
此外，本发明的系统LSI包括与上述同样的装置。
发明效果
根据本发明，在伴随着媒体处理的高度化、主设备高速化的情况下，在对各个动作速度不同的外部设备的访问中，具有下列效果：在主设备的写入请求或读出请求时可以实现与主设备的状态无关的访问，隐藏对外部设备的访问损失，减少对主设备的性能的影响。
而且，通过根据外部设备调整外部设备访问装置的资源，具有可以容易地实施对外部设备的访问的最优化的效果。
此外，在系统LSI中，通过包括用于使主设备对外部设备进行访问的外部设备访问装置，由于不必在开发系统LSI时改变主设备而仅通过外部设备访问装置的改变就可以，所以具有大幅度降低系统LSI中的主设备的开发成本的效果。
进一步实现将外部设备的状态传递给主设备的功能，具有有利于主设备性能的效果。
此外，进一步减小外部设备访问装置并减少成本，具有有利于主设备性能的效果。
附图说明
图1是表示第一实施方式的系统LSI的构成的框图。
图2是表示第一实施方式的外部设备访问装置的构成的框图。
图3是表示第一实施方式的另一系统LSI的构成的框图。
图4是表示第二实施方式的外部设备访问装置的构成的框图。
图5是表示第三实施方式的外部设备访问装置的构成的框图。
图6是表示第四实施方式的外部设备访问装置的构成的框图。
图7是表示第五实施方式的外部设备访问装置的构成的框图。
图8是表示第六实施方式的外部设备访问装置的构成的框图。
图9是表示第七实施方式的外部设备访问装置的构成的框图。
符号说明
101主设备
102外部设备
103外部设备访问装置
110写入地址存储部
111写入数据存储部
112读出地址存储部
113读出数据存储部
114地址控制部
150地址总线
151写入数据输入总线
152读出数据输出总线
153R/W信号总线
160写入地址
161写入许可信号
162读出地址
163读出地址许可信号
164读出数据许可信号
170写入地址输出总线
171写入数据输入输出总线
172读出地址输出总线
173读出数据输入总线
215状态信号存储部
254状态信号输出总线
274状态信号输入总线
364读出数据存储部控制
365读出地址
372读出地址总线
415未安装信息存储部
454未安装信息总线
465未安装信息
515错误地址存储部
554错误地址总线
565错误地址
664读出数据存储部控制
665错误地址
715存储动作状态保持部
765存储动作状态
具体实施方式
下面，所谓的主设备是指CPU或微型机等，负责写入或读出控制的装置，所谓的外部设备是指辅助该CPU或微型机等的协同处理器或加速器等装置，并且该装置具有主设备通过地址指定而可以访问的资源，下面说明实施例。
<第一实施方式>
参照附图针对本发明的第一实施方式的外部设备访问装置进行说明。
图1是表示本发明第一实施方式中的系统LSI的框图。该系统LSI包括主设备101、外部设备102、102a、102b、……以及外部设备访问装置103、103a、103b……。在该例子中，与外部设备相对应地具备外部设备访问装置。外部设备访问装置103构成为，使得在接到主设备101的向外部设备102的写入或读出请求后，实现与主设备101的状态无关的访问，并对主设备101隐藏对外部设备的访问损失。外部设备访问装置103a、103b……也同样。
图2是表示本发明第一实施方式的外部设备访问装置103的构成的框图。
首先，针对外部设备访问装置103的构成进行说明。
外部设备访问装置103在与主设备101之间通过地址总线150、写入数据输入总线151、读出数据输出总线152、写入读出控制信号(以下，称为R/W信号)总线153、受理信号155而连接，此外，在与外部设备102之间，通过写入地址输出总线170、写入数据输入输出总线171、读出地址输出总线172、读出数据输入总线173连接。
此外，外部设备访问装置103由写入地址存储部110、写入数据存储部111、读出地址存储部112、读出数据存储部113、地址控制部114构成。
写入地址存储部110从地址控制部114输入写入地址160和写入许可信号161，并将存储的地址输出到外部设备102。
写入数据存储部111从主设备输入经由写入数据输入总线151的写入数据，并从地址控制部114输入写入许可信号161，将存储的数据输出到外部设备102。
读出地址存储部112从地址控制部114输入读出地址162和读出地址许可信号163，并将存储的地址输出到外部设备102。
读出数据存储部113从外部设备输入经由读出数据输入总线173的读出数据、以及来自地址控制部的读出数据许可信号164，并将存储的数据输出到主设备101。
此外，读出数据存储部113具有对主设备101所具有的访问空间分配的地址。
地址控制部114从主设备输入经由地址总线150的地址、经由R/W信号总线153的R/W信号、经由写入数据输入总线151的写入数据，并将写入地址160、写入许可信号161输出到写入地址存储部110，将写入许可信号161输出到写入数据存储部111，将读出地址162和读出地址许可信号163输出到读出地址存储部112，将读出数据许可信号164输出到读出数据存储部113。
接下来，对外部设备访问装置103的动作进行说明。
外部设备访问装置103的动作是通常写入动作、预先将外部设备102的数据向读出数据存储部113读出的动作、将预先向读出数据存储部113读出的数据输出到主设备101的动作，依次为通常写入动作、预取(prefetch)动作、预取数据读出动作。
通常写入动作根据来自主设备101的写入请求，对外部设备访问装置103，将来自地址总线150的地址和来自R/W信号总线153的R/W信号输入到地址控制部114。
在地址控制部114中，根据R/W信号和来自地址总线150的地址不是分配给读出数据存储部113的地址这一情况，识别出是通常写入动作，并将写入地址160和写入许可信号161输出到写入地址存储部110后存储地址，将写入许可信号161输出到写入数据存储部111后存储来自写入数据输入总线151的数据。
在外部设备接受之前，保持存储的地址和数据，在接受结束后结束通常写入动作。
预取动作根据来自主设备101的写入请求，对外部设备访问装置103，将来自地址总线150的地址、来自R/W信号总线153的R/W信号和来自写入数据输入总线151的数据输入到地址控制部114。
在地址控制部114中，根据R/W信号和来自地址总线150的地址是分配给读出数据存储部113的地址这一情况，识别出是预取动作，并将来自写入数据输入总线151的数据作为读出地址，将读出地址162和读出地址许可信号163输出到读出地址存储部112后存储地址。
在外部设备102接受、并且将来自外部设备102的读出数据存储到读出数据存储部113之前，保持存储的地址，在存储结束后结束预取动作。
预取数据读出动作根据来自主设备101的读出请求，对外部设备访问装置103，将来自地址总线150的地址、来自R/W信号总线153的R/W信号输入到地址控制部114中。
在地址控制部114中，根据R/W信号和来自地址总线150的地址是分配给读出数据存储部113的地址这一情况，识别出是预取数据读出动作，将读出数据许可信号164读出并输出到读出数据存储部113，经由读出数据输出总线152输出到主设备101。
在主设备101接受读出数据之前，保持读出数据，在接受结束后结束预取读出动作。
作为由具有这些动作而产生的优点，在通常写入动作中，由于使外部设备访问装置103保持来自主设备101的写入请求，所以可以不等待外部设备的接受，主设备101使写入结束并动作，可以与主设备101无关地进行向外部设备102的写入。
预取动作中，由于使用来自主设备101的写入请求，实现预先将外部设备102的数据向读出数据存储部113读出的动作，并且，与通常写入动作一样，外部设备访问装置103将来自主设备101的写入请求作为读出请求加以保持，所以不用等待外部设备的接受，主设备101可以结束写入并动作，可以与主设备101无关地从外部设备102进行读出。
预取数据读出动作中，由于通过来自主设备101的读出请求，将预先向读出数据存储部113读出的数据输出到主设备101，所以可以与外部设备102无关地进行数据的读出。
还有，在图1的系统LSI中，虽然外部设备访问装置和外部装置是一一对应的，但是也可以是一对多地对应。在图3中示出了该情况下的系统LSI的构成例。图3的外部设备访问装置1030构成为，使得对应于多个外部设备的每一个的访问等待时间，对于主设备101隐藏访问各个外部设备的访问损失。
<第二实施方式>
参照附图对本发明的第二实施方式的外部设备访问装置进行说明。
图4是本发明第二实施方式的外部设备访问装置的构成图。
首先针对外部设备访问装置203的构成进行说明。
外部设备访问装置203在与主设备201之间通过地址总线250、写入数据输入总线251、读出数据输出总线252、R/W信号输入总线253、状态信号输出总线254、受理信号255连接，此外，在与外部设备202之间通过写入地址输出总线270、写入数据输出总线271、读出地址输出总线272、读出数据输入总线273、状态信号输入总线274连接。
此外，外部设备访问装置203由写入地址存储部210、写入数据存储部211、读出地址存储部212、读出数据存储部213、地址控制部214、状态信号存储部215、选择器216构成。
写入地址存储部210从地址控制部214输入写入地址260和写入许可信号261，并将存储的地址输出到外部设备202。
写入数据存储部211从主设备输入经由写入数据输入总线251的写入数据，从地址控制部214输入写入许可信号261，并将存储的数据输出到外部设备202。
读出地址存储部212从地址控制部214输入读出地址262和读出地址许可信号263，并将存储的地址输出到外部设备202。
读出数据存储部213从外部设备输入经由读出数据输入总线273的读出数据，并输入来自地址控制部214的读出数据许可信号264，并将存储的数据输出到主设备201。
此外，读出数据存储部213具有分配给主设备201所具有的访问空间的地址。
地址控制部214从主设备输入经由地址总线250的地址、经由R/W信号输入总线253的R/W信号以及经由写入数据输入总线251的写入数据，将写入地址260、写入许可信号261输出到写入地址存储部210，将写入许可信号261输出到写入数据存储部211，将读出地址262和读出地址许可信号263输出到读出地址存储部212，将读出数据许可信号264输出到读出数据存储部213。
状态信号存储部215从外部设备输入经由状态信号输入总线274的状态信号，并将存储的信号输出到选择器216。
选择器216通过读出数据许可信号264，选择经由状态信号输入总线274输入的状态信号、和存储在状态信号存储部215中的状态信号，并通过状态信号输出总线254输出到主设备201。
接下来，针对外部设备访问装置203的动作进行说明。与实施第一发明的方式的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备201的写入请求，对外部设备访问装置203，将来自地址总线250的地址和来自R/W信号输入总线253的R/W信号输入到地址控制部214。
在地址控制部214中，通过R/W信号和来自地址总线250的地址不是分配给读出数据存储部213的地址这一情况，识别出是通常写入动作，将写入地址260和写入许可信号261输出到写入地址存储部210并存储地址，将写入许可信号261输出到写入数据存储部211并存储来自写入数据输入总线251的数据。
在外部设备202接受之前，保持存储的地址和数据，在结束接受之后结束通常写入动作。
此外，本动作时以外部设备202的状态作为状态信号，由选择器216选择，并直接输出到主设备201。
预取动作根据来自主设备201的写入请求，对外部设备访问装置203，将来自地址总线250的地址、来自R/W信号输入总线253的R/W信号、和来自写入数据输入总线251的数据输入到地址控制部214。
在地址控制部214中，通过R/W信号和来自地址总线250的地址是分配给读出数据存储部213的地址这一情况，识别出是预取动作，将来自写入数据输入总线251的数据作为读出地址，将读出地址262和读出地址许可信号263输出到读出地址存储部212，并存储地址。
在外部设备接受、并将来自外部设备202的读出数据存储到读出数据存储部213之前，保持存储的地址，在结束存储之后结束预取动作。
此外，本动作时，以外部设备202的状态为状态信号，存储到状态信号存储部215中。
预取数据读出动作根据来自主设备201的读出请求，对外部设备访问装置203，将来自地址总线250的地址、将来自R/W信号输入总线253的R/W信号输入到地址控制部214中。
在地址控制部214中，通过R/W信号和来自地址总线250的地址是分配给读出数据存储部213的地址这一情况，识别出是预取数据读出动作，将读出数据许可信号264输出到读出数据存储部213中，通过读出数据输出总线252输出到主设备201。
此外，本动作时通过选择器216选择状态信号存储部215中存储的状态信号，并输出到主设备201。
作为由于具有这些动作的优点，由于在通常写入动作中，除了用于实施第一发明的形态记载的优点之外，可以将外部设备202的状态发送到主设备201。
预取动作中，除了用于实施第一发明的形态记载的优点之外，可以将预取的时刻的外部设备202的状态存储并保持在状态信号存储部215中。
预取数据读出动作中，除了用于实施第一发明的形态记载的优点之外，可以将保持在状态信号存储部215中的结束了预取动作的时刻的外部装置202的状态发送到主设备201中。
<第3的实施形态>
参照附图针对本发明第3实施形态的外部设备访问装置进行说明。
图5是本发明第3实施形态的外部设备访问装置的结构图。
外部设备访问装置303在与主设备301之间通过地址总线350、写入数据输入总线351、读出数据输出总线352、R/W信号输入总线353、受理信号355连接，此外，在与外部设备302之间通过写入地址输出总线370、写入数据输出总线371、读出地址总线372、读出数据输入总线373连接。
此外，外部设备访问装置303由写入地址存储部310、写入数据存储部311、读出数据存储部313、地址控制部314构成。
写入地址存储部310从地址控制部314输入写入地址360和写入许可信号361，并将存储的地址输出到外部设备302。
写入数据存储部311从主设备输入经由写入数据输入总线351的写入数据，从地址控制部314输入写入许可信号361，并将存储的数据输出到外部设备302。
读出数据存储部313输入读出地址365和读出数据存储部控制364，并将存储的地址输出到外部设备302。输入通过该读出地址从外部设备经由读出数据输入总线373读出的数据、和来自地址控制部的读出数据存储部控制364，并将存储的数据输出到主设备301。
此外，读出数据存储部313具有分配给主设备301所具有的访问空间的地址。
地址控制部314从主设备输入经由地址总线350的地址、经由R/W信号输入总线353的R/W信号、经由写入数据输入总线351的写入数据，将写入地址360和写入许可信号361输出到写入地址存储部310，将写入许可信号361输出到写入数据存储部311，将读出地址365和读出数据存储部控制364输出到读出数据存储部313。
接下来，针对外部设备访问装置303的动作进行说明。与对于实施第一发明的形态的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备301的写入请求，对外部设备访问装置303，将来自地址总线350的地址、来自R/W信号输入总线353的R/W信号输入到地址控制部314。
在地址控制部314中，通过R/W信号和来自地址总线350的地址不是分配给读出数据存储部313的地址这一情况，识别出是通常写入动作，将写入地址360和写入许可信号361输出到写入地址存储部310并存储地址，将写入许可信号361输出到写入数据存储部311并存储来自写入数据输入总线351的数据。
在外部设备302接受之前，保持存储的地址和数据，在结束接受之后结束通常写入动作。
预取动作根据来自主设备301的写入请求，对外部设备访问装置303，将来自地址总线350的地址、来自R/W信号输入总线353的R/W信号、和来自写入数据输入总线351的数据输入到地址控制部314。
在地址控制部314中，通过R/W信号和来自地址总线350的地址是分配给读出数据存储部313的地址这一情况，识别出是预取动作，将来自写入数据输入总线351的数据作为读出地址，将读出地址365和读出数据存储部控制364，输出到读出数据存储部313并存储地址。在外部设备接受、并将来自外部设备302的读出数据存储到读出数据存储部313之前，保持存储的地址，在结束存储之后结束预取动作。
预取数据读出动作根据来自主设备301的读出请求，对外部设备访问装置303，将来自地址总线350的地址、来自R/W信号输入总线353的R/W信号输入到地址控制部314中。
在地址控制部314中，通过R/W信号和来自地址总线350的地址是分配给读出数据存储部313的地址这一情况，识别出是预取数据读出动作，将读出数据存储部控制364输出到读出数据存储部313中，通过读出数据输出总线352输出到主设备301。
在主设备301接受读出数据之前，保持读出数据，在结束接受之后结束预取读出动作。
作为由于具有这些动作的优点，预取动作中，除了用于实施第一发明的形态以及用于实施第二发明的形态记载的优点之外，通过设置读出数据存储部控制364，由于仅通过读出数据存储部313就可以实现预取动作，因此可以抑制外部设备访问装置的面积增加。
<第四实施形态>
参照附图针对本发明第四实施形态的外部设备访问装置进行说明。
图6是本发明第四实施形态的外部设备访问装置的结构图。
首先针对外部设备访问装置403的结构进行说明。
外部设备访问装置403在与主设备401之间通过地址总线450、写入数据输入总线451、读出数据输出总线452、R/W信号输入总线453、未安装信息总线454、受理信号455连接，此外，通过写入地址输出总线470、写入数据输出总线471、读出地址输出总线472、读出数据输入总线473与外部设备402连接。
此外，外部设备访问装置403由写入地址存储部410、写入数据存储部411、读出数据存储部412、读出数据存储部413、地址控制部414、未安装信息存储部415构成。
写入地址存储部410从地址控制部414输入写入地址460和写入许可信号461，并将存储的地址输出到外部设备402。
写入数据存储部411从主设备输入经由写入数据输入总线451的写入数据，从地址控制部414输入写入许可信号461，并将存储的数据输出到外部设备402。
读出地址存储部412从地址控制部414输入读出地址462和读出地址许可信号463，并将存储的地址输出到外部设备402。
读出数据存储部413从外部设备输入经由读出数据输入总线473的读出数据、和来自地址控制部的读出数据许可信号464，并将存储的数据输出到主设备401。
此外，读出数据存储部413具有分配给主设备401所具有的地址空间的地址。
地址控制部414从主设备输入经由地址总线450的地址、经由R/W信号输入总线453的R/W信号、经由写入数据输入总线451的写入数据，将写入地址460和写入许可信号461输出到写入地址存储部410，将写入许可信号461输出到写入数据存储部411，将读出地址162和读出地址许可信号463输出到读出地址存储部412，将读出数据许可信号464输出到读出数据存储部413，并将未安装信息465输出到未安装信息存储部415。
未安装信息存储部415从地址控制部414输入未安装信息465，通过未安装信息总线454将存储的未安装信息输出到主设备401。
接下来，针对外部设备访问装置403的动作进行说明。与对于实施第一发明的形态的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备401的写入请求，对外部设备访问装置403，将来自地址总线450的地址、来自R/W信号输入总线453的R/W信号输入到地址控制部414。
在地址控制部414中，在R/W信号和来自地址总线450的地址不是分配给读出数据存储部413的地址的情况下，识别出是通常写入动作，将写入地址460和写入许可信号461输出到写入地址存储部410并存储地址，将写入许可信号461输出到写入数据存储部411并存储来自写入数据输入总线451的数据。在来自地址总线450的地址是没有被安装的地址的情况下识别出未安装，将未安装信息465存储到未安装信息存储部415中。
在存储了地址和数据的情况下，在外部设备402接受之前，进行保持，在结束接受之后结束通常写入动作。在存储了未安装信息的情况下，主设备401接受之前，进行保持，在结束接受之后结束通常写入动作。
预取动作根据来自主设备401的写入请求，对外部设备访问装置403，将来自地址总线450的地址、来自R/W信号输入总线453的R/W信号、和来自写入数据输入总线451的数据输入到地址控制部414。
在地址控制部414中，在R/W信号和来自地址总线450的地址是分配给读出数据存储部413的地址的情况下，识别出是预取动作，将来自写入数据输入总线451的数据作为读出地址，将读出地址462和读出地址许可信号463输出到读出地址存储部412并存储地址。在来自地址总线450的地址是没有安装的地址的情况下或在以来自写入数据输入总线451的数据作为地址时的地址是没有安装的地址的情况下，识别出是未安装，并将未安装信息465存储到未安装信息存储部415中。
在存储了地址的情况下，在外部设备接受、并将来自外部设备402的读出数据存储到读出数据存储部413之前，进行保持，在结束存储之后结束预取动作。在存储了未安装信息的情况下，在主设备401接受之前，进行保持，在结束接受之后结束预取动作。
预取数据读出动作根据来自主设备401的读出请求，对外部设备访问装置403，将来自地址总线450的地址、来自R/W信号输入总线453的R/W信号输入到地址控制部414中。
在地址控制部414中，在R/W信号和来自地址总线450的地址是分配给读出数据存储部413的地址的情况下，识别出是预取数据读出动作，将读出数据许可信号464输出到读出数据存储部413中，通过读出数据输出总线452输出到主设备401。在来自地址总线450的地址是未安装的地址的情况下，识别出是未安装，将未安装信息465存储到未安装信息存储部415中。
在存储了地址的情况下，在主设备401接受读出数据之前，保持读出数据，在结束接受之后结束预取读出动作。在存储了未安装信息的情况下，在主设备401接受之前，进行保持，在结束接受之后结束预取动作。
作为由于具有这些动作的优点，通常写入动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备401的地址指定进行是否安装的判断并作为未安装信息进行发送，可以与主设备401无关地，容易地设定对外部设备402的安装、未安装。
预取动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备401的地址指定、数据进行是否安装的判断并作为未安装信息进行发送，可以与主设备401无关地，容易地设定对外部设备402、分配给读出数据存储部413的地址的安装、未安装。
预取数据读出动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备401的地址指定进行是否安装的判断并作为未安装信息进行发送，可以与主设备401无关地，容易地设定对分配给读出数据存储部413的地址的安装、未安装。
<第五实施方式>
参照附图说明本发明第五实施方式的外部设备访问装置。
图7是本发明第五实施方式的外部设备访问装置构成图。
首先，针对外部设备访问装置503的构成进行说明。
外部设备访问装置503在与主设备501之间通过地址总线550、写入数据输入总线551、读出数据输出总线552、R/W信号输入总线553、错误地址总线554、受理信号555连接，此外，在与外部设备502之间通过写入地址输出总线570、写入数据输出总线571、读出地址输出总线572、读出数据输入总线573连接。
此外，外部设备访问装置503由写入地址存储部510、写入数据存储部511、读出地址存储部512、读出数据存储部513、地址控制部514、错误地址存储部515构成。
写入地址存储部510从地址控制部514输入写入地址560和写入许可信号561，并将存储的地址输出到外部设备502。
写入数据存储部511从主设备输入经由写入数据输入总线551的写入数据，从地址控制部514输入写入许可信号561，并将存储的数据输出到外部设备502。
读出地址存储部512从地址控制部514输入读出地址562和读出地址许可信号563，并将存储的地址输出到外部设备502。
读出数据存储部513从外部设备输入经由读出数据输入总线573的读出数据、和来自地址控制部的读出数据许可信号564，并将存储的数据输出到主设备501。
此外，读出数据存储部513具有分配给主设备501所具有的地址空间的地址。
地址控制部514从主设备输入经由地址总线550的地址、经由R/W信号输入总线553的R/W信号、经由写入数据输入总线551的写入数据，将写入地址560和写入许可信号561输出到写入地址存储部510，将写入许可信号561输出到写入数据存储部511，将读出地址562和读出地址许可信号563输出到读出地址存储部512，将读出数据许可信号564输出到读出数据存储部513，并将错误地址565输出到错误地址存储部515。
错误地址存储部515从地址控制部514输入错误地址565，经由错误地址总线554将存储的错误地址输出到主设备501。
接下来，针对外部设备访问装置503的动作进行说明。与对于实施第一发明的形态的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备501的写入请求，对外部设备访问装置503，将来自地址总线550的地址、来自R/W信号输入总线553的R/W信号输入到地址控制部514。
在地址控制部514中，在R/W信号和来自地址总线550的地址不是分配给读出数据存储部513的地址的情况下，识别出是通常写入动作，将写入地址560和写入许可信号561输出到写入地址存储部510并存储地址，将写入许可信号561输出到写入数据存储部511并存储来自写入数据输入总线551的数据。在来自地址总线550的地址是没有被安装的地址的情况下，识别出是未安装，将该地址作为错误地址565存储到错误地址存储部515中。
在存储了地址和数据的情况下，在外部设备502接受之前，进行保持，在结束接受之后结束通常写入动作。在存储了错误地址的情况下，在主设备501接受之前，进行保持，在结束接受之后结束通常写入动作。
预取动作根据来自主设备501的写入请求，对外部设备访问装置503，将来自地址总线550的地址、来自R/W信号输入总线553的R/W信号和来自写入数据输入总线551的数据输入到地址控制部514。
在地址控制部514中，在R/W信号和来自地址总线550的地址是分配给读出数据存储部513的地址的情况下，识别出是预取动作，将来自写入数据输入总线551的数据作为读出地址，将读出地址562和读出地址许可信号563输出到读出数据存储部512并存储地址。在来自地址总线550的地址是未安装地址的情况下、或者以来自写入数据输入总线551的数据作为地址时的地址是未安装地址的情况下，识别出是未安装，并将该地址作为错误地址565存储到错误地址存储部515中。
在存储了地址的情况下，在外部设备接受、并将来自外部设备502的读出数据存储到读出数据存储部513之前，进行保持，在结束存储之后结束预取动作。在存储了错误地址的情况下，在主设备501接受之前，进行保持，在结束接受之后结束预取动作。
预取数据读出动作根据来自主设备501的读出请求，对外部设备访问装置503，将来自地址总线550的地址、来自R/W信号输入总线553的R/W信号输入到地址控制部514中。
在地址控制部514中，在R/W信号和来自地址总线550的地址是分配给读出数据存储部513的地址的情况下，识别出是预取数据读出动作，将读出数据许可信号564输出到读出数据存储部513中，通过读出数据输出总线552输出到主设备501。在来自地址总线550的地址是未安装的地址的情况下，识别出是未安装，将该地址作为错误地址565存储到错误地址存储部515中。
在存储了地址的情况下，在主设备501接受读出数据之前保持读出数据，在结束接受之后结束预取读出动作。在存储了错误地址的情况下，在主设备501接受之前，进行保持，在结束接受之后结束预取动作。
作为由于具有这些动作的优点，在通常写入动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备501的地址指定进行是否安装的判断并作为错误地址进行发送，主设备501可以容易地知道错误地址，例如在调试等时是有效的。
在预取动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备501的地址指定、数据进行是否安装的判断并作为错误地址进行发送，主设备501可以容易地知道错误地址，例如在调试等时是有效的。
在预取数据读出动作中，除了用于实施第一发明的形态记载的优点之外，通过对来自主设备501的地址指定进行是否安装的判断并作为错误地址进行发送，主设备501可以容易地知道错误地址，例如在调试等时是有效的。
<第六实施方式>
参照附图说明本发明第六实施方式的外部设备访问装置。
图8是本发明第六实施方式的外部设备访问装置构成图。
首先，针对外部设备访问装置603的构成进行说明。
外部设备访问装置603通过地址总线650、写入数据输入总线651、读出数据输出总线652、R/W信号输入总线653、错误地址总线654与主设备601连接，通过写入地址输出总线670、写入数据输出总线671、读出地址输出总线672、读出数据输入总线673与外部设备602连接。
此外，外部设备访问装置603由写入地址存储部610、写入数据存储部611、读出地址存储部612、读出数据存储部613、地址控制部614构成。
写入地址存储部610从地址控制部614输入写入地址660和写入许可信号661，并将存储的地址输出到外部设备602。
写入数据存储部611从主设备输入经由写入数据输入总线651的写入数据，从地址控制部614输入写入许可信号661，并将存储的数据输出到外部设备602。
读出地址存储部612从地址控制部614输入读出地址662和读出地址许可信号663，并将存储的地址输出到外部设备602。
读出数据存储部613从外部设备输入经由读出数据输入总线673的读出数据、来自地址控制部的读出数据存储部控制664、错误地址665，并将存储的数据或错误地址输出到主设备601。
此外，读出数据存储部613具有分配给主设备601所具有的地址空间的地址。
地址控制部614从主设备输入经由地址总线650的地址、经由R/W信号输入总线653的R/W信号、经由写入数据输入总线651的写入数据，将写入地址660和写入许可信号661输出到写入地址存储部610，将写入许可信号661输出到写入数据存储部611，将读出地址662和读出地址许可信号663输出到读出地址存储部612，将读出数据存储部控制664输出到读出数据存储部613，并将错误地址665输出到读出数据存储部613。
接下来，针对外部设备访问装置603的动作进行说明。与对于实施第一发明的形态的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备601的写入请求，对外部设备访问装置603，将来自地址总线650的地址、来自R/W信号输入总线653的R/W信号输入到地址控制部614。
在地址控制部614中，在R/W信号和来自地址总线650的地址不是分配给读出数据存储部613的地址的情况下，识别出是通常写入动作，将写入地址660和写入许可信号661输出到写入地址存储部610并存储地址，将写入许可信号661输出到写入数据存储部611并存储来自写入数据输入总线651的数据。在来自地址总线650的地址是没有被安装的地址的情况下，识别出是未安装，将该地址存储到读出数据存储部613中。
在存储了地址和数据的情况下，在外部设备602接受之前，进行保持，在结束接受之后结束通常写入动作。在存储了错误地址的情况下，在主设备601接受之前，进行保持，在结束接受之后结束通常写入动作。
预取动作根据来自主设备601的写入请求，对外部设备访问装置603，将来自地址总线650的地址、来自R/W信号输入总线653的R/W信号和来自写入数据输入总线651的数据输入到地址控制部614。
在地址控制部614中，在R/W信号和来自地址总线650的地址是分配给读出数据存储部613的地址的情况下，识别出是预取动作，将来自写入数据输入总线651的数据作为读出地址，将读出地址662和读出地址许可信号663输出到读出地址存储部612并存储地址。在来自地址总线650的地址是未安装地址的情况下、或者以来自写入数据输入总线651的数据作为地址时的地址是未安装地址的情况下，识别出是未安装，并将该地址作为错误地址存储到读出数据存储部613中。
在存储了地址的情况下，在外部设备接受、并将来自外部设备602的读出数据存储到读出数据存储部613之前，进行保持，在结束存储之后结束预取动作。在存储了错误地址的情况下，在主设备601接受之前，进行保持，在结束接受之后结束预取动作。
预取数据读出动作根据来自主设备601的读出请求，对外部设备访问装置603，将来自地址总线650的地址、来自R/W信号输入总线653的R/W信号输入到地址控制部614中。
在地址控制部614中，在R/W信号和来自地址总线650的地址是分配给读出数据存储部613的地址的情况下，识别出是预取数据读出动作，将读出数据许可信号664输出到读出数据存储部613中，通过读出数据输出总线652输出到主设备601。
在存储了地址的情况下，在主设备601接受读出数据之前，保持读出数据，在结束接受之后结束预取读出动作。在存储了错误地址的情况下，在主设备601接受之前，进行保持，在结束接受之后结束预取动作。
作为由于具有这些动作的优点，在通常写入动作中，除了用于实施第一发明的形态和用于实施第五发明的形态所记载的优点之外，由于仅通过读出数据存储部613就可以将错误地址发送到主设备601，所以可以抑制外部设备访问装置的面积增加。
预取动作中，除了用于实施第一发明的形态和用于实施第五发明的形态所记载的优点之外，由于仅通过读出数据存储部613就可以将错误地址发送到主设备601，所以可以抑制外部设备访问装置的面积增加。
预取数据读出动作中，除了用于实施第一发明的形态和用于实施第五发明的形态所记载的优点之外，由于仅通过读出数据存储部613就可以将错误地址发送到主设备601，所以可以抑制外部设备访问装置的面积增加。
<第七实施方式>
参照附图说明本发明第七实施方式的外部设备访问装置。
图9是本发明第七实施方式的外部设备访问装置构成图。
首先，针对外部设备访问装置703的构成进行说明。
外部设备访问装置703通过地址总线750、写入数据输入总线751、读出数据输出总线752、R/W信号输入总线753与主设备701连接，通过写入地址输出总线770、写入数据输出总线771、读出地址输出总线772、读出数据输入总线773与外部设备702连接。
此外，外部设备访问装置703由写入地址存储部710、写入数据存储部711、读出地址存储部712、读出数据存储部713、地址控制部714、存储动作状态保持部715构成。
写入地址存储部710从地址控制部714输入写入地址760和写入许可信号761，并将存储的地址输出到外部设备702。
写入数据存储部711从主设备输入经由写入数据输入总线751的写入数据，从地址控制部714输入写入许可信号761，并将存储的数据输出到外部设备702。
读出地址存储部712从地址控制部714输入读出地址762和读出地址许可信号763，并将存储的地址输出到外部设备702。
读出数据存储部713从外部设备输入经由读出数据输入总线773的读出数据和来自地址控制部的读出数据许可信号764，并将存储的数据输出到主设备701。
此外，读出数据存储部713具有分配给主设备701所具有的地址空间的地址。
地址控制部714从主设备输入经由地址总线750的地址、经由R/W信号输入总线753的R/W信号、经由写入数据输入总线751的写入数据，将写入地址760和写入许可信号761输出到写入地址存储部710，将写入许可信号761输出到写入数据存储部711，将读出地址762和读出地址许可信号763输出到读出地址存储部712，将读出数据许可信号764输出到读出数据存储部713和存储动作状态保持部715。
存储动作状态保持部715从外部设备输入经由读出数据输入总线773的读出数据、来自读出地址存储部712的地址、以及来自地址控制部714的读出数据许可信号764，并将存储动作状态765输出到地址控制部714。
接下来，针对外部设备访问装置703的动作进行说明。与对于实施第一发明的形态的说明相同，也是通常写入动作、预取动作、预取数据读出动作。
通常写入动作根据来自主设备701的写入请求，对外部设备访问装置703，将来自地址总线750的地址、来自R/W信号输入总线753的R/W信号输入到地址控制部714。
在地址控制部714中，根据R/W信号和来自地址总线750的地址不是分配给读出数据存储部713的地址这一情况，识别出是通常写入动作，将写入地址760和写入许可信号761输出到写入地址存储部710并存储地址，将写入许可信号761输出到写入数据存储部711并存储来自写入数据输入总线751的数据。
在外部设备接受之前，保持存储的地址和数据，在结束接受之后结束通常写入动作。
预取动作根据来自主设备701的写入请求，对外部设备访问装置703，将来自地址总线750的地址、来自R/W信号输入总线753的R/W信号和来自写入数据输入总线751的数据输入到地址控制部714。
在地址控制部714中，根据R/W信号和来自地址总线750的地址是分配给读出数据存储部713的地址这一情况，识别出是预取动作，将来自写入数据输入总线751的数据作为读出地址，将读出地址762和读出地址许可信号763输出到读出数据存储部712并存储地址。
存储的地址输出到外部设备702，并且，为了表示处于存储动作中也输出到存储动作状态保持部715，并保持“处于存储动作中”这一情况。在外部设备702接受、并将来自外部设备702的读出数据存储到读出数据存储部713之前，保持输出的地址，在结束存储之后，取消存储动作状态保持部715所保持的“处于存储动作中”这一情况，并结束预取动作。
预取数据读出动作根据来自主设备701的读出请求，对外部设备访问装置703，将来自地址总线750的地址、来自R/W信号输入总线753的R/W信号输入到地址控制部714中。
在地址控制部714中，根据R/W信号、和来自地址总线750的地址是分配给读出数据存储部713的地址这一情况、以及来自存储动作状态保持部715的存储动作状态765，识别出是预取数据读出动作、并且不是正处于之前主设备701请求过的预取动作的情况下，将读出数据许可信号764输出到读出数据存储部713中，并通过读出数据输出总线752输出到主设备701。
在主设备701接受读出数据之前保持读出数据，在结束接受之后结束预取读出动作。
在是预取数据读出动作、且是正处于之前主设备701请求过的预取动作的情况下，外部设备访问装置703不接受来自主设备701的预取数据读出动作，而使主设备701待机。
作为由于具有这些动作的优点，预取数据读出动作中，除了用于实施第一发明的形态记载的优点之外，在是正处于之前主设备701请求过的预取动作的情况下，由于不接受预取数据读出动作，因此可以防止将外部设备702的数据事先读出到读出数据存储部713之前的数据被读出，可以保障按照主设备701请求的命令顺序那样进行动作。
还有，本发明的构成并不局限于上述详细描述的构成。例如，在从第二实施方式到第七实施方式中，相对于如图1所示的一个主设备，也可以是包括多个外部设备访问装置和多个外部设备的构成，相对于如图3所示的一个主设备，也可以是包括一个外部设备访问装置和多个外部设备的构成。此外，外部设备访问装置也可以包括多个写入地址存储部、写入数据存储部、读出地址存储部、读出数据存储部、地址控制部、状态信号存储部、未安装信息存储部、错误地址存储部、存储动作状态保持部。
产业上的可用性
根据本发明的外部设备访问装置，涉及主设备和外部设备之间的访问，具有可以实现与主设备的状态无关的访问、降低访问损失、降低对主设备性能的影响的效果，对于包括主设备和外部设备的系统LSI是有用的。此外，对于主设备，由于可以与外部设备的构成无关地容易地扩展外部设备，所以在系统LSI中通用地使用主设备的情况下，由于不会产生改变主设备的需要，所以可以大幅度消减开发成本，是有用的。

Claims (3)

1、一种外部设备访问装置，控制从主设备向外部设备的访问，其中该主设备为CPU及微型机中的一个，该外部设备为协同处理器、加速器及存储器中的一个，其特征在于：
该外部设备访问装置包括：
写入地址存储机构，用于根据来自上述主设备的对外部设备的写入请求，存储写入地址；
写入数据存储机构，用于根据上述写入请求，存储写入数据；
读出地址存储机构，可从上述主设备访问、用于存储读出地址；
读出数据存储机构，可从上述主设备访问、用于存储从外部设备读出的数据；以及
控制机构，根据来自上述主设备的写入请求或读出请求及地址指定，控制对外部设备的访问；以及
状态信号存储机构，存储从上述外部设备输出的状态信号，
上述控制机构，
根据来自上述主设备的对外部设备的写入请求，将来自主设备的写入地址和写入数据分别存储到写入地址存储机构和写入数据存储机构，并且将受理信号输出到主设备，而且，对由该写入地址指定的外部设备，写入该写入数据，
在由主设备将读出地址存储到上述读出地址存储机构时，从由该读出地址指定的外部设备读出数据，并存储到上述读出数据存储机构，
在将存储在上述写入数据存储机构中的数据写入到外部设备的同时，将从上述外部设备输出的上述状态信号存储到上述状态信号存储机构；
在从由上述读出地址存储机构中存储的地址所指定的外部设备读出数据、并存储到上述读出数据存储机构的同时，将从上述外部设备输出的状态信号存储到上述状态信号存储机构；
上述状态信号存储机构将存储着的状态信号输出到上述主设备。
2、一种外部设备访问装置，控制从主设备向外部设备的访问，其中该主设备为CPU及微型机中的一个，该外部设备为协同处理器、加速器及存储器中的一个，其特征在于：
该外部设备访问装置包括：
写入地址存储机构，用于根据来自上述主设备的对外部设备的写入请求，存储写入地址；
写入数据存储机构，用于根据上述写入请求，存储写入数据；
读出地址存储机构，可从上述主设备访问、用于存储读出地址；
读出数据存储机构，可从上述主设备访问、用于存储从外部设备读出的数据；以及
控制机构，根据来自上述主设备的写入请求或读出请求及地址指定，控制对外部设备的访问；以及
存储动作状态保持机构，存储了存储动作状态信号，该存储动作状态信号表示根据来自上述主设备的写入请求，从外部设备向读出数据存储机构的读出是否已结束，
上述控制机构，
根据来自上述主设备的对外部设备的写入请求，将来自主设备的写入地址和写入数据分别存储到写入地址存储机构和写入数据存储机构，并且将受理信号输出到主设备，而且，对由该写入地址指定的外部设备，写入该写入数据，
在由主设备将读出地址存储到上述读出地址存储机构时，从由该读出地址指定的外部设备读出数据，并存储到上述读出数据存储机构，
根据存储动作状态信号，限制从上述主设备向读出地址存储机构的写入。
3、一种系统大规模集成电路，包括：
主设备；
权利要求1或2记载的外部设备访问装置；以及
通过外部设备访问装置从上述主设备进行访问的外部设备，
其中该主设备为CPU及微型机中的一个，该外部设备为协同处理器、加速器及存储器中的一个。
CN200680021374A 2005-06-15 2006-06-06 外部设备访问装置和系统大规模集成电路 Expired - Fee Related CN100587678C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005175677 2005-06-15
JP175677/2005 2005-06-15

Publications (2)

Publication Number Publication Date
CN101198940A CN101198940A (zh) 2008-06-11
CN100587678C true CN100587678C (zh) 2010-02-03

Family

ID=37532167

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200680021374A Expired - Fee Related CN100587678C (zh) 2005-06-15 2006-06-06 外部设备访问装置和系统大规模集成电路

Country Status (7)

Country Link
US (1) US7685351B2 (zh)
EP (1) EP1895425A4 (zh)
JP (2) JP4688822B2 (zh)
KR (1) KR20070122228A (zh)
CN (1) CN100587678C (zh)
TW (1) TW200708967A (zh)
WO (1) WO2006134804A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100106760A1 (en) * 2008-01-28 2010-04-29 Panasonic Corporation Orthogonal transform apparatus and integrated circuit
WO2009098737A1 (ja) * 2008-02-08 2009-08-13 Panasonic Corporation 外部デバイスアクセス装置、その制御方法及びシステムｌｓｉ
KR20120115854A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 리페어 방법과 이를 이용한 집적회로
CN103970687B (zh) * 2013-02-05 2017-11-10 中兴通讯股份有限公司 一种访问地址处理系统及方法
US9934117B2 (en) * 2015-03-24 2018-04-03 Honeywell International Inc. Apparatus and method for fault detection to ensure device independence on a bus
CN108153703A (zh) * 2016-12-05 2018-06-12 深圳市中兴微电子技术有限公司 一种外设访问方法和装置
EP4092556A1 (en) * 2021-05-20 2022-11-23 Nordic Semiconductor ASA Bus decoder

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2618624B1 (fr) * 1987-07-24 1992-04-30 Michel Servel Systeme de commutation de multiplex temporels hybrides a memoire tampon optimisee
US5003465A (en) * 1988-06-27 1991-03-26 International Business Machines Corp. Method and apparatus for increasing system throughput via an input/output bus and enhancing address capability of a computer system during DMA read/write operations between a common memory and an input/output device
JPH0512190A (ja) 1991-07-09 1993-01-22 Fujitsu Ltd 転送情報制御方式
US5768548A (en) * 1992-04-15 1998-06-16 Intel Corporation Bus bridge for responding to received first write command by storing data and for responding to received second write command by transferring the stored data
EP0574598A1 (de) * 1992-06-13 1993-12-22 International Business Machines Corporation Datenpufferspeicher
JPH06110823A (ja) 1992-09-28 1994-04-22 Fuji Xerox Co Ltd バス変換システムおよびバッファ装置
EP0601715A1 (en) 1992-12-11 1994-06-15 National Semiconductor Corporation Bus of CPU core optimized for accessing on-chip memory devices
JPH08288965A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd スイッチングシステム
JP3061106B2 (ja) * 1996-02-28 2000-07-10 日本電気株式会社 バスブリッジおよびそれを備えた計算機システム
JP3206528B2 (ja) * 1997-11-17 2001-09-10 日本電気株式会社 バスブリッジ回路
JP3711432B2 (ja) 1998-04-15 2005-11-02 セイコーエプソン株式会社 周辺処理装置およびその制御方法
US6366973B1 (en) * 1999-05-03 2002-04-02 3Com Corporation Slave interface circuit for providing communication between a peripheral component interconnect (PCI) domain and an advanced system bus (ASB)
US6546451B1 (en) * 1999-09-30 2003-04-08 Silicon Graphics, Inc. Method and apparatus for decoupling processor speed from memory subsystem speed in a node controller
JP4097883B2 (ja) * 2000-07-04 2008-06-11 松下電器産業株式会社 データ転送装置および方法
JP4464029B2 (ja) * 2001-04-19 2010-05-19 キヤノン株式会社 情報処理方法および制御プログラムおよび情報処理装置および周辺装置および応答方法および代理応答装置およびネットワークシステム
US20030093604A1 (en) * 2001-11-14 2003-05-15 Lee Terry Ping-Chung Method of error isolation for shared PCI slots
JP2004139361A (ja) * 2002-10-18 2004-05-13 Sony Corp ダイレクトメモリアクセス装置およびその制御方法
JP4089459B2 (ja) 2003-02-18 2008-05-28 日本電気株式会社 不在装置通知手段を備えた接続状態検出システム
KR100505689B1 (ko) * 2003-06-11 2005-08-03 삼성전자주식회사 송수신 흐름에 따라 공유 버퍼 메모리의 할당량을제어하는 송수신 네트워크 제어기 및 그 방법
US7213092B2 (en) * 2004-06-08 2007-05-01 Arm Limited Write response signalling within a communication bus

Also Published As

Publication number Publication date
KR20070122228A (ko) 2007-12-28
EP1895425A1 (en) 2008-03-05
TW200708967A (en) 2007-03-01
JPWO2006134804A1 (ja) 2009-01-08
US7685351B2 (en) 2010-03-23
JP4688822B2 (ja) 2011-05-25
WO2006134804A1 (ja) 2006-12-21
JP2010244580A (ja) 2010-10-28
US20090037779A1 (en) 2009-02-05
EP1895425A4 (en) 2009-03-18
CN101198940A (zh) 2008-06-11

Similar Documents

Publication Publication Date Title
CN100587678C (zh) 外部设备访问装置和系统大规模集成电路
CN1938691B (zh) 仲裁存储器响应的系统、方法和装置
JP4560646B2 (ja) ハブベースのメモリシステムにおけるダイレクトメモリアクセス用の装置および方法
CN1988034B (zh) 具有在端口间的数据发送模式的多径访问半导体存储器件
US6662253B1 (en) Shared peripheral architecture
US20060294218A1 (en) Information processing apparatus, information processing method, information processing system, and computer program for information processing
JPWO2007069506A1 (ja) 記憶領域割当システム及び方法と制御装置
US6115768A (en) System and method for controlling main memory employing pipeline-controlled bus
US8055939B2 (en) Memory control device and methods thereof
US7257680B2 (en) Storage system including shared memory and plural disk drives, processors, and shared memory control units
US7979644B2 (en) System controller and cache control method
US20040054843A1 (en) Configuration and method having a first device and a second device connected to the first device through a cross bar
CN115114188A (zh) 一种嵌入式处理器高速缓存器结构及控制方法
CN101176077B (zh) 与多个处理单元一起使用的远程介质高速缓冲存储器优化系统和方法
EP0169909B1 (en) Auxiliary memory device
US7200706B2 (en) Semiconductor integrated circuit
JPH11184761A (ja) リードモディファイライト制御システム
JPS592058B2 (ja) 記憶装置
JPH0916468A (ja) メモリアクセス方式
CN113127399B (zh) 一种通用串列汇流排装置以及存取方法
CN1326050C (zh) 用于操作具有内部数据高速缓存器的cpu的方法
WO2011030498A1 (ja) データ処理装置及びデータ処理方法
JP2000066946A (ja) メモリコントローラ
JPS6047628B2 (ja) 共有記憶装置
JPH0713922A (ja) データ伝送システム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100203

Termination date: 20120606