CN108153703A - 一种外设访问方法和装置 - Google Patents

Abstract

本发明公开了一种外设访问方法，在片上系统芯片中设置与处理器进行平行处理的控制逻辑；所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据。本发明还公开了一种外设访问装置。

Description

一种外设访问方法和装置

技术领域

本发明涉及片上系统访问技术，尤其涉及一种外设访问方法和装置。

背景技术

现在的片上系统芯片一般都集成了处理器(CPU，Central Process Unit)、直接存储器访问(DMA，Direct Memory Access)、总线互联、存储器、高速外设和低速外设等组件。随着集成电路工艺的不断提高，芯片的运行频率和性能要求也越来越高，处理器通常运行在很高的一个频率上，而低速外设运行的频率和处理器相差很大；在很多实际应用中，都需要处理器去访问低速外设，尤其是对低速外设进行配置及状态的查询。

为了提高性能，现在CPU有突出交易(Outstanding Transaction)功能，它们遵循先进微处理器总线架构(AMBA，Advanced Microcontroller Bus Architecture)的先进可扩展接口(AXI，Advanced eXtensible Interface)协议,即：处理器发起下一个操作时，不用等到上一个操作的完成响应，这样，极大的提高了处理器的执行效率和性能。

但是，仍然存在很多不支持Outstanding Transaction功能的处理器在芯片设计中被大量使用，这些处理器在发起下一个操作之前，必须等待上一个操作完成，也就是说只能顺序执行。低速外设运行比较慢，当处理器去访问外部低速外设时，由于低速外设不能很快的完成响应，这种情况下就会一直占用总线，导致处理器只能等待操作完成，而不能执行其他操作，极大的降低了芯片性能。

通常，不依赖处理器的DMA操作主要适用于大批量数据搬运；在模块配置和小批量数据读取的场景中，开始DMA操作前，需要处理器参与，处理器首先必须对DMA完成配置，然后启动DMA，DMA才能开始数据搬运；因此，在模块配置和小批量数据读取场景中，DMA性能也较差。

因此，对于不支持Outstanding Transaction功能的处理器，如何提高低速外设的配置数据访问和小批量数据读取时的效率，提升芯片性能，是亟待解决的问题。

发明内容

有鉴于此，本发明实施例期望提供一种外设访问方法和装置，能提高低速外设的配置数据访问和小批量数据读取时处理器的效率，提升芯片性能。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种外设访问方法，所述方法包括：在片上系统芯片中设置与处理器进行平行处理的控制逻辑；所述方法还包括：

所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；

所述控制逻辑根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据。

上述方案中，所述方法还包括：

将处理器发送的目标转存地址确定为传送标志位，如果所述目标转存地址为空，则确定为处理器读取模式，否则，确定为转存模式。

上述方案中，所述依照预设策略传送所述获取的待访问数据包括：

所述传送标志位为处理器读取模式时，完成待访问数据读取后，向处理器发送第一完成标识，指示所述处理器访问所述读取的待访问数据；

所述传送标志位为转存模式时，完成待访问数据读取后，向处理器预先发送的目标转存地址转存所述读取的待访问数据。

上述方案中，所述方法还包括；待访问数据转存完成后，向所述处理器发送第二完成标识指示转存处理完成。

上述方案中，所述方法还包括：

所述控制逻辑获取处理器发送的数据长度，根据所述数据长度，从所述待访问数据的访问地址读取与所述数据长度对应长度的待访问数据。

本发明实施例还提供了一种外设访问装置，所述装置包括：位于片上系统芯片的处理器和控制器，所述控制器由控制逻辑构成且与处理器并行处理；

所述处理器，用于发送待访问数据的访问地址以及传送标志位；

所述控制器，用于获取处理器发送的待访问数据的访问地址，从所述访问地址读取所述待访问数据；并根据处理器发送的所述传送标志位，依照预设策略传送所述读取的待访问数据。

上述方案中，所述控制器，还用于将处理器发送的目标转存地址确定为传送标志位，如果目标转存地址为空，则确定为处理器读取模式，否则，确定为转存模式。

上述方案中，所述控制器，具体用于：

所述传送标志位指示为处理器读取模式时，指示所述控制逻辑完成待访问数据读取后，向处理器发送第一完成标识，指示所述处理器访问所述读取的待访问数据；

所述传送标志位为转存模式时，指示所述控制逻辑完成待访问数据读取后，向处理器预先发送的目标转存地址转存所述读取的待访问数据。

上述方案中，所述控制器，还用于待访问数据转存完成后，向所述处理器发送第二完成标识指示转存处理完成。

上述方案中，所述控制器，还用于获取所述处理器发送的数据长度，根据所述数据长度，从所述待访问数据的访问地址读取与所述数据长度对应长度的待访问数据。

本发明实施例所提供的外设访问方法和装置，在片上系统芯片中设置与处理器进行平行处理的控制逻辑；所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据。如此，通过逻辑代码等进行低速外设的配置数据访问或进行数据传输，处理器可以并行处理低速外设的配置数据访问或进行数据传输、以及其他操作，从而提高低速外设的配置数据访问和小批量数据读取时处理器的效率，提升芯片性能。

附图说明

图1为本发明实施例外设访问方法的流程示意图；

图2为本发明实施例芯片访问低速外设的架构示意图；

图3为本发明实施例芯片访问低速外设具体流程示意图；

图4为本发明实施例外设访问装置的组成结构示意图。

具体实施方式

本发明实施例中，在片上系统芯片中设置与处理器进行平行处理的控制逻辑；所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据。

下面结合实施例对本发明再作进一步详细的说明。

本发明实施例提供的外设访问方法，如图1所示，所述方法包括：

步骤101：在片上系统芯片中设置与处理器进行平行处理的控制逻辑；

这里，本发明实施例提供的外设访问方法可以应用在片上系统芯片等芯片中，尤其是处理器不支持Outstanding Transaction功能的芯片中；可以建立一个控制逻辑，例如：设置专门的控制器来进行外设的访问；所述控制逻辑可以由芯片内部的硬件逻辑实现或额外增加在芯片内的一个硬件逻辑实现，如此，处理器和由所述控制逻辑组成的控制器就能并行工作，使处理器在处理其他任务的同时，控制器也能持续运行；可以在处理器要进行外设访问时启动这个控制器。

步骤102：所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；

当高速的处理器访问低速外设，尤其是对低速外设进行配置及状态查询时，可以将低速外设中存储待访问数据的访问地址发送给控制器；由控制器获取完整的数据后再传给处理器；控制器在读取待访问数据过程中，处理器可以进行其他处理工作；从而提高效率。其中，所述待访问数据可以是外设的寄存器数据、外设发送的数据等。

控制器获取到所述访问地址后，从所述访问地址读取所述待访问数据；这里，所述访问地址可以是所述待访问数据存储位置的首地址；可以从首地址起依次读取所述待访问数据；

实际应用中，可以建立一个地址缓冲，处理器将访问地址发送到地址缓冲中，由控制器读取；也可以建立一个数据缓冲，用于存储由控制器读取的待访问数据。

进一步的，处理器在发送访问地址给控制器时，也可以将所述待访问数据的数据长度一起发送给控制器；控制器根据接收到的数据长度，从访问地址的首地址起读取所述数据长度指定长度的待访问数据。建立控制器时，可以设置多个寄存器，数据长度可以由处理器配置到控制器的寄存器中；数据长度可以配置，这样能增加控制器读取数据的灵活性，在进行外设配置等操作时，可以只读取需要的数据，而不是整个配置文件，提高了读取效率。

步骤103：所述控制逻辑根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据；

这里，所述预设策略可以包括：根据预先发送的标志位，将读取的待访问数据发送给处理器处理或转存至预设的目标转存地址；可以在建立控制器的时候预设在控制器内部；

控制器读取所述待访问数据后，根据预设策略传送所述读取的待访问数据；通常，读取的数据会进行两种处理：一种是由处理器进行读取进行下一步操作；另一种是将读取的数据转存到另一个外设或存储器中；这里，可以由处理器等向控制器发送一个标志位，指示读取的数据的下一步处理；所述标志位可以在发送访问地址的同时发送；

当所述标志位指示为处理器读取模式时，控制器可以向处理器发送第一完成标识，所述第一完成标识用于指示所述处理器读取所述读取的待访问数据；所述第一完成标识可以是一个状态位供处理器查询，或者是一个中断通知处理器；

所述传送标志位为转存模式时，控制器可以向处理器预先发送的目标转存地址转存所述读取的待访问数据；所述目标转存地址的可以和所述访问地址一起由处理器发送给控制器；通过这种方法可以实现类似DMA的传输功能。

在完成向目标转存地址转存所述读取的待访问数据后，控制器可以向处理器发送第二完成标识，所述第二完成标识用于向处理器报告数据转存已经完成；所述第二完成标识可以是一个状态位，供处理器查询，或者是一个中断，用于通知处理器；其中，建立控制器的时候可以设置多个寄存器，目标转存地址可以由处理器配置到控制器的寄存器中。

进一步的，可以简化所述传送标志位，可以用目标转存地址作为传送标志位；控制器读取所述待访问数据后，可以在地址缓冲中检查是否存在目标转存地址，如果目标转存地址为空，则确定为处理器读取模式，发送第一完成标识，指示所述处理器读取所述读取的待访问数据；否则，确定为转存模式，向所述目标转存地址转存所述读取的待访问数据，并在完成转存后向处理器发送第二完成标识。

下面结合具体示例对本发明产生的积极效果作进一步详细的描述；

如图2所示，采用本发明实施例的方法，在片上系统芯片中建立的访问低速外设的架构包括：处理器21、控制器22、以及一个以上低速外设23；其中，

控制器22可以是由硬件逻辑实现的设备，用于完成处理器21和低速外设23的通信，且可以在处理器21访问低速外设23时不用等待低速外设23操作结束就直接进行下一步操作；可以为控制器22额外设置地址缓冲24和数据缓冲25用于数据缓冲；

具体的，所述控制器22可以是由硬件逻辑实现的设备；访问低速外设23开始时，处理器21将待访问数据的首地址写入地址缓冲24，并向控制器的寄存器中写入待访问数据的数据长度和目标转存地址；其中，待访问数据的首地址可以是低速设备中数据的映射首地址；所述控制器22检测到地址缓冲24非空，则根据从首地址开始读取所述数据长度指示长度的待访问数据，并将读回的连续数据写入数据缓冲25，产生状态位或者中断通知处理器22做下一步处理；如果读回的数据需要配置到目标转存地址，则完成将存储在数据缓冲25中的数据写入预先配置好的目标转存地址，所有写操作完成后，再产生状态位或者中断，写操作的数据长度可以等于处理器21在寄存器中写入的数据长度；

所述地址缓冲24，用于存储处理器发出的待访问数据的首地址；

所述数据缓冲25，用于存储控制器从低速外设读取的数据；

从上述架构可以看出，控制器22读取待访问数据的数据长度可以配置，增加了灵活性；完成低速外设23后可以通过产生状态位供处理器21查询或者中断通知处理器，增加了处理器处理灵活性；读回的数据可以配置到另一个地址，完成小批量数据搬运功能。因此，无论是从低速外设读取数据，还是将读回的数据配置到另一个地址，相比于DMA的配置和使用复杂，整个控制逻辑22的配置和使用更加具简单性和方便性；

在具体实施中，所述控制器22内部，可以包括传输控制逻辑和配置寄存器，其中配置寄存器包括不限于数据长度和目标转存地址寄存器。

采用图2架构的芯片，处理器21进行访问低速外设23的具体步骤，如图3所示，包括：

步骤301：处理器21配置控制器22的寄存器，如数据长度和目标转存地址寄存器等；

步骤302：处理器21确定待访问数据的首地址；

步骤303：处理器21将待访问数据的首地址写入地址缓冲24中；

步骤304：控制器22检测到地址缓冲24非空，则自动读出写地址，并根据地址从低速外设23读取数据，将读回的数据写入数据缓冲25中，读回的数据量等于预先配置的数据长度，并且这些读回的数据地址是连续的；

步骤305：控制器22判断是否配置目标转存地址。当判断有目标转存地址，则进入步骤306，否则，进入步骤307；

步骤306：控制器22将数据缓冲25中的数据读出，写入预先设置的目标转存地址中，数据量等于预先设置的数据长；

步骤307：产生状态位供处理器21查询或者发起中断通知处理器21；

重复执行步骤302～307，可以在同一配置下，完成多笔数据读取。

本发明实施例提供的外设访问装置，如图4所示，所述装置包括：所述装置包括：位于片上系统芯片的处理器41和控制器42，所述控制器42由控制逻辑构成且与处理器41并行处理；

所述处理器41，用于发送待访问数据的访问地址以及传送标志位；

所述控制器42，用于获取处理器发送的待访问数据的访问地址，从所述访问地址读取所述待访问数据；并根据处理器发送的所述传送标志位，依照预设策略传送所述读取的待访问数据。

这里，本发明实施例提供的外设访问方法可以应用在芯片中，尤其是处理器41不支持Outstanding Transaction功能的芯片中；可以在芯片中建立一个控制器42来进行外设的访问；所述控制器42可以由芯片内部的硬件逻辑实现或额外在芯片内增加的一个硬件逻辑实现，如此，处理器41和由所述控制器42组成的控制器就能并行工作，使处理器41在处理其他任务的同时，控制器也能持续运行；可以在处理器41要进行外设访问时启动这个控制器；

当高速的处理器41访问低速外设，尤其是对低速外设进行配置及状态查询时，可以将低速外设中存储待访问数据的访问地址发送给控制器；由控制器获取完整的数据后再传给处理器41；控制器在读取待访问数据过程中，处理器41可以进行其他处理工作；从而提高效率。其中，所述待访问数据可以是外设的寄存器数据、外设发送的数据等。

控制器获取到所述访问地址后，从所述访问地址读取所述待访问数据；这里，所述访问地址可以是所述待访问数据存储位置的首地址；可以从首地址起依次读取所述待访问数据；

实际应用中，可以建立一个地址缓冲，处理器41将访问地址发送到地址缓冲中，由控制器读取；也可以建立一个数据缓冲，用于存储由控制器读取的待访问数据。

进一步的，处理器41在发送访问地址给控制器时，也可以将所述待访问数据的数据长度一起发送给控制器；控制器根据接收到的数据长度，从访问地址的首地址起读取所述数据长度指定长度的待访问数据。建立控制器时，可以设置多个寄存器，数据长度可以由处理器41配置到控制器的寄存器中；数据长度可以配置，这样能增加控制器读取数据的灵活性，在进行外设配置等操作时，可以只读取需要的数据，而不是整个配置文件，提高了读取效率。

这里，所述预设策略可以包括：根据预先发送的标志位，将读取的待访问数据发送给处理器41处理或转存至预设的目标转存地址；可以在建立控制器的时候预设在控制器内部；

控制器读取所述待访问数据后，根据预设策略传送所述读取的待访问数据；通常，读取的数据会进行两种处理；一种是由处理器41进行读取进行下一步操作；另一种是将读取的数据转存到另一个外设或存储器中；这里，可以由处理器41等向控制器发送一个标志位，指示读取的数据的下一步处理；所述标志位可以在发送访问地址的同时发送；

当所述标志位指示为处理器41读取模式时，控制器可以向处理器41发送第一完成标识，所述第一完成标识用于指示所述处理器41读取所述读取的待访问数据；所述第一完成标识可以是一个状态位供处理器41查询，或者是一个中断通知处理器41；

所述传送标志位为转存模式时，控制器可以向处理器41预先发送的目标转存地址转存所述读取的待访问数据；所述目标转存地址的可以和所述访问地址一起由处理器41发送给控制器；通过这种方法可以实现类似DMA的传输功能。在完成向目标转存地址转存所述读取的待访问数据后，控制器可以向处理器41发送第二完成标识，所述第二完成标识用于向处理器41报告数据转存已经完成；所述第二完成标识可以是一个状态位，供处理器41查询，或者是一个中断，用于通知处理器41；其中，建立控制器的时候可以设置多个寄存器，目标转存地址可以由处理器41配置到控制器的寄存器中。

进一步的，可以简化所述传送标志位，可以用目标转存地址作为传送标志位；控制器读取所述待访问数据后，可以在地址缓冲中检查是否存在目标转存地址，如果目标转存地址为空，则确定为处理器41读取模式，发送第一完成标识，指示所述处理器41读取所述读取的待访问数据；否则，确定为转存模式，向所述目标转存地址转存所述读取的待访问数据，并在完成转存后向处理器41发送第二完成标识。

在实际应用中，控制器42可以由芯片内部的硬件逻辑等实现。

以上所述，仅为本发明的最佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种外设访问方法，其特征在于，所述方法包括：在片上系统芯片中设置与处理器进行平行处理的控制逻辑；所述方法还包括：

所述控制逻辑获取处理器发送的待访问数据的访问地址，并从所述访问地址读取所述待访问数据；

所述控制逻辑根据处理器发送的传送标志位，依照预设策略传送所述读取的待访问数据。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

将处理器发送的目标转存地址确定为传送标志位，如果所述目标转存地址为空，则确定为处理器读取模式，否则，确定为转存模式。

3.根据权利要求2所述的方法，其特征在于，所述依照预设策略传送所述获取的待访问数据包括：

所述传送标志位为处理器读取模式时，完成待访问数据读取后，向处理器发送第一完成标识，指示所述处理器访问所述读取的待访问数据；

所述传送标志位为转存模式时，完成待访问数据读取后，向处理器预先发送的目标转存地址转存所述读取的待访问数据。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括；待访问数据转存完成后，向所述处理器发送第二完成标识指示转存处理完成。

5.根据权利要求1至4任一项所述的方法，其特征在于，所述方法还包括：

所述控制逻辑获取处理器发送的数据长度，根据所述数据长度，从所述待访问数据的访问地址读取与所述数据长度对应长度的待访问数据。

6.一种外设访问装置，其特征在于，所述装置包括：位于片上系统芯片的处理器和控制器，所述控制器由控制逻辑构成且与处理器并行处理；

所述处理器，用于发送待访问数据的访问地址以及传送标志位；

所述控制器，用于获取处理器发送的待访问数据的访问地址，从所述访问地址读取所述待访问数据；并根据处理器发送的所述传送标志位，依照预设策略传送所述读取的待访问数据。

7.根据权利要求6所述的装置，其特征在于，所述控制器，还用于将处理器发送的目标转存地址确定为传送标志位，如果目标转存地址为空，则确定为处理器读取模式，否则，确定为转存模式。

8.根据权利要求7所述的装置，其特征在于，所述控制器，具体用于：

所述传送标志位指示为处理器读取模式时，指示所述控制逻辑完成待访问数据读取后，向处理器发送第一完成标识，指示所述处理器访问所述读取的待访问数据；

所述传送标志位为转存模式时，指示所述控制逻辑完成待访问数据读取后，向处理器预先发送的目标转存地址转存所述读取的待访问数据。

9.根据权利要求8所述的装置，其特征在于，所述控制器，还用于待访问数据转存完成后，向所述处理器发送第二完成标识指示转存处理完成。

10.根据权利要求6至9任一项所述的装置，其特征在于，所述控制器，还用于获取所述处理器发送的数据长度，根据所述数据长度，从所述待访问数据的访问地址读取与所述数据长度对应长度的待访问数据。