CN100580813C

CN100580813C - 非易失性存储器的制造方法

Info

Publication number: CN100580813C
Application number: CN200710088991A
Authority: CN
Inventors: 陈威仲; 何达能; 陈俤文; 陈威铭
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2006-09-20
Filing date: 2007-03-29
Publication date: 2010-01-13
Anticipated expiration: 2027-03-29
Also published as: CN101149974A

Abstract

提供一种非易失性存储器的制造方法。首先，提供一待编码存储器，具有排成阵列的多个待编码存储体。接着形成一植入阻抗层于待编码存储器上。设置一屏蔽于待编码存储器上，屏蔽的开孔下方的部分待编码存储体的数量少于其余待编码存储体的数量。以屏蔽形成一图案化植入阻抗层，并离子植入露出的待编码存储体，以定义出第一存储体及第二存储体，第一存储体及第二存储体分别具有一第二位状态及一第一位状态。然后反向定义待编码存储器，使第一存储体及第二存储体分别具有第一位状态及第二位状态。

Description

非易失性存储器的制造方法

技术领域

本发明涉及一种非易失性存储器的制造方法、写入方法及读取方法，且特别涉及一种可减少因异物导致离子植入失败的非易失性存储器的制造方法，以及可以减少非易失性存储器的程序化时间的写入方法及对应的读取方法。

背景技术

随着数字电子时代的来临，对于数据存储媒体的需求也日益殷切，因此对于能够以便宜成本生产大量存储媒体的半导体技术也不断寻求改良的方式。

在以半导体技术所生产的存储媒体中，以不需要电力即可维持数据存储状态的非易失性存储器(non-volatile memory，NVM)应用范围最为广泛。非易失性存储器可区分为以离子植入定义数据的屏蔽式只读存储器(maskread-only memory，MROM)；以及可以一次程序(one time program，OTP)及多次程序(multi-time program，MTP)存储器，例如计算机的基本输出入系统(basic input/output system，BIOS)。以及使用者可以进行多次程序-抹除的存储器，例如闪存(flash memory)。其中，屏蔽式只读存储器及一次程序存储器由于工艺较为单纯，可以低成本进行大量生产，因此适合需要大量生产复制的软件产品，例如游戏卡匣。

以屏蔽式只读存储器为例，其程序编码方式是以将离子植入一预先完成的待编码存储器。如图1所示，其示出了待编码存储器的局部结构示意图。待编码存储器10具有多条互相平行排列的位线1，以及与位线1垂直并设置在上方的字符线2。任意两位线1之间的字符线2为待编码存储体3的位置，可以离子植入的方式定义出不同的位状态，将欲编码程序记录在待编码存储器10上。

然而，由于离子植入必须要暴露出欲植入的待编码存储体3，有可能因为异物遮阻或植入阻抗层对位不准确造成植入失败。因此在露出的待编码存储体相对较多的情况下，因植入失败造成缺陷的机率也相对提高。

此外，目前的一次及多次程序存储器，当数据中位状态0过多时，需要花费很多时间进行电气程序化。再加上剩余没有使用的存储体过多时，也需要花费时间将对应的存储体程序化为0，无形中浪费许多时间成本。

发明内容

有鉴于此，本发明提供一种非易失性存储器的制造方法、读取方法及写入方法，是以改变植入的待编码存储体并配合存储器的反向定义，提高非易失性存储器生产的成品率。同时应用在非易失性存储器的程序化中，亦可以减少所需的生产时间。

根据本发明，提出一种非易失性存储器的制造方法。首先，提供一待编码存储器，具有排成阵列的多个待编码存储体。接着，形成一植入阻抗层于待编码存储器上。然后，设置一屏蔽于待编码存储器上，屏蔽具有多个开孔，开孔的下方的部分待编码存储体的数量少于其余待编码存储体的数量。接着，以屏蔽定义图案于植入阻抗层，以形成一图案化植入阻抗层。图案化植入阻抗层具有多个编码孔，编码孔露出部分的待编码存储体。然后，离子植入露出的待编码存储体，以定义未植入离子的待编码存储体为第一存储体，并定义植入离子的待编码存储体为第二存储体，第一存储体具有一第二位状态及第二存储体具有一第一位状态。接着，反向定义待编码存储器，使第一存储体具有第一位状态及第二存储体第二位状态。

根据本发明，提出另一种非易失性存储器的制造方法。首先，提供一待编码存储器，具有排成阵列的多个待编码存储体。接着，计算欲编码程序中一第一位状态及一第二位状态的数量。然后，当第一位状态的数量大于第二位状态的数量时，提供一屏蔽。屏蔽具有多个开孔。开孔的数量与第二位状态的数量相同。接着，形成一植入阻抗层于待编码存储器上。然后，以屏蔽定义图案于植入阻抗层，以形成一图案化植入阻抗层。图案化植入阻抗层具有多个编码孔，编码孔露出部分的待编码存储体。接着，离子植入露出的待编码存储体，以定义未植入离子的待编码存储体为第一存储体，并定义植入离子的待编码存储体为第二存储体。第一存储体及第二存储体分别具有一第二位状态及一第一位状态。然后，反向定义待编码存储器，使第一存储体及第二存储体分别具有第一位状态及第二位状态。

根据本发明，提出一种非易失性存储器的操作方法，包括下列步骤：首先，提供一待编码存储器，该待编码存储器的存储体在程序化后具有第一位状态与程序化前具有第二位状态。接着，计算欲编码程序数据中第一位状态及第二位状态的数量。然后，当第一位状态的数量大于第二位状态的数量时，反向定义欲编码程序数据。接着，将该反向定义后的欲编码程序数据写入待编码存储器中。

根据本发明，提出一种非易失性存储器的读取方法，用于读取如前段所述的待编码存储器，包括下列步骤。首先，读取欲编码程序数据。接着，检查欲编码程序数据是否反向定义。然后，若欲编码程序数据为反向定义，则再反向定义一次后输出。

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

附图说明

图1示出了待编码存储器的局部结构示意图；

图2示出了本发明的非易失性存储器的制造方法流程图；

图3A示出了待编码存储器的局部结构示意图；

图3B示出了屏蔽的俯视图；

图3C示出了具有图案化植入阻抗层的待编码存储器的俯视图；

图3D示出了图3C中沿剖面线AA’的剖面图；

图4示出了本发明的非易失性存储器的读取功能方块图；

图5A示出了本发明的第一种多路复用器的控制信号的产生电路示意图；

图5B示出了本发明的第二种多路复用器的控制信号的产生电路示意图；

图6示出了本发明的非易失性存储器的写入及读取电路功能示意图；

图7示出了本发明的非易失性存储器的写入流程图；以及

图8示出了本发明的非易失性存储器的读取流程图。

附图符号说明

1、110：位线

2、120：字符线

3、130：待编码存储体

10、100：待编码存储器

20：屏蔽

21、22、23：开孔

130a：第一存储体

130b：第二存储体

140：绝缘层

150：底材

210～270：步骤

300：图案化植入阻抗层

310、320、330：编码孔

400、600：非易失性存储器

410、602：非易失性存储体阵列

420、604：感应放大器

425：反相器

430：多路复用器

440、650：输出端口

610：第1组数据输入信道

612：第1缓冲寄存器

613：第1输入多路复用器

614：第1输入反相器

620：第n组数据输入信道

622：第n缓冲寄存器

623：第n输入多路复用器

624：第n输入反相器

NM0、NM1：N型金属氧化物半导体

PM0、PM1：P型金属氧化物半导体

630：第1组数据输出信道

632：第1输出多路复用器

634：第1输出反相器

640：第n组数据输出信道

642：第n输出多路复用器

644：第n输出反相器

具体实施方式

请参照图2，其示出了本发明的非易失性存储器的制造方法流程图。并请同时参照第3A～图3D。图3A示出了待编码存储器的局部结构示意图。图3B示出了屏蔽的俯视图。图3C示出了具有图案化植入阻抗层的待编码存储器的俯视图。图3D示出了图3C中沿剖面线AA’的剖面图。

首先，如步骤210所示，并参照图3A，提供一待编码存储器100。待编码存储器100具有多条互相平行排列的位线110，以及与位线110垂直并设置于上方的字符线120。任意两位线110之间与字符线120交错处为排成阵列的待编码存储体130，在本实施例中共有九个待编码存储体130。

接着，如步骤220所示，计算欲编码程序中第一位状态及第二位状态的数量。本实施例中第一位状态例如为0，第二位状态例如为1。当然，也可定义第一位状态为1，第二位状态为0，本发明不限于此。在本实施例中，假设欲编码程序中第一位状态的数量较多，且第一位状态0的记录需要以离子植入待编码存储体130进行程序化(program)。在本实施例中是以植入硼(boron)为例做说明。

然后，如步骤230所示，当第一位状态0的数量大于第二位状态1的数量时，也就是要进行离子植入的存储体数量较多时，提供一屏蔽。请参照图3B，屏蔽20具有三个开孔21、22、23，分别对应一待编码存储体130，且开孔的数量与欲编码程序的第二位状态1的数量及位置相同。也就是说，将离子植入对应原本欲编码程序的第二位状态1的待编码存储体内，而非对应原本欲编码程序的第一位状态0的待编码存储体内。

接着，如步骤240所示，形成一植入阻抗材料层于待编码存储器100上。

然后，如步骤250所示，以屏蔽定义图案于植入阻抗材料层，以形成一图案化植入阻抗层300。请参照图3C，图案化植入阻抗层300具有编码孔310、320、330，编码孔310、320、330露出部分的待编码存储体130。也就是说，将原本要进行离子植入的存储体遮蔽，而将原本不进行离子植入的存储体露出进行离子植入。

接着，如步骤260所示，并参照图3D。待编码存储器100的底材150上埋设有多条位线110，字符线120及底材150之间以绝缘层140隔开。所谓存储体即为两位线110间，位于底材150上的通道，离子穿过字符线120打入底材150中进行定义。离子植入露出的待编码存储体130，以定义未植入离子的待编码存储体130为第一存储体130a，并定义植入离子的待编码存储体130为第二存储体130b。并比较导通第一存储体130a及第二存储体130b时，分别通过第一存储体130a及第二存储体130b的第一电流值及第二电流值与一参考电流值的大小，以定义第一存储体130a及第二存储体130b分别具有一第二位状态1及一第一位状态0。本实施例中第一电流值大于参考电流值，第二电流值小于参考电流值。

然后，如步骤270所示，由于所定义的存储体的位状态与欲编码程序所要的位状态恰好相反，故进行反向定义待编码存储器100。也就是说，定义第一电流值大于参考电流值时，第一存储体130a具有第一位状态；第二电流值小于参考电流值时，第二存储体130b具有第二位状态。使得第一存储体130a及第二存储体130b分别具有第一位状态0及第二位状态1。此时待编码存储器100所记录的位状态与欲编码程序所要的位状态即完全相同。

然而，在步骤230中，若欲编码程序中第一位状态0的数量小于第二位状态1的数量时，由于需离子植入定义的第一位状态0的数量较少，则提供一第二屏蔽。第二屏蔽具有第二开孔，第二开孔的数量与第一位状态0的数量相同。接着，以第二屏蔽定义图案于植入阻抗材料层，以形成一第二图案化植入阻抗层。第二图案化植入阻抗层具有第二编码孔，第二编码孔露出部分的待编码存储体。然后，离子植入露出的待编码存储体130，以定义植入离子的待编码存储体为第三存储体，并定义未植入离子的待编码存储体为第四存储体。并比较导通第三存储体及第四存储体时，分别通过第三存储体及第四存储体的第三电流值及第四电流值与参考电流值的大小，以定义第三存储体及第四存储体分别具有第一位状态0及第二位状态1。因为所定义的存储体的位状态与欲编码程序所要的位状态相同，故不需进行反向定义。

然而本发明所属的技术领域具有通常知识者，可知本发明的技术不限于此。步骤260中比较第一电流值及第二电流值的步骤中，也可以是第一电流值小于参考电流值时，第一存储体130a具有第二位状态1；第二电流值大于参考电流值时，第二存储体130b具有第一位状态0。因此在步骤270反向定义待编码存储器100的步骤中，定义第一电流值小于参考电流值时，第一存储体130a具有第一位状态0；第二电流值大于参考电流值时，第二存储体130b具有第二位状态1。由此可知，第一位状态及第二位状态是0或1，以及第一电流值及第二电流值与参考电流值的大小关系，与植入的离子有关，在本发明中并不特别限定。

另外，本实施例虽以屏蔽式只读存储器为例做说明，但本发明的利用范围不限于此。本发明亦可使用于接触窗(contact hole)拴塞的形成，同样具有提升成品率的功效。利用本发明的方式对屏蔽式存储器进行离子植入，因为露出进行植入的存储体所占比例较小，可以有效降低因为异物遮挡造成植入失败而产生数据定义错误的机率。

前段如图2的步骤270所述的反向定义，可以藉由电路设计来达成。请参照图4，其示出了本发明的非易失性存储器的读取功能方块图。非易失性存储器400包括非易失性存储体阵列410及感应放大器420，非易失性存储体阵列410读出的信号经由感应放大器420放大后输出。非易失性存储器400可以是屏蔽式只读存储器(mask read-only memory，Mask ROM)、一次程序(one-time program，OTP)存储器、多次程序(multi-time program，MTP)存储器以及可以进行多次程序-抹除的闪存(flash memory)。如图4所示，若是欲编码程序数据当初未经过反向定义，则可遵循路径P2，以原本的位定义状态经由多路复用器(MUX)430选择后输出至输出端口440；若是当初欲编码程序数据当初曾经反向定义，则可遵循路径P1，经过反相器425再次反向定义后，经由多路复用器(MUX)430选择后输出至输出端口440。

至于路径P1、P2的选择，是由多路复用器430的控制信号V_a来决定。请参考图5A及图5B，其分别示出了本发明的第一种及第二种多路复用器的控制信号的产生电路示意图。如图5A所示，左侧的电路串连P型金属氧化物半导体(metal oxide semiconductor，MOS)PM0与N型金属氧化物半导体NM0，右侧的电路串连P型金属氧化物半导体PM1及N型金属氧化物半导体NM1。此种结构是由程序化N型金属氧化物半导体NM0或NM1来决定V_a的输出电压。例如当程序化NM0时，虽然NM0及NM1分别在栅极接上高压端V_cc，但NM0因为程序化而具有较高的阀值电压而无法与接地端GND导通。相对的，NM1可以与接地端GND导通，因此V_a的电位与接地端GND相同。而由于PM0的栅极耦接至右侧的电路，因此栅极电位与接地端GND相同，使得PM0导通而使左侧电路的电位与高压端V_cc相同。而PM1的栅极又与左侧电路耦接，因此PM1的栅极电位与高压端V_cc相同，使得PM1的栅极将通道关闭以抑制电流。如此一来，可以避免右侧电路持续产生电流造成损耗。相对的，要V_a输出高压端V_cc的电位时，则程序化NM1。

如图5B所示，其组件与图5A相同但连结方式不同，此种结构是由程序化P型金属氧化物半导体PM0或PM1来决定V_a的输出电压。例如当程序化PM0时，虽然PM0及PM1分别在栅极接上接地端GND，但PM0因为程序化具有较高的阀值电压而无法与接地端GND导通。相对的，PM1可以与高压端V_cc导通，因此V_a的电位与高压端V_cc相同。而由于NM0的栅极耦接至右侧的电路，因此栅极电位与高压端V_cc相同，使得NM0导通而使左侧电路的电位与接地端GND相同。而NM1的栅极又与左侧的电路耦接，因此NM1的栅极电位与接地端GND相同，使得NM1的栅极将通道关闭以抑制电流。如此一来，可以避免右侧电路持续产生电流造成损耗。相对的，要V_a输出接地端GND的电位时，则程序化PM1。

因此藉由采用图5A或图5B的电路结构，可藉由程序化不同的MOS组件来控制V_a输出不同的电位，提供非易失性存储器400选择不同的路径输出数据。

至于本发明提出用于OTP、MTP及闪存的写入及读取方法请参照图6，其示出了本发明的非易失性存储器的写入及读取电路功能示意图。并请同时参照图7，其示出了本发明的非易失性存储器的写入流程图。首先，如步骤701所示，提供一待编码存储器600。待编码存储器600包括非易失性存储体阵列602及感应放大器604，非易失性存储体阵列602在程序化后与程序化前分别具有一第一位状态及一第二位状态，在此实施例中分别指0跟1。

接着，如步骤702所示，计算一欲编码程序数据中第一位状态0及第二位状态1的数量。此一功能可以程序语言写成并整合入待编码存储器600的电路结构中。

然后，如步骤703所示，判断第一位状态0的数量是否大于第二位状态1的数量。当第一位状态0的数量大于该第二位状态1的数量时，如步骤704所示，反向定义欲编码程序数据。然后，如步骤705所示，将欲编码程序数据写入待编码存储器600中。相对的，若步骤703中，第一位状态0的数量小于第二位状态1的数量时，如步骤706所示，保持原来的位状态定义写入待编码存储器600中。

但本发明所属的技术领域具有通常知识者，可知本发明的技术不限于此。欲编码程序数据更可以区分为第1到第n组，例如本实施例中，待编码存储器600更包括n个数据输入信道，根据通过的数据输入信道区分欲编码程序数据为第1到第n组，图6中为简化起见仅绘出第1组输入数据信道610及第n组输入数据信道620。各组数据信道如步骤702所示，分别计算通过第1到n数据信道的第1到第n组欲编码程序数据中，第一位状态0的数量及第二位状态1的数量。待编码存储器600的各数据信道更包括分别包括一输入多路复用器(MUX)，例如图6的第1输入多路复用器613到第n输入多路复用器623，用以如步骤703所示，根据第一位状态0及第二位状态1的数量，以决定写入的欲编码程序数据是否需反向定义。第1输入多路复用器613到第n输入多路复用器623分别由控制电压V_in1到V_inn所控制，V_in1到V_inn可采用如5A图或图5B的电路结构来产生，以决定数据信道610要采用路径P_in1_1或P_in1_2，以及数据信道620要采用路径P_in_1或P_inn_2。

当各第1到第n组欲编码程序数据中，第一位状态0的数量大于第二位状态1的数量时，则如步骤704所示，使用如图6的第1输入反相器614到第n输入反相器624，反向定义欲编码程序数据。然后各组欲编码程序数据如步骤705所示，分别经由第1缓冲寄存器612到第n缓冲寄存器累积一定的写入数据后，将累积的欲编码程序数据一次写入待编码存储器600中。相对的，当各第1到第n组欲编码程序数据中，第一位状态0的数量小于第二位状态的1数量时，如步骤706所示，保持原来的位状态定义写入待编码存储器600中。

藉由本实施例提出的写入方式，可以使电气程序化成第二位状态需要的时间减少，提高存储器的生产效率。此外，本实施例中更反向定义待编码存储器600写入欲编码程序数据后，非易失性存储体阵列602中剩余的存储体的位状态，此一功能可以藉由设置另外一组输入多路复用器，用以将整个非易失性存储体阵列602剩下的存储体的位状态反向定义。因为未使用的存储体必需要经过电气程序化到0，若是经过反向定义则可大幅省去程序化所需的时间。尤其是剩余的存储体比率很高时，更可使得存储器的生产时间大幅缩减，提升生产效率。

以下介绍读取非易失性存储器600的方法。请参照图8，其示出了本发明的非易失性存储器的读取流程图，并请同时参照图6的组件标号。如步骤801所示，读取非易失性存储体阵列中的欲编码程序数据，经由感应放大器604放大信号后输出。

接着，如步骤802所示，检查该欲编码程序数据是否反向定义。

然后，如步骤803所示，若欲编码程序数据为反向定义，则再反向定义一次后输出。若欲编码程序数据无反向定义，则如步骤804所示，保持原来的位状态定义输出。

若以本实施例当初区分为n组数据信道进行输入，相对地也需以n组数据信道进行输出，图6中为简化起见仅绘出第1组输出数据信道630及第n组输出数据信道640。因此，如步骤802所示，检查各第1到第n组欲编码程序数据当初写入时是否曾经反向定义，此一功能亦可以由程序写作整合进非易失性存储器600的读取电路。若任一第1到第n组欲编码程序数据为反向定义，如步骤803所示，反向定义一次各组欲编码程序数据后输出至输出端口650。例如第1组数据输出信道630及第n组数据输出信道640中，遵循路径P_out1_2及P_outn_2，由第1输出反相器634及第n输出反相器644来进行反向。若当任一第1到第n组欲编码程序数据之前没有反向定义处理过，则保持各组欲编码程序数据原来的位状态定义输出至输出端口650。例如第1组数据输出信道630及第n组数据输出640中，遵循路径P_out1_1及P_outn_1。至于路径的选择，是由各组数据信道中的输出多路复用器来决定，例如数据信道630及640中的第1输出多路复用器632及第n输出多路复用器642。第1输出多路复用器632及第n输出多路复用器642的控制电压V_out1及V_outn，同样可采用如5A图或图5B的电路来产生。此外，若当初剩余的存储体亦曾经反向定义，则再次反向定义待编码存储器600写入欲编码程序数据后，非易失性存储体阵列602剩余存储体的位状态后输出。此一功能可以藉由设置另外一组输出多路复用器，用以将整个非易失性存储体阵列602剩下的存储体的位状态再次反向定义后输出，即为原来定义的数据型态。

本发明上述实施例所揭露的非易失性存储器的制造方法，是在当需离子植入的待编码存储体数量较多时，将原本不需植入的待编码存储体进行离子植入，使待编码存储体植入与欲编码程序相反的位状态。接着再将待编码存储器的定义反向，即得到与欲编码程序相同位状态的存储器。由于露出的待编码存储体数量较少，可减少因异物阻挡或植入阻抗层不对准造成植入失败的机率。因此本发明不需要增加额外的步骤或显著改变工艺，即可减少因异物遮挡或植入阻抗层未对准而造成离子植入失败的机率，提升非易失性存储器生产的成品率。而本发明所提出的非易失性存储器的写入方法及读取方法，可以大大节省非易失性存储器的写入时间，增加存储器的生产效率。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims

1.一种非易失性存储器的制造方法，包括：

(a)提供一待编码存储器，具有排成阵列的多个待编码存储体；

(b)形成一植入阻抗材料层于该待编码存储器上；

(c)设置一屏蔽于该待编码存储器上，该屏蔽具有多个开孔，所述开孔的下方的部分所述待编码存储体的数量少于其余所述待编码存储体的数量；

(d)以该屏蔽定义图案于该植入阻抗材料层，以形成一图案化植入阻抗层，该图案化植入阻抗层具有多个编码孔，所述编码孔露出部分的所述待编码存储体；

(e)离子植入露出的所述待编码存储体，以定义未植入离子的所述待编码存储体为多个第一存储体，并定义植入离子的所述待编码存储体为多个第二存储体，所述第一存储体具有一第二位状态及所述第二存储体具有一第一位状态；以及

(f)反向定义该待编码存储器，使所述第一存储体具有该第一位状态及所述第二存储体具有该第二位状态。

2.如权利要求1所述的制造方法，更包括：

(g)比较导通所述第一存储体及所述第二存储体时，分别通过所述第一存储体的一第一电流值及所述第二存储体的一第二电流值与一参考电流值的大小，以定义所述第一存储体具有一第二位状态及所述第二存储体具有一第一位状态。

3.如权利要求2所述的制造方法，其中，在步骤(g)中，该第一电流值大于该参考电流值，该第二电流值小于该参考电流值。

4.一种非易失性存储器的制造方法，包括：

(b)计算欲编码程序中一第一位状态及一第二位状态的数量；

(c)当该第一位状态的数量大于该第二位状态的数量时，提供一屏蔽，该屏蔽具有多个开孔，所述开孔的数量与该第二位状态的数量相同；

(d)形成一植入阻抗材料层于该待编码存储器上；

(e)以该屏蔽定义图案于该植入阻抗材料层，以形成一图案化植入阻抗层，该图案化植入阻抗层具有多个编码孔，所述编码孔露出部分的所述待编码存储体；

(f)离子植入露出的所述待编码存储体，以定义未植入离子的所述待编码存储体为多个第一存储体，并定义植入离子的所述待编码存储体为多个第二存储体，所述第一存储体具有一第二位状态及所述第二存储体具有一第一位状态；以及

(g)反向定义该待编码存储器，使所述第一存储体具有该第一位状态及所述第二存储体具有该第二位状态。

5.如权利要求4所述的制造方法，更包括：

(h)比较导通所述第一存储体及所述第二存储体时，分别通过所述第一存储体的一第一电流值及所述第二存储体的一第二电流值与一参考电流值的大小，以定义所述第一存储体具有一第二位状态及所述第二存储体具有一第一位状态。

6.如权利要求5所述的制造方法，其中，在步骤(h)中，该第一电流值大于该参考电流值，该第二电流值小于该参考电流值。