CN100576383C - 叠层电容器 - Google Patents

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Abstract

一种叠层电容器，包括：介电元件、多个内部电极和多个引出电极。该介电元件是由多个叠置的介电层形成的叠层元件，具有至少一个侧表面。各内部电极与各介电层交替叠置，并具有位于所述侧表面附近的第一边缘。每个引出电极都从每个第一边缘延伸到所述侧表面。所述多个引出电极中的每一个沿与所述叠层方向正交的方向在所述侧表面处的宽度为W，并且沿与叠层方向正的交方向在所述侧表面上与在同一个侧表面中的相邻引出电极分开间隔G。所述宽度W和间隔G被设定满足1.2≤W/G≤4.0。

Description

叠层电容器
技术领域
本发明涉及一种能减低等效串联电感(ESL)的叠层电容器。
背景技术
近年来，为减少电能消耗，电源对设在数字电子设备中的中央处理单元(CPU)提供低电压。另一方面，随着当今CPU工作频率的不断增大，必须给CPU提供较大的负载电流。
当电流流过CPU中的引线时，会因引线的电感引起电压降。如果负载电流突然变化，就会引起较大的电压降。如果电源给CPU提供较低的电压，就不能忽略这种电压降，因为电压的稍微改变就可能导致CPU的故障。因此，稳定电压的重要性就增大。
在CPU中，被称做退耦电容器的叠层电容器与电源相连，用以稳定电源。当负载电流发生快速瞬变时，通过电容器的快速充电和放电，从叠层电容器通加给CPU电流，从而抑制电源电压的变化。
然而，所述退耦电容器具有等效串联电感(ESL)。电压变化ΔV被表示为ΔV＝ESL×di/dt(这里的di/dt表示电流变化)。另一方面，随着当今CPU工作频率的继续提高，电流变化di/dt更大，而且发生得更快。因此，由于电流变化di/dt大，退耦电容器自身的ESL极大地影响着电压的变化。由于通过减小这个ESL可使电源中电压的变化受到抑制，所以提出能够减小ESL的各种形式的叠层电容器。
一般地说，叠层电容器具有与内部电极呈交替叠置之片状介电层的介电元件结构，所述内部电极的表面面积小于所述介电层的表面面积。引出电极从内部电极引出到介电元件的外表面。当通过引出电极把电流提供给内部电极时，就会因流过内部电极的电流产生ESL。
譬如，日本专利申请公开No.2000-208361中揭示的一种普通叠层电容器，通过加大引出电极的宽度，同时减小其间的间隙，使电流流过的路径缩短。缩短电流路径减少了电流所产生的磁通量，从而减小ESL。
日本专利申请公开No.2001-185441中揭示的另一种叠层电容器，试图通过优化各引线电极的长度L与宽度W之比而减小ESL。日本专利申请公开No.2001-284171中揭示的又一种叠层电容器，通过设置具有相反极性的相邻引线电极，使各相邻引线电极因流过的电流所致产生的磁通量互相抵销而减小ESL。
发明内容
然而，随着近年来数字信号的传送更快，已经突显出各种数字器件可以工作的时钟频率超过1GHz。由于电容器的电感成分阻碍电容器的快速充电和放电，在如此高的时钟频率下工作的数字器件所用的耦合电容必须具有较小的电感成分，以支持快速变化和大电流。当在工作于1GHz或更高频率下的CPU的电源电路中使用退耦电容器时，最好使ESL为100pH或更小。
鉴于上述，本发明的目的在于提供一种叠层电容器，用以给CPU等提供稳定的电压，同时使ESL被抑制在不超过100pH。
为了实现上述目的，本发明提供一种叠层电容器，它包括：介电元件、多个内部电极和多个引出电极。所述介电元件具有至少一个侧表面，并包括多个叠置的片状介电层，每个介电层限定一个预定的表面面积。所述多个内部电极与各介电层交替叠置。每个内部电极有一导体，它落在预定的表面面积内，并具有位于一个侧表面附近的第一边缘。各介电层和内部电极限定叠层的方向。多个引出电极中的每一个都从每个第一边缘延伸到一个侧表面，而互相不接触。所述多个引出电极沿着与所述叠层方向正交的方向在一个侧表面处的宽度为W，并且沿与叠层方向正交的方向，在同一个侧表面中的各相邻引出电极的相对侧之间限定一个间隔为G。所述多个引出电极满足几何关系1.2≤W/G≤4.0。
所述叠层电容器最好具有多个外部电极，它们被设置在一个侧表面处，并沿叠层方向延伸。每个外部电极与每个引出电极电接触。
每个外部电极的宽度实质上最好等于所述引出电极的宽度。
所述介电元件、多个内部电极和多个外部电极最好结合给出实质为矩形的平行六面体形状。这种实质为矩形的平行六面体形状的纵长侧面与一个侧表面一致，第二侧面实质上垂直于所述纵长侧面并垂直于所述叠层方向，还有第三侧面是沿着叠层方向延伸的。所述纵长侧面的长度在1.8mm-2.5mm范围内，第二侧面的长度在1.1mm-1.3mm范围内，而第三侧面的长度在0.5mm-1.3mm范围内。
附图说明
从以下结合附图详细描述优选实施例，将使本发明的上述以及其它目的、特点和优点变得愈为清晰，其中：
图1是表示本发明一种优选实施例叠层电容器的透视图；
图2是第一实施例叠层电容器的分解透视图；
图3是表示该优选实施例叠层电容器上形成的外部电极的透视图；
图4是表示ESL和W/G之间关系的实验数据曲线，其中W是引出电极宽度，G是这些电极分开的间隔；
图5(a)是表示在叠层电容器中的比值W/G小于1.2(ESL＞100pH)时电压V与电流A之间关系的曲线；
图5(b)是表示在叠层电容器中的比值W/G大于等于1.2(ESL≤100pH)时电压V与电流A之间关系的曲线；
图6是表示所述优选实施例之第一改型例的叠层电容器的透视图，其中的叠层数目增多；
图7是所述优选实施例之第二改型例的叠层电容器的分解透视图，其中多个引出电极自单独一个内部电极引出。
具体实施方式
以下将参照图1和2描述本发明一种优选实施例的叠层电容器1。如图1和2所示，所述叠层电容器1包括介电元件2和第一至第八电极10-17。由叠置的片状介电层2A-2I构成所述介电元件2，这些介电层实质为矩形形状。介电元件2具有第一侧表面21和第二侧表面22，它与第一侧表面21相对(图2中只对介电层2A有所表示)。通过叠置用作介电层的陶瓷坯片2A-2I并烧结已叠置的结构而制成介电元件2。为了用经烧结的组件作为电容器，随后在介电元件2的各侧表面上形成外部电极40-47(见图3)。
由镍或镍合金、铜或铜合金等基本金属或者具有这些金属之一为主要成分的金属合金制成第一至第八电极10-17。将第一至第八电极10-17设置于每个介电层2B-2I的顶部上面，但不在介电层2A上。按照这种方式，使介电层2A-2I与电极10-17彼此交叠叠置。把所述第一至第八电极10-17中的每一个设置成使内部电极10A-17A与引出电极10B-17B一一对应。内部电极10A-17A当中每一个的形状实质上相似，并落在介电层2A-2I的表面范围内，使得沿叠层方向实质上互相重叠。内部电极10A-17A当中的每一个都被设置成使位于第一侧表面21附近的第一边缘10C-17C以及位于第二侧表面22附近的第二边缘10D-17D一一对应。
引出电极10B-13B在沿叠层方向不重叠的位置处，从第一边缘10C-13C引至介电元件2的第一侧表面21。引出电极14B-17B在沿叠层方向不重叠的位置处，从第二边缘14D-17D引至介电元件2的第二侧表面22。这些沿叠层方向彼此邻近的引出电极还沿与该叠层方向正交的方向(下称“正交方向”)在第一侧表面21上彼此邻近。
所述各引出电极10B-17B的形状实质上是一致的，并有两个边缘30，沿所述正交方向确定引出电极10B-17B的宽度W。各引出电极10B-13B中间的相邻引出电极间沿正交方向分开间隔G，同时，各引出电极14B-17B中间的相邻引出电极间沿正交方向分开间隔G。这个间隔G指的是相邻引出电极的相对边缘30(图2)之间沿正交方向的间隔。所述宽度W和间隔G被设定成满足1.2≤W/G≤4.0。
图3是表示对叠层电容器1上附加多个外部电极形成的叠层电容器100的透视图。如图3所示，在叠层电容器1的引出电极10B、12B、14B和16B上一一对应地形成外部电极40、42、44和46，同时，在引出电极11B、13B、15B和17B上一一对应地形成外部电极41、43、45和47。每个外部电极沿正交方向的宽度与各引出电极沿正交方向的宽度W一致，并且将各外部电极形成为整个覆盖各引出电极。采用这种结构，叠层电容器100在使用时，以外部电极40、42、44和46与电源相连，而以外部电极41、43、45和47接地。
接下去说明设定间隔G和宽度W满足1.2≤W/G≤4.0的理由。电流产生磁通量。本实施例中，由于电流彼此相邻的各引出电极内在相反的方向上沿叠层方向流动，所以，彼此相邻的各引出电极内在叠层方向上沿相反方向产生磁通量。因此，各引出电极中的磁通量互相抵销，从而在叠层电容器1中减小了ESL。希望的是把所述间隔G设定得尽可能短，以增强磁耦合，从而使被抵销磁通量的量加大。还希望把宽度W设定得尽可能宽，以加大被抵销磁通量的量。
然而，如果间隔G太短，在把外部电极安装于引出的电极上时，就会存在在相邻引出电极之间形成焊桥的可能性，从而形成短路。于是，本发明的发明人研究改变叠层电容器1的ESL，同时在规定的范围内改变W/G的比值，在这个范围内是不会形成焊桥的。
图4是表示这种关于ESL变化研究所发现的曲线。这种研究中使用2012尺寸的叠层电容器，其中2012的意思是产品线度为2.0×1.25×1.25mm。由于叠层电容器的尺寸是固定的，所以，所述宽度W和间隔G的总和就是一个定值。如上所述，如果图3中的叠层电容器100中的间隔G太短，特别是如果间隔G小于100μm，在装配过程中，就会增大在外部电极40-43与外部电极44-47之间形成焊桥的可能性。当比值W/G＞4时，就会更容易形成焊桥。因此，在实验中，将W/G设定为4.0或更小。
另一方面，当W/G＜1.2时，ESL会变得大于100pH。图5(a)表示当W/G小于1.2(ESL＞100pH)时，加给在低压下并且是在1GHz或更高频率下工作的数字器件的电压V与电流A的关系。图5(b)表示当W/G等于或大于1.2(ESL≤100pH)时，加给在低压下并且是在1GHz或更高频率下工作的数字装置的电压V与电流A的关系。如图所示，当W/G小于1.2时，也就是当ESL＞100pH时，比起W/G等于或大于1.2时来，电压V随电流A的变化更大。因此，将W/G至少设定为1.2，为的是抑制电压的变化。
根据这些发现，把宽度W和间隔G设定得使1.2≤W/G≤4.0，就能把ESL约束在100pH或更小，同时防止在2012尺寸叠层电容器中因焊接引起短路。相应地，这种结构可以控制加给CPU的电压的变化。
图6表示第一种改型，其中对原有的叠层附加上另一组图2所示介电层2B-2I。此外，在图7所示的第二种改型中，上半部是这种叠层电容器的透视图，下半部是这种叠层电容器的分解透视图。在第二种改型中，从单独一个内部电极引出多个引出电极。在这种情况下，从同一内部电极引出的各引出电极具有相同的极性。
虽然已经参照特定的实施例详细描述了本发明，但对于那些熟悉本领域的人而言应能理解，可以作出多种改型和变换，而不致脱离本发明的精髓，由所附各权利要求限定它的范围。

Claims (4)

1.一种叠层电容器，它包括：
具有至少一个侧表面的介电元件包含多个叠置的片状介电层，每个介电层限定一个预定的表面面积；
与各介电层交替叠置的多个内部电极，每个内部电极包含一落在预定的表面面积内的导体，并具有位于所述一个侧表面附近的第一边缘，所述各介电层和内部电极限定叠层的方向；
多个引出电极，每个引出电极都从各第一边缘延伸到所述一个侧表面，而互相不接触，并且沿着与所述叠层方向正交的方向在所述一个侧表面处的宽度为W；沿与叠层方向正交的方向，在同一个侧表面中的各相邻引出电极的相对侧之间限定间隔G；
所述多个引出电极满足几何关系1.2≤W/G≤4.0。
2.如权利要求1所述的叠层电容器，其中，还包括被设置在一个侧表面处并沿叠层方向延伸的多个外部电极，每个外部电极与每个引出电极电接触。
3.如权利要求2所述的叠层电容器，其中，每个外部电极的宽度等于所述引出电极的宽度。
4.如权利要求2所述的叠层电容器，其中，所述介电元件、多个内部电极和多个外部电极结合，给出为矩形的平行六面体形状，它的纵长侧面恰为所说的一个侧表面；第二侧面实质垂直于所述纵长侧面并垂直于所述叠层方向；还有第三侧面是沿着叠层方向延伸的；所述纵长侧面的长度在1.8mm-2.5mm范围内，第二侧面的长度在1.1mm-1.3mm范围内，而第三侧面的长度在0.5mm-1.3mm范围内。
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