CN100559564C - 半导体集成电路器件及其制造方法 - Google Patents

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Abstract

一种制造集成电路的方法，它包含下列步骤：以氮化硅(14)和侧壁间隔(16)作为掩模，利用干法腐蚀方法，在衬底(1)的隔离区中制作沟槽(2a)；从氮化硅(14)清除侧壁间隔(16)；以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面，使其剖面具有圆度。

Description

半导体集成电路器件及其制造方法
本申请是申请人为株式会社日立制作所和日立超大规模集成电路系统株式会社、申请日为1999年12月10日、申请号为99816394.5、发明名称为“半导体集成电路器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及到半导体集成电路器件及其制造技术，确切地说是涉及到用来制作细微MISFET(金属绝缘体半导体场效应晶体管)的器件隔离结构以及可用于其制作工艺的技术。
背景技术
随着半导体芯片或元件的尺寸减小和集成度提高，引进了绝缘膜被埋置在硅衬底中确定的各个沟槽内的浅沟槽隔离(SGI)，作为代替硅局部氧化(LOCOS)方法的一种器件隔离结构。
上述的浅沟槽隔离由于下列原因而被认为比LOCOS方法更有利于确保阈值特性以及降低结漏电和背栅效应：(a)能够减小器件隔离间距，(b)容易控制器件隔离膜的厚度和设定场的反向电压，以及(c)由于借助于在各个沟槽内部的侧壁和其底部分别注入杂质而能够将防止反型层分隔于扩散层与沟道区。
用来制作浅沟槽隔离的普通方法如下：首先，对硅衬底进行热氧化，从而在其表面上形成薄的氧化硅膜。然后，用CVD(化学气相淀积)方法在其上淀积氮化硅膜。接着，以光刻胶膜作为掩模，用干法腐蚀方法清除位于器件隔离区中的各个氮化硅膜。然后，以留在各个有源区中的氮化硅膜作为掩模，用干法腐蚀方法在衬底中确定沟槽。
接着，利用CVD方法，在包括沟槽内部的衬底上淀积厚的氧化硅膜。然后，对衬底进行热处理，埋置在沟槽内部的氧化硅膜从而被精巧地致密化。然后，利用诸如回腐蚀或化学机械抛光(CMP)之类的抛光工艺，清除氮化硅膜上的氧化硅膜，再清除不需要的氮化硅膜，从而完成浅沟槽隔离。例如在日本专利申请公开No.Hei 02-260660、No.Hei04-303942、No.Hei 08-97277等中，描述了浅沟槽隔离。
发明内容
本发明人已经发现，对制作在对应于各个有源区的衬底表面上的栅氧化膜进行的减薄(局部减薄)，可能在有源区周边部分被局部地减薄，从而在上述器件隔离结构中出现低栅电压引起漏电流流动的现象(所谓MOS-IV弯折特性)。作为一种解决此问题的措施，本发明人讨论了一种用来对有源区周边部分进行倒圆(对其进行倒圆加工)的技术。
结果，本发明人已经发现，用来在衬底中确定沟槽之后对各个有源区的周边部分进行倒圆的这一技术(倒圆加工)存在一个问题，亦即，由于需要高温热氧化工艺，故制作在各个沟槽内壁上的热氧化膜可能由于倒圆加工时的热氧化工艺而生长到有源区侧，从而减小有源区的尺寸，因而可能成为各个MISFET提高集成度和减小尺寸的障碍。
亦即，当倒圆加工是不充分的减薄(局部减薄)时，在用来形成栅氧化膜的氧化时，就出现栅氧化膜被稀疏地形成在各个指出的有源区的周边部分处，以及由MOS-IV弯折特性造成的各个MISFET的阈值电压变化的问题。作为其措施，必须充分地进行倒圆加工。然而，当对有源区周边部分进行充分倒圆时，有源区(确切地说是各个MISFET的栅宽度的方向)变窄。因此，不能确保有源区的尺寸(确切地说是MISFET的栅宽度)，半导体元件的尺寸因而无法减小。此外，这可能成为对各个浅沟槽隔离的宽度进行小型化以及减小半导体元件的尺寸以便得到高的集成度的一个障碍。
本发明的目的是提供一种能够预先压缩MISFET尺寸的技术。
本发明的另一目的是提供一种能够有助于减小各个浅沟槽隔离的宽度尺寸的技术。
从本说明书的描述和附图中，本发明的上述和其它目的以及新颖特点将变得明显。
以下简要地对本申请所公开的典型的发明描述如下：
(1)根据本发明的半导体集成电路器件的制造方法，它包含下列步骤：
(a)提供半导体衬底，所述半导体衬底具有在主表面的第一区域上形成的第一掩模、在所述主表面的第二区域上形成的第二掩模和分别在所述第一和所述第二掩模的侧面上形成的第一侧壁间隔和第二侧壁间隔，
其中所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(b)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽，在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(c)用绝缘膜埋置所述第一和所述第二沟槽；
(d)清除所述第一和所述第二掩模；
(e)在所述步骤(d)之后，在所述第一区域和所述第二区域上形成第一氧化硅膜；以及
(f)在选择性地清除形成于所述第一区域上的所述第一氧化硅膜之后，在所述第一区域上形成厚度比所述第一氧化硅膜薄的第二氧化硅膜。
(2)根据项目1的方法，其中使用热氧化方法来形成所述第一和所述第二氧化硅膜。
(3)根据项目1的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
(4)根据项目1的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
(5)根据本发明的半导体集成电路器件的制造方法，它包含下列步骤：
(a)提供半导体衬底，所述半导体衬底具有在主表面的第一区域上形成的第一掩模、在所述主表面的第二区域上形成的第二掩模和分别在所述第一和所述第二掩模的侧面上形成的第一侧壁间隔和第二侧壁间隔，
其中所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(b)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽，在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(c)用绝缘膜埋置所述第一和所述第二沟槽；
(d)清除所述第一和所述第二掩模；
(e)在所述步骤(d)之后，通过热氧化在所述第一区域和所述第二区域上形成第一氧化硅膜；以及
(f)在选择性地清除形成于所述第一区域上的所述第一氧化硅膜之后，通过热氧化在所述第一区域上形成厚度比所述第一氧化硅膜薄的第二氧化硅膜。
(6)根据项目5的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
(7)根据项目6的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
(8)根据本发明的半导体集成电路器件的制造方法，它包含下列步骤：
(a)提供半导体衬底，所述半导体衬底具有在主表面的第一区域上形成的第一掩模和在所述主表面的第二区域上形成的第二掩模；
(b)分别在所述第一和所述第二掩模的侧面上形成第一侧壁间隔和第二侧壁间隔，
其中所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(c)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽，在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(d)用绝缘膜埋置所述第一和所述第二沟槽；
(e)清除所述第一和所述第二掩模；
(f)在所述步骤(e)之后，在所述第一区域和所述第二区域上形成第一氧化硅膜；以及
(g)在选择性地清除形成于所述第一区域上的所述第一氧化硅膜之后，在所述第一区域上形成厚度比所述第一氧化硅膜薄的第二氧化硅膜。
(9)根据项目8的方法，其中使用热氧化方法来形成所述第一和所述第二氧化硅膜。
(10)根据项目8的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
(11)根据项目8的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
(12)根据本发明的半导体集成电路器件的制造方法，它包含下列步骤：
(a)在第一区域上形成第一掩模；
(b)在第二区域上形成第二掩模；
(c)在所述第一掩模的侧面上形成第一侧壁间隔；
(d)在所述第二掩模的侧面上形成第二侧壁间隔，使得所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(e)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽；
(f)在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(g)用绝缘膜埋置所述第一和所述第二沟槽。
(13)根据项目12的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
(14)根据本发明的半导体集成电路器件，它包含：
有源区；
与所述有源区相邻的浅沟槽隔离；以及
在所述有源区中形成的具有栅极的半导体元件，
其中，所述有源区的宽度与所述浅沟槽隔离的宽度之和构成所述栅极的栅宽度方向上的最小间距并且所述有源区的宽度被设置成大于所述最小间距的一半。
(15)根据项目14的半导体集成电路器件，其中所述最小间距的一半是根据光刻分辨率极限确定的最小加工尺寸。
(16)根据项目14或15的半导体集成电路器件，其中所述半导体元件构成存储器单元。
(17)根据项目14-16中任一项的半导体集成电路器件，其中所述栅极构成存储器中的字线。
(18)根据项目14-17中任一项的半导体集成电路器件，其中所述有源区的周边部分成形为被倒圆后的凸圆剖面的形状。
(19)根据项目14-18中任一项的半导体集成电路器件，其中所述半导体元件的栅绝缘膜的厚度在所述有源区的中央部分和周边部分是相等的。
(20)根据项目14-19中任一项的半导体集成电路器件，其中形成在所述有源区中的所述半导体元件由MISFET组成。
(21)根据项目20的半导体集成电路器件，其中所述MISFET构成DRAM中存储器单元的一部分。
(22)根据本发明的半导体集成电路器件，它包含：
第一有源区；
与所述第一有源区相邻的第二有源区；
在所述第一有源区和所述第二有源区之间形成的浅沟槽隔离；以及
在所述第一有源区中形成的具有栅极的半导体元件，
其中，所述第一有源区的宽度和在所述第一有源区与所述第二有源区之间所确定的间隔之和，构成所述栅极的栅宽度方向上的最小间距，并且所述第一有源区的宽度被设置成大于所述最小间距的一半。
(23)根据项目22的半导体集成电路器件，其中所述最小间距的一半是根据光刻分辨率极限确定的最小加工尺寸。
(24)根据项目22或23的半导体集成电路器件，其中所述半导体元件构成存储器单元。
(25)根据项目22-24中任一项的半导体集成电路器件，其中所述栅极构成存储器中的字线。
(26)根据项目22-25中任一项的半导体集成电路器件，其中所述第一有源区的周边部分成形为被倒圆后的凸圆剖面的形状。
(27)根据项目22-26中任一项的半导体集成电路器件，其中所述半导体元件的栅绝缘膜的厚度在所述第一有源区的中央部分和周边部分是相等的。
(28)根据项目22-27中任一项的半导体集成电路器件，其中形成在所述第一有源区中的所述半导体元件由MISFET组成。
(29)根据项目28的半导体集成电路器件，其中所述MISFET构成DRAM中存储器单元的一部分。
附图说明
虽然本说明书以确切地指出并明确地对本发明的主要内容提出权利要求的权利要求而结束，但相信，从结合附图的下列描述中，能够更好地理解本发明、本发明的目的和特点、及其进一步目的、特点和优点，其中：
图1是制造半导体集成电路器件的工艺过程中的衬底的局部平面图，示出了本发明的一个实施方案；
图2是DRAM中的存储器阵列的等效电路图；
图3是沿图1中的A-A’线的衬底局部剖面图；
图4是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图5是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图6是衬底的局部平面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图7是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图8是衬底的局部平面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图9是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图10是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图11是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图12是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图13是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图14是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图15是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图16是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图17是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图18是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图19是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图20是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图21(a)和21(b)分别是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图22是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图23是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图24是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图25是衬底的局部平面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图26是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图27是衬底的局部平面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图28是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图29是衬底的局部平面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图30是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图31是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图32是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图33是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图34是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图35是衬底的局部剖面图，示出了根据本发明实施方案1的半导体集成电路器件的制造方法；
图36是衬底的局部剖面图，示出了根据本发明实施方案2的半导体集成电路器件的制造方法；
图37是衬底的局部剖面图，示出了根据本发明实施方案2的半导体集成电路器件的制造方法；
图38是衬底的局部剖面图，示出了根据本发明实施方案2的半导体集成电路器件的制造方法；
图39是衬底的局部剖面图，示出了根据本发明实施方案2的半导体集成电路器件的制造方法；
图40(a)和40(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；
图41(a)和41(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；
图42(a)和42(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；
图43(a)和43(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；
图44(a)和44(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；
图45(a)和45(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法；而
图46(a)和46(b)分别是衬底的局部剖面图，示出了根据本发明实施方案3的半导体集成电路器件的制造方法。
具体实施方式
以下参照附图来描述本发明的优选实施方案。顺便说一下，在用来描述各个实施方案的所有附图中，用相同的参考号来表示具有相同功能的元件，其各自的描述因而从略。
[实施方案1]
图1是制造工艺过程中的衬底的局部平面图，图2是DRAM中的存储器阵列的等效电路图，而图3左侧是沿图1中的A-A’线的衬底剖面图，图3右侧是沿图1中的B-B’线的衬底剖面图。
其周边分别被器件隔离沟槽即浅沟槽隔离2确定的有源区L，被制作在形成于由例如p型单晶硅组成的衬底1的主表面上的p型阱3上。如图1所示，有源区L被分别制作成沿A-A’线方向延伸的细长的岛状平面图形。还如图3所示，各个有源区L中的或对应于各个有源区L的衬底的表面(p型阱3)，其剖面形状的中央部分平坦，而周边(末端)分别成凸圆形状。
共用源和漏之一(n型半导体区10)的两个MISFET(存储器单元选择MISFET Qs)，被分别制作在有源区L中。稍后要描述的各个存储器单元选择MISFET Qs和信息存储电容性元件C，被彼此串联电连接，并构成DRAM(动态随机存取存储器)的1位存储器单元MC。如图2所示，各个存储器单元MC被电耦合到字线WL与位线BL的交点。
各个存储器单元选择MISFET Qs主要由制作在对应于有源区L的衬底1(p型阱3)的表面上的栅氧化膜7、制作在栅氧化膜7上的栅电极8、以及制作在有源区L的衬底1(p型阱3)中的一对n型半导体区10和10(源和漏)组成。如稍后将要描述的那样，n型半导体区10和10(源和漏)中的某一个被电连接到其相应的位线BL，而其另一个被电连接到各个信息存储电容性元件C的一个电极(下电极33)。
各个存储器单元选择MISFET Qs的栅电极8，与其相应的字线WL一起被集成制作。亦即，栅电极8被连接到其相应的字线WL。栅电极8(字线WL)以相同的宽度和间距即间隔，沿图1的B-B’线，亦即有源区L的横向，直线地延伸。其宽度(栅长度)(Lw)及其间距即间隔(Ls)，分别等于根据光刻分辨率极限确定的最小尺寸(例如，0.16μm＝Lw＝Ls)。
于是，对应于各个字线WL(栅电极8)的宽度(Lw)与相邻字线WL(栅电极8)之间的间距即间隔(Ls)之和的各个布线间距，被设定为二倍于最小加工尺寸。这样，由于能够减小沿各个字线WL(栅电极8)延伸方向的布线间距(Lw+Ls)，故各个存储器单元能够被小型化即减小尺寸，从而达到高的集成度。
用多晶金属结构来形成栅电极8(字线WL)，其中诸如WN(氮化钨)和W(钨)之类的势垒金属膜被层叠在用诸如P(磷)的n型杂质掺杂的低阻多晶硅膜上。平面图形与栅电极8(字线WL)相同的氮化硅膜9，被制作在各个栅电极8(字线WL)上。
如稍后要描述的那样，位线BL沿其与字线WL(栅电极8)相交的方向，以相同的线宽和相同的间距即间隔被制作。线宽(Lw’)和间隔(Ls’)分别被定义为根据光刻分辨率极限确定的最小尺寸(例如0.16μm)(见图29)。
如上所述，对应于各个位线BL的宽度(Lw’)与相邻位线BL之间的间隔宽度(Ls’)之和的布线间距，被设定为二倍于最小加工尺寸。这样，由于能够减小沿各个位线BL延伸方向的布线间距(Lw’+Ls’)，故各个存储器单元能够被小型化即减小尺寸，从而达到高的集成度。
环绕具有有源区L的衬底1(p型阱3)的各个浅沟槽隔离(器件隔离区)2，被确定成使氧化硅膜6被埋置在确定于衬底1(p型阱3)中的深度各约为350nm的沟槽内部。氧化硅膜6的表面被整平，其高度基本上等于对应于各个有源区L的衬底1(p型阱3)的表面。用来弛豫氧化硅膜6与衬底1(p型阱3)之间产生的应力的薄的氧化硅膜11，被制作在各个浅沟槽隔离2的内壁与氧化硅膜6之间的界面处。顺便说一下，各个有源区L的短边的尺寸(a)，构成各个存储器单元选择MISFET Qs的栅宽度(a)。
下面利用图4-35，按工艺顺序来描述上述DRAM的制造方法。在这些图中，图4、5、7、9、11-20、22、24、26、28、以及30-35的左侧部分，分别是沿各个有源区L的纵向(沿图1的A-A’线的方向)的衬底1的剖面图，而其右侧部分分别是沿各个有源区L的横向(沿图1的B-B’线的方向)的衬底1的剖面图。在平面图(图6、8、25、27、和29)中，仅仅分别示出了有源区的平面图形、栅电极(字线)、位线、和连接孔(接触孔和通道孔)，而略去了绝缘膜(氧化硅膜、氮化硅膜)和构成栓塞的导电膜。
首先，在大约850℃下，对例如由电阻率约为1-10Ωcm的p型单晶硅组成的衬底1进行热氧化。在衬底1的表面上形成厚度约为10nm的薄的氧化硅膜(第一氧化硅膜)13。然后，用CVD方法，在氧化硅膜13上淀积厚度约为120nm的氮化硅膜14。氮化硅膜14与衬底1之间的氧化硅膜13，被制作来弛豫衬底1与氮化硅膜14之间的界面处产生的应力，并防止位错之类的缺陷由于应力而出现在衬底1的表面中。
接着，如图5所示，以光刻胶膜(未示出)作为掩模，用干法腐蚀方法，选择性地清除各个器件隔离区中的氮化硅膜14和位于其下的氧化硅膜13。此时，当在对应于各个器件隔离区的衬底1的表面上哪怕稍许遗留下氧化硅膜，也会导致出现外来物质。因此，衬底1被过腐蚀，以便完全清除其表面上的氧化硅膜。对衬底1的过腐蚀量可以约为10-30nm。而且，衬底1的被过腐蚀的部分的末端最好被削尖而不垂直，因为这样容易在后续的倒圆加工时变圆。
如图5和6所示，留在衬底1上的各个氮化硅膜14，被制作成确定各个有源区L的细长的岛状平面图形。其沿B-B’线延伸的短边的尺寸(W)以及相邻氮化硅膜14之间的间隔(S)，分别等于根据光刻分辨率极限确定的最小尺寸(例如，0.16μm＝W＝S)。其沿A-A’线延伸的各个氮化硅膜14的长边的尺寸，等于5倍于短边的尺寸(W)(例如，0.8μm)。
于是，在本发明中，由于在后续工艺中制作的各个位线BL的宽度Lw’以及相邻位线BL之间的间隔Ls’，分别被设定为根据光刻分辨率极限确定的最小尺寸，故确定有源区L的各个氮化硅膜14的短边的尺寸(W)以及相邻氮化硅膜14之间的间隔(S)，被分别设定为这一最小尺寸。
接着，如图7和8所示，对用CVD方法淀积在衬底1上的氧化硅膜进行各向异性腐蚀，从而形成其各个氮化硅膜14的相应侧壁上的侧壁间隔16。
上述各个侧壁间隔16的膜厚(间隔长度)Lsi，被设定为5-40nm，10-20nm较好，大约15nm更好。在后续工艺中，当执行热氧化工艺，以便在间隔长度小于5nm的有源区L的周边部分上执行倒圆加工时，后工艺有源区L的短边的尺寸可能变得小于根据光刻分辨率极限确定的最小尺寸(例如，0.16μm)。另一方面，当间隔长度Lsi超过40nm时，各个有源区L的周边部分的倒圆量变得不足。而且由于后续工艺中具有器件隔离区的衬底1中确定的各个沟槽2a的形状比(对应于各个沟槽的深度/宽度)变大，故待要埋置在沟槽2a中的氧化硅膜6的覆盖率以及其表面的平坦性，导致不充分性。
接着，如图9所示，在衬底1中注入杂质离子，从而对用作后续工艺中的各个有源区L的周边部分的区域中的衬底1的表面造成损伤。此时，由于用作各个有源区L的周边部分的区域位于各个侧壁间隔16下方，故相对于衬底1的主表面以对角线注入杂质离子，以便损伤此区域中的衬底1。虽然杂质离子的注入不是主要的工艺，但若衬底1的表面预先被损伤，使硅的共价键局部地被切断，则当衬底被热氧化时，容易使各个有源区L的周边部分倒圆。当像Ge(锗)或As(砷)这样的大原子量元素被用作杂质时，有可能仅仅损伤对应于各个有源区L的周边部分的衬底1的表面。
接着，用例如SC-1溶液(氨溶液/过氧化氢溶液的混合液)和SC-2溶液(盐酸/过氧化氢溶液的混合液)进行清洗，以清除留在衬底1表面上的外来物质。而且，借助于用氢氟酸清洗而清除衬底1表面上的天然氧化膜。虽然这不是主要工艺，但在后续工艺中，执行了时间比通常对衬底1表面的各向同性腐蚀更长的上述清洗的各个有源区L的周边部分容易倒圆，从而在各个侧壁间隔16下方的衬底1中产生凹进。
接着，如图11所示，以氮化硅膜14和侧壁间隔16作为掩模，用干法腐蚀方法，在对应于各个器件隔离区的衬底1中确定深度各约为350nm的沟槽2a。当用来腐蚀衬底1的气体(例如CF4+O2)的组分根据确定各个沟槽2a以及对沟槽2a的侧壁形成大约80度斜角而被调整时，后续工艺中淀积的氧化硅膜6变得容易被埋置在沟槽2a中。但不用说，倾斜的角度受到各个沟槽的深度和宽度的限制。
接着，如图12所示，采用湿法腐蚀方法，用氢氟酸清除氮化硅膜14侧壁上的侧壁间隔16。顺便说一下，这不是主要工艺。但当在上述湿法腐蚀，且各个侧壁间隔16下方的衬底1的表面被稍许倒圆之后，执行使用SC-1溶液之类的湿法腐蚀时，各个有源区L的周边部分在接下来的热氧化工艺中变得容易倒圆。
于是，在本实施方案中，以氮化硅膜14和制作在其侧壁上的侧壁间隔16作为掩模，用干法腐蚀方法，在对应于器件隔离区的衬底1中确定沟槽2a。于是，各个有源区L的实际尺寸W’变得比确定有源区L的氮化硅膜14的尺寸W大，大出的尺寸相当于各个侧壁间隔16的厚度(间隔长度)Lsi的二倍(W’＝W+2Lsi＞W)。另一方面，相邻有源区L之间沿其横向延伸的间隔(S’＝S-2Lsi＜S)相应地变窄。于是，当确定有源区L的各个氮化硅膜14的短边的尺寸(W)以及相邻氮化硅膜14之间的间隔，分别被设定为根据光刻分辨率极限确定的最小尺寸(W＝S＝最小尺寸)时，各个有源区L的短边实际可得到的尺寸W’(＞W)变得大于根据光刻分辨率极限确定的最小尺寸，而相邻有源区L之间沿其横向延伸的间隔(各个沟槽2a的尺寸)S’(＜S)变得小于最小尺寸。
接着，如图13所示，在大约850-1000℃的温度下，对衬底1进行热氧化，从而在沟槽2a内壁上形成厚度约为10nm的氧化硅膜11。氧化硅膜11被制作来恢复已经在各个沟槽2a内壁中产生的干法腐蚀的损伤，并弛豫后续工艺中埋置在各个沟槽2a内的氧化硅膜6与衬底1(p型阱3)之间的界面处产生的应力。由于执行了这一热氧化工艺，故对应于各个有源区L的周边部分的衬底1的表面经受到倒圆处理，于是导致具有凸圆的剖面形状。
如上所述，在沟槽2a被确定在具有器件隔离区的衬底1中时，各个有源区L的尺寸大于确定有源区L的各个氮化硅膜14的尺寸(大出的尺寸相当于各个侧壁间隔16的厚度的二倍)。因此，比之氮化硅膜14的尺寸(W)，即使在各个沟槽2a的内壁上形成厚度约为10nm的薄的氧化硅膜11，各个有源区L的尺寸(a)也不减小。如上所述，根据本实施方案，能够对各个有源区L末端处的衬底1表面进行倒圆加工而不减小有源区L的尺寸。
顺便说一下，用来对各个有源区L的周边部分进行倒圆的上述热氧化工艺，可以在各个部分执行2次。由于此时在第一热氧化工序中末端变圆到一定程度，故第二次热氧化工序能够容易地倒圆末端。
当氧化硅膜11的厚度变得过度厚时，在各个有源区L的周边部分和各个沟槽2a的内壁上产生应力，而且各个有源区L的尺寸减小，致使缺陷易于出现。于是，当在各个部分执行2次热氧化工序时，例如，在第一热氧化工序中，末端可以被充分倒圆，而第二热氧化工序可以被设定为轻微热处理，其程度相当于改进各个有源区L的周边部分和各个沟槽2a的内壁的形状。为了弛豫上述的应力，在清除侧壁间隔16之后执行热氧化工序之前，可以在高温和氢气氛中对衬底1进行热处理。而且，在执行倒圆处理之后，可以用湿法腐蚀方法，用氢氟酸之类清除氧化硅膜11，或可以减薄氧化硅膜11的厚度。
接着，如图14所示，用CVD方法，在包括各个沟槽2a内部的衬底1上淀积氧化硅膜6。淀积在其上的氧化硅膜6的厚度(例如厚度约为450-500nm)，比各个沟槽2a的深度更厚，以便埋置在各个沟槽2a内，不留任何空间。用具有良好台阶覆盖率的薄膜生长或淀积方法来淀积氧化硅膜6，如利用CVD方法，用例如氧和四乙氧基硅烷((C2H5)4Si)生长的氧化硅膜的情况。顺便说一下，在淀积氧化硅膜6的工序之前，可以用CVD方法，将氮化硅膜(未示出)薄薄地淀积在各个沟槽2a的内壁上。这一氮化硅膜具有防止各个沟槽2a的内壁上的薄的氧化硅膜11在使埋置在各个沟槽2a中的氧化硅膜6致密化时在有源区L侧生长得厚的功能。
接着，借助于在大约1000-1150℃的温度下对衬底1进行热氧化而执行致密化，用来改进氧化硅膜6的质量。然后，如图15所示，用化学机械抛光(CMP)方法，对提供在各个沟槽2a上的氧化硅膜6进行抛光，从而整平其表面。这一抛光执行时，用覆盖对应于各个有源区L的衬底1的氮化硅膜14作为停止层。轻微过抛光到各个氮化硅膜14的表面被暴露而位于各个氮化硅膜14上的氧化硅膜6不留下的程度所用的时间，被确定为终点。
当氧化硅膜6被整平时，以各个光刻胶膜作为掩模，首先清除位于各个氮化硅膜14上的氧化硅膜6。接着，光刻胶膜被清除，然后可以用CMP方法抛光留在各个沟槽2a上的氧化硅膜6。而且，在整平氧化硅膜6之后，可以执行氧化硅膜6的致密化。此时，由于其致密化是在氧化硅膜6的厚度薄的情况下进行的，故比之其抛光之前致密化厚的氧化硅膜6的情况，能够降低热处理条件。利用至此的各个工序，就基本上完成了各个沟槽2a中埋置有氧化硅膜6的各个浅沟槽隔离2。
接着，利用湿法腐蚀方法，用热磷酸清除覆盖对应于各个有源区L的衬底1的各个氮化硅膜14，从而暴露位于其下方的各个氧化硅膜13。当这一腐蚀完成时，高度等于氮化硅膜14的厚度的台阶出现在氧化硅膜13的表面与埋置在各个浅沟槽隔离2中的氧化硅膜6的表面之间。
接着，如图17所示，当位于对应于各个有源区L的衬底1的表面上的氧化硅膜13被氢氟酸湿法腐蚀时，对应于各个有源区L的衬底1的表面被暴露，且位于各个浅沟槽隔离2中的氧化硅膜6的表面同时被腐蚀，致使台阶被降低。
当上述的湿法腐蚀完成时，位于浅沟槽隔离2中的各个氧化硅膜6的末端，亦即位于邻接氮化硅膜14的区域中的各个氧化硅膜6的侧面和上表面，也遭遇到腐蚀剂。因此，比之远离有源区L的各个部分，其腐蚀量增加。但由于各个有源区L的尺寸大于本实施方案中的氮化硅膜14的尺寸，故在氮化硅膜14已经被清除时，各个氧化硅膜6的末端位于有源区L侧上而不是各个浅沟槽隔离2的末端上。因此，即使各个氧化硅膜6的末端的腐蚀量增加，各个浅沟槽隔离2的末端处的氧化硅膜6也不明显地凹陷。
接着，如图18所示，在大约850℃下对衬底1进行热氧化，从而在对应于各个有源区L的衬底1的表面上形成厚度约为10nm的薄的氧化硅膜17。氧化硅膜17被制作来缓解损伤对衬底1的影响及其由杂质离子注入造成的沾污，这一制作在下面的工序中进行。
接着，如图19所示，通过氧化硅膜17，在衬底1中离子注入p型杂质(硼)和n型杂质(例如磷)，以便形成阱(p型阱3和n型阱4)。为了形成其中制作各个存储器单元选择MISFET Qs的沟道的p型半导体区(未示出)，p型杂质(硼)通过上述的各个氧化硅膜17被离子注入到衬底1中。用来形成阱(p型阱3和n型阱4)的杂质离子，以高的能量被注入到衬底1的深的区域中，而用来形成各个沟道的杂质离子，以低的能量被注入到衬底1的浅的区域中。
接着，如图20所示，在大约950℃下对衬底1进行热处理，以便使这些杂质扩散，从而形成p型阱3和n型阱4。位于p型阱3下方的n型阱4，被制作来防止噪声通过衬底1从未示出的输入/输出电路等进入到p型阱3中。
接着，利用湿法腐蚀方法，用氢氟酸清除提供在衬底1的表面上的氧化硅膜17，然后在大约800-850℃的温度下对衬底1进行热氧化，从而在其表面上形成厚度约为7nm的清洁的栅氧化膜7。由于对应于各个有源区L的周边部分的衬底1的表面配备有上述的凸圆，故栅氧化膜7的厚度在各个有源区L的中央部分和周边部分处变得基本上相等。
栅氧化膜7可以由部分包含氮化硅的氮氧化硅膜组成。由于氮氧化硅膜比之氧化硅膜具有高的限制或控制薄膜中界面态出现以及降低电子陷阱的作用，故能够改善栅氧化膜7的热载流子电阻。为了制作氮氧化硅膜，可以在例如像NO或NO2这样的含氮气的气氛中对衬底1进行热氧化。
由于以这种方式提供了各个有源区L的倒圆的周边部分，故防止了在各个有源区L的周边部分处出现各个栅氧化膜7的厚度的减薄缺陷，并防止了基于栅电压的电场集中到各个有源区L的周边部分上。于是有可能防止出现漏电流由于低的栅电压而流动的MOS-IV弯折特性(即峰值特性)以及各个栅氧化膜7的耐压下降，从而改善了各个存储器单元选择MISFET Qs的特性。而且，由于防止了在各个有源区L的周边部分处出现漏电流，故各个存储器单元的刷新特性得到了改善。而且，防止了出现由减薄和MOS-IV弯折特性造成的各个MISFET的阈值电压的变化。
图21(a)是当已经制作了栅氧化膜7时，衬底1的沿B-B’线延伸方向的剖面图。如图所示，在至此所完成的工艺中，各个有源区L的短边尺寸(a)变得大于或等于氮化硅膜14的短边尺寸(W)(a≥W)。而且，相邻有源区L之间沿短边方向的间距即间隔(各个浅沟槽隔离2的尺寸)(b)，变得小于或等于相邻氮化硅膜14之间的间隔(S)(b≤S)。亦即，当各个氮化硅膜14的短边尺寸(W)和相邻氮化硅膜14之间确定的间隔(S)分别被设定为根据光刻分辨率极限确定的最小尺寸(例如0.16μm)时，各个有源区L的短边尺寸(a)达到大于或等于最小尺寸。
另一方面，当借助于仅仅用各个氮化硅膜14作为掩模而不在用来确定各个有源区的氮化硅膜14的各个图形的相应的侧壁上形成侧壁间隔16的干法腐蚀来确定各个浅沟槽隔离，然后用对应于图13的倒圆加工来倒圆各个有源区的周边部分时，各个有源区的周边部分根据这一倒圆工艺被充分地倒圆。因此，各个有源区L的短边尺寸(a’)变得小于用来确定各个有源区L的尺寸的各个氮化硅膜14的短边尺寸(W)(a’＜W)，而且，相邻有源区L之间沿短边方向延伸的间距即间隔(对应于浅沟槽隔离2的尺寸)(b’)，变得大于氮化硅膜14之间确定的间隔(S)(b’＞S)。亦即，由于此时有源区L不能确保根据光刻分辨率极限确定的最小尺寸，故无法制作存储器单元。
于是，即使都被用来确定有源区的氮化硅膜14的图形的宽度(W’)和氮化硅膜14的图形之间的间隔(S’)分别被设定为用于存储器单元高密度集成的根据光刻分辨率极限确定的最小加工尺寸，用作各个MISFET Qs的栅宽度的有源区L的短边尺寸(a)也达到最小加工尺寸或更大。因此，能够减小MISFET Qs的尺寸。于是，沿位线BL方向的布线间距(Lw’+Ls’)被设定为二倍于最小加工尺寸，以达到高密度集成，且能够确保有源区L的尺寸(a)，从而能够减小MISFET Qs的尺寸。
接着，如图22所示，在其对应的栅氧化膜7上制作栅电极8(字线WL)。借助于例如用CVD方法，在其对应的栅氧化膜7上淀积用磷(P)掺杂的低阻多晶硅膜，然后用溅射方法在低阻多晶硅膜上淀积WN膜和W膜，进一步用CVD方法在这些膜上淀积氮化硅膜9，然后以光刻胶膜作为掩模，用干法腐蚀方法对这些膜进行图形化，来制作栅电极8(字线WL)。各个栅电极8(字线WL)被制作成其线宽(栅长度)和其间的间隔分别被设定为根据光刻分辨率极限确定的最小尺寸(例如0.16μm)。
图23是衬底1沿栅电极8(字线WL)延伸方向的剖面图。如图所示，字线WL延伸跨过有源区L的短边和浅沟槽隔离2，并起分别制作在对应于有源区L的衬底1的表面上的栅氧化膜7的上部处的存储器单元选择MISFET Qs的栅电极8的作用。由于如上所述在本实施方案中，埋置在各个浅沟槽隔离2中的氧化硅膜6的表面在有源区L的周边部分附近向下凹陷不大，故栅氧化膜7的末端达不到其中用来形成沟道的杂质浓度被降低了的浅沟槽隔离2的侧壁。于是有可能防止存储器单元选择MISFET Qs的阈值电压发生变化。
接着，n型杂质(磷或砷)被离子注入到p型阱3中，以形成n型半导体区10(源和漏)，从而完成图1和3所示的存储器单元选择MISFET Qs。
接着，如图24所示，用CVD方法，在衬底1上淀积厚度约为50-100nm的氮化硅膜18，并用CVD方法，在氮化硅膜18上淀积厚度约为600nm的氧化硅膜20。然后，用CMP方法，对氧化硅膜20进行抛光，致使其表面得到整平。
接着，如图25和26所示，以光刻胶膜(未示出)作为掩模，对位于存储器单元选择MISFET Qs的源和漏(n型半导体区10)上的氧化硅膜20和氮化硅膜18进行干法腐蚀，以便在源和漏(n型半导体区10)之一上确定接触孔21，并在其另一个上确定接触孔22。然后，栓塞23被分别制作在这些接触孔21和22内部。用氮化硅膜18作为腐蚀掩模，以与栅电极8自对准的方式来确定接触孔21和22。而且，借助于在包括接触孔21和22内部的氧化硅膜20上淀积用磷(P)之类的n型杂质掺杂的低阻多晶硅膜，然后对多晶硅膜进行回腐蚀(或用CMP方法对其进行抛光)，从而仅仅将其留在接触孔21和22内部，来制作栓塞23。
接着，如图27和28所示，用CVD方法，在氧化硅膜20上淀积厚度约为200nm的氧化硅膜24，然后以光刻胶膜(未示出)作为掩模进行干法腐蚀，从而分别在接触孔21(栓塞23)上确定通道孔25。如图24所示，通道孔25被制作成细长图形，使其各个部分延伸在浅沟槽隔离2上。
接着，如图29和30所示，栓塞26被分别制作在通道孔25内部，然后在氧化硅膜24上制作位线BL。制作栓塞26的制作方法是：借助于用溅射方法，在包括通道孔25内部的氧化硅膜24上淀积Co膜(或Ti膜)，进一步用CVD方法，在其上淀积TiN膜和W膜，然后用CMP方法抛光位于氧化硅膜24上的W膜、TiN膜、和Co膜(或Ti膜)，从而仅仅在通道孔25内留下这些膜。
而且，借助于用溅射方法，在氧化硅膜24上淀积厚度约为200nm的W膜，然后以光刻胶膜(未示出)作为掩模，对W膜进行干法腐蚀，来制作位线BL。位线BL被制作成以相同的宽度和相同的间距即间隔沿正交于栅电极8(字线WL)的方向(沿A-A’线的方向)直线延伸。各个位线BL的宽度Lw’以及相邻位线BL之间确定的间隔Ls’，被分别确定为根据光刻分辨率极限确定的最小尺寸(例如0.16μm＝Lw’＝Ls’＝Lw＝Ls)。
接着，如图31所示，用CVD方法，在各个位线BL上淀积厚度约为300nm的氧化硅膜27。然后，对氧化硅膜27和提供在其下方的氧化硅膜24进行干法腐蚀，从而分别形成接触孔22(栓塞26)上的通道孔28。
为了防止下一个工序中制作在通道孔28内部的栓塞29与位线BL短路，通道孔28的直径被确定为小于根据光刻分辨率极限确定的最小尺寸。具有这种微小直径的通道孔28，用例如下列方法来确定。
首先，在各个位线BL上淀积氧化硅膜27，然后在氧化硅膜27上淀积第一多晶硅膜(未示出)。接着，用光刻胶膜作为掩模，对多晶硅膜进行干法腐蚀，从而在接触孔22(栓塞26)正上方的多晶硅膜中确定通道孔。各个通道孔的直径将被确定为根据光刻分辨率极限确定的最小尺寸。
接着，在包括通道孔内部的第一多晶硅膜上淀积第二多晶硅膜，然后进行各向异性腐蚀，从而使其仅仅留在通道孔的内壁上，从而在通道孔的内壁上形成侧壁间隔。于是，各个通道孔的直径变得小于根据光刻分辨率极限确定的最小尺寸。
接着，以第一多晶硅膜和侧壁间隔作为掩模，用干法腐蚀方法，在氧化硅膜27的底部和位于其下方层中的氧化硅膜24中确定通道孔28。然后，用腐蚀方法清除不必要的第一多晶硅膜和侧壁间隔。
接着，如图32所示，在通道孔28内部形成栓塞29，然后，用CVD方法，在其相应的氧化硅膜27上淀积厚度约为100nm的氮化硅膜30。接着，用CVD方法，在氮化硅膜30上淀积厚度约为1.3μm的厚的氧化硅膜31。借助于例如在包括通道孔28内部的氧化硅膜27上淀积用诸如磷(P)的n型杂质掺杂的低阻多晶硅膜，并对多晶硅膜进行回腐蚀，从而使其仅仅留在通道孔28内部，来制作栓塞29。而且，氮化硅膜30在下一个工序中被用作对氧化硅膜31进行干法腐蚀时的腐蚀停止层。
接着，如图33所示，以光刻胶膜(未示出)作为掩模，对氧化硅膜31进行干法腐蚀，然后，对位于氧化硅膜31下方层中的氮化硅膜30进行湿法腐蚀，从而确定通道孔28上的沟槽32。
接着，如图34所示，用CVD方法，在包括沟槽32内部的氧化硅膜31上淀积厚度约为50nm的用诸如磷(P)的n型杂质掺杂的低阻多晶硅膜，然后用回腐蚀方法清除氧化硅膜31上的多晶硅膜，从而分别沿沟槽32的内壁形成下电极33。
接着，如图35所示，在下电极33上制作由例如氧化钽膜组成的电容性绝缘膜34以及例如由TiN膜组成的上电极35。为了形成电容性绝缘膜34和上电极35，首先在包括沟槽32内部的氧化硅膜31上淀积厚度约为20nm的薄的氧化钽膜，然后用CVD方法和溅射方法，在氧化钽膜上淀积TiN膜，从而将TiN膜埋置在沟槽32内部而无任何空隙。然后，以光刻胶膜(未示出)作为掩模，用干法腐蚀方法对TiN膜和氧化钽膜进行图形化。于是形成各个信息存储电容性元件C，它包含由多晶硅膜组成的下电极33、由氧化钽膜组成的电容性绝缘膜34、以及由TiN膜组成的上电极35。根据至此的各个工序，完成了DRAM中的各个存储器单元，它由存储器单元选择MISFET Qs和与其串联连接的信息存储电容性元件C组成。
然后，在信息存储电容性元件C上制作对应于二层左右的Al(铝)布线即互连，并在Al互连上进一步制作表面保护膜。但其描述从略。
[实施方案2]
图36是衬底1的剖面图，示出了以氮化硅膜14和制作在其侧壁上的侧壁间隔16(在同一个图中未示出)作为掩模，用干法腐蚀方法在对应于器件隔离区的衬底1中确定沟槽2a，再用湿法腐蚀方法清除侧壁间隔16，然后对衬底1进行热氧化，从而在沟槽2a内壁上形成薄的氧化硅膜11，并对对应于各个有源区L的周边部分的衬底1的表面进行倒圆加工的情况。至此所用的工序，与前述实施方案1所述的工序(见图4-13)相同。
接着，如图37所示，用干法腐蚀工艺等，对氮化硅膜14进行各向同性腐蚀。由于这一腐蚀，氮化硅膜14的尺寸被减小，且其周边部分向各个有源区L的中央侧凹陷。虽然氮化硅膜14的凹陷量被设定为例如大约20nm，但可以根据下列考虑来确定，即后续工艺中待要埋置在沟槽2a内部的氧化硅膜6，在直到制作对应于各个有源区L的衬底1的表面上的栅氧化膜7的工艺中，被凹陷到衬底1侧。
根据实施方案1所述的工艺(见图14和15)，接着，用CVD方法，在包括沟槽2a内部的衬底1上淀积氧化硅膜6，然后执行致密化，以便改善氧化硅膜6的质量。然后，用CMP方法，对位于沟槽2a上的氧化硅膜6进行抛光，以便整平其表面。根据至此所用的工艺，基本上完成了具有埋置在沟槽2a中的氧化硅膜6的浅沟槽隔离2。
接着，以相似于实施方案1的方式，利用湿法腐蚀方法，用热磷酸清除覆盖对应于各个有源区L的衬底1的氮化硅膜14，从而暴露位于其下方的氧化硅膜13。当这一腐蚀完成时，在氧化硅膜13的表面与埋置在浅沟槽隔离2中的氧化硅膜6的表面之间出现高度等于各个氮化硅膜14留下的厚度的台阶。但当位于对应于各个有源区L的衬底1表面上的氧化硅膜13被氢氟酸湿法腐蚀时，对应于有源区L的衬底1表面被暴露，同时，各个氧化硅膜6的表面被腐蚀，致使这一台阶被降低(见图39)。
当执行上述湿法腐蚀时，位于浅沟槽隔离2内的各个氧化硅膜6的末端，亦即位于与氮化硅膜14接触的区域中的氧化硅膜6的侧面以及顶部表面，也遭遇到氢氟酸。因此，腐蚀量比远离有源区L的各个部分增加。然而，由于氮化硅膜14的周边向各个有源区L的中央侧凹陷，且有源区L的周边部分与氮化硅膜14的周边部分之间的偏离量在本实施方案中被预先做得足够大，故各个氧化硅膜6的末端在已经清除氮化硅膜14时，位于更靠近有源区L中央得多而不是有源区L的周边部分。因此，即使氧化硅膜6的末端被用来降低上述各个台阶的湿法腐蚀凹陷到浅沟槽隔离2侧，在各个浅沟槽隔离2的末端处，氧化硅膜6也不明显地向下凹陷。由于后续的工艺与前述实施方案1所用的完全相同，故其描述从略。
于是，根据本实施方案，由于有可能防止出现位于各个浅沟槽隔离2中的氧化硅膜6在有源区L附近向下凹陷的失误，故能够控制各个存储器单元选择MISFET Qs的阈值电压的变化。
根据本实施方案的制造方法，用来使氮化硅膜14的周边部分向各个有源区L的中央侧凹陷，从而增加有源区L的周边部分与氮化硅膜14的周边部分之间的偏离量，作为对抗MISFET的设计规则变得极为精细，且仅仅制作氮化硅膜14侧壁上的侧壁间隔16不能控制各个氧化硅膜6在浅沟槽隔离2末端处的凹陷的情况的措施，是特别有效的。
顺便说一下，在执行用来使各个有源区L的周边部分处的衬底1的表面倒圆的热氧化工艺之后，执行上述各向同性腐蚀造成的氮化硅膜14的凹陷是可取的。由于在倒圆加工之前，亦即在氧化硅膜11被热氧化工艺制作在各个沟槽2a的内壁上之前，当执行用来使氮化硅膜14凹陷的干法腐蚀时，对应于沟槽2a内壁的衬底1的表面也被腐蚀到某种程度且各向同性地凹陷，故可以减小有源区L的尺寸。
[实施方案3]
下面描述一个实施方案，其中本发明被应用于用来制造其中DRAM和逻辑LSI被制作在同一个衬底上的LSI(以下称为“DRAM-LOGIC混合LSI“)的工艺中。
逻辑LSI的高速工作需要形成尽可能薄的栅氧化膜。另一方面，就确保耐受电压而言，在各个字线上的电位上升时要求高电压的DRAM，其栅氧化膜的厚度不能如此薄。于是，当制造DRAM-LOGIC混合LSI时，就必须制作至少二种栅氧化膜厚度彼此不同的MISFET。
在用来在同一个衬底上制作二种厚度不同的栅氧化膜的工艺中，用来在衬底上制作薄栅氧化膜的区域以及用来在其上制作厚栅氧化膜的区域，在各个浅沟槽隔离中的氧化硅膜的凹陷量方面是彼此不同的。因此，就防止各个MISFET特性的变化而言，必须采取措施来使用来制作薄栅氧化膜的区域与用来制作厚栅氧化膜的区域之间的凹陷量均匀。
图40是衬底1的剖面图，其中根据实施方案1所述的工艺(见图4-8)，氮化硅膜14被制作在具有氧化硅膜13插入其间的有源区L的衬底1上，然后，各由氧化硅膜组成的侧壁间隔16A被制作在其侧壁上。此处，图40(a)示出了具有用来制作薄的栅氧化膜的逻辑区域(第一区域)的衬底1，而图40(b)示出了具有用来制作厚的栅绝缘膜的DRAM区域(第二区域)的衬底1。至此所用的工艺在逻辑区域和DRAM区域中是完全相同的。
接着，如图41所示，用光刻胶膜41覆盖具有逻辑区域的衬底1，并对制作在DRAM区域中的氮化硅膜14的侧壁上的侧壁间隔16A进行腐蚀，从而减薄它们的膜厚(间隔长度)。于是，分别在逻辑区域和DRAM区域中形成间隔长度不同的二种侧壁间隔16A和16B。
接着清除光刻胶膜41。然后，如图42所示，以氮化硅膜14和侧壁间隔16A作为掩模，用干法腐蚀方法，在具有逻辑区域的衬底1中确定沟槽2a，并以氮化硅膜14和侧壁间隔16B作为掩模，用干法腐蚀方法，在具有DRAM区域的衬底1中确定沟槽2a。此时，由于制作在氮化硅膜14的侧壁上的侧壁间隔16A和16B的间隔长度彼此不同，故各个有源区L的周边部分与氮化硅膜14的周边部分之间的偏离量在逻辑区域与DRAM区域之间不同。亦即，从各个沟槽2a的侧壁(对应于有源区L的周边部分)到氮化硅膜14的周边部分的距离，在其中制作厚度大的侧壁间隔16A的逻辑区域中变得大。
接着，利用湿法腐蚀方法，用氢氟酸清除制作在氮化硅膜14的侧壁上的侧壁间隔16A和16B。然后，如图43所示，对衬底1进行根据实施方案1所述的热氧化，从而在沟槽2a的内壁上形成薄的氧化硅膜11，并对各个有源区L的周边部分处的衬底1的表面进行倒圆加工。然后，淀积在包括沟槽2a内部的衬底1上的氧化硅膜6被致密化，并用CMP方法抛光位于沟槽2a上的氧化硅膜6，从而将其表面整平。根据至此的工艺，基本上完成了具有埋置在沟槽2a内的氧化硅膜6的浅沟槽隔离2。
如上所述，逻辑区域中的有源区L的周边部分与氮化硅膜14的周边部分之间的距离(偏离量)大于DRAM区域中的距离。因此，位于各个浅沟槽隔离2中的氧化硅膜6的末端，在逻辑区域而不是DRAM区域的情况下，位于有源区L的中央侧上。
接着，如图44所示，根据实施方案1所述的工艺(见图16-20)，执行用湿法腐蚀方法对氮化硅膜14的清除、对氧化硅膜13的清除以及各个氧化硅膜17的制作、杂质通过氧化硅膜7的离子注入以及用热处理形成阱(p型阱3和n型阱4)、以及用湿法腐蚀方法清除氧化硅膜17。然后，在对应于逻辑区域和DRAM区域中的各个有源区L的衬底1的表面上，制作厚度约为6-7nm的清洁的栅氧化膜7。
当氧化硅膜13被湿法腐蚀时，各个氧化硅膜6的末端向浅沟槽隔离2侧凹陷。由于氧化硅膜6的末端在逻辑区域而不是DRAM区域的情况下位于各个有源区L的中央侧，故在逻辑区域的情况下，氧化硅膜6在浅沟槽隔离2的末端处的凹陷量被减小。
接着，如图45所示，用光刻胶膜42覆盖具有DRAM区域的衬底1，并利用湿法腐蚀方法，用氢氟酸选择性地清除提供在具有逻辑区域的衬底1的表面上的栅氧化膜7，从而暴露衬底1的表面。当这一腐蚀完成时，逻辑区域中的埋置在浅沟槽隔离2中的各个氧化硅膜6的表面也同时被腐蚀，其末端从而向浅沟槽隔离2侧凹陷。由于具有DRAM区域的衬底1此时被光刻胶膜42覆盖，故制作在位于这一区域中的衬底1的表面上的栅氧化膜7和位于各个浅沟槽隔离2中的氧化硅膜6不被腐蚀。结果，在各个浅沟槽隔离2末端处的氧化硅膜6的凹陷量在逻辑区域和DRAM区域中变得基本上完全相同。
接着，如图46所示，清除光刻胶膜42，然后对衬底1进行热氧化，从而在具有逻辑区域的衬底1的表面上形成厚度约为4nm的薄的栅氧化膜7A。用热氧化方法形成在具有DRAM区域的衬底1的表面上的栅氧化膜7，被进一步氧化，致使其生长成厚度约为8-9nm的厚的栅氧化膜7B。
于是，根据本实施方案，由于能够使用来形成各个薄的栅氧化膜7A的逻辑区域以及用来形成各个厚的栅氧化膜7B的DRAM区域中各个浅沟槽隔离2末端处的氧化硅膜6的凹陷量均匀，故能够减小制作在逻辑区域中的MISFET和制作在DRAM区域中的MISFET的特性的变化。
根据本实施方案，其中以氮化硅膜14以及形成在其侧壁上的侧壁间隔16A和16B作为掩模，用干法腐蚀方法，将沟槽2a确定在器件隔离区中的衬底1中，也能够得到相似于实施方案1的效果。
虽然以上用各个实施方案已经具体地描述了本发明人完成的本发明，但本发明不必局限于这些实施方案。不言而喻，能够在本发明的范围内对其进行各种各样的改变而不偏离其实质。
虽然在本发明原则上被应用于DRAM的情况下已经描述了各个实施方案，但本发明不局限于此。本发明能够被广泛地应用于各种LSI，其中精细的MISFET被制作在具有浅沟槽隔离的衬底上。
用本申请公开的典型发明得到的有利效果将简要地描述如下：
根据本发明，能够对各个有源区的周边部分进行倒圆加工而不减小有源区的尺寸。从而使得有可能便于减小MISFET的尺寸。
根据本发明，由于有可能防止位于各个浅沟槽隔离中的氧化硅膜在各个有源区周边部分附近凹陷的失效，故能够改善尺寸减小了的MISFET的特性。

Claims (12)

1.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)提供半导体衬底，所述半导体衬底具有在衬底的主表面的第一区域上形成的第一掩模、在所述主表面的第二区域上形成的第二掩模和分别在所述第一和所述第二掩模的侧面上形成的第一侧壁间隔和第二侧壁间隔，
其中所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(b)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽，在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(c)用绝缘膜埋置所述第一和所述第二沟槽；
(d)清除所述第一和所述第二掩模；
(e)在所述步骤(d)之后，在所述第一区域和所述第二区域上形成第一氧化硅膜；以及
(f)在选择性地清除形成于所述第一区域上的所述第一氧化硅膜之后，在所述第一区域上形成厚度比所述第一氧化硅膜薄的第二氧化硅膜。
2.根据权利要求1的方法，其中使用热氧化方法来形成所述第一和所述第二氧化硅膜。
3.根据权利要求1的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
4.根据权利要求1的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
5.根据权利要求2的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
6.根据权利要求5的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
7.根据权利要求1的方法，其中步骤(a)进一步包括：
提供半导体衬底，所述半导体衬底具有在衬底的主表面的第一区域上形成的第一掩模和在所述主表面的第二区域上形成的第二掩模；以及
分别在所述第一和所述第二掩模的侧面上形成第一侧壁间隔和第二侧壁间隔，
其中所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度。
8.根据权利要求7的方法，其中使用热氧化方法来形成所述第一和所述第二氧化硅膜。
9.根据权利要求7的方法，其中所述第一和所述第二氧化硅膜分别用作MISFET的栅绝缘膜。
10.根据权利要求7的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
11.一种半导体集成电路器件的制造方法，它包含下列步骤：
(a)在第一区域上形成第一掩模；
(b)在第二区域上形成第二掩模；
(c)在所述第一掩模的侧面上形成第一侧壁间隔；
(d)在所述第二掩模的侧面上形成第二侧壁间隔，使得所述第一侧壁间隔的宽度大于所述第二侧壁间隔的宽度；
(e)在所述衬底中自对准于所述第一侧壁间隔形成第一沟槽；
(f)在所述衬底中自对准于所述第二侧壁间隔形成第二沟槽；
(g)用绝缘膜埋置所述第一和所述第二沟槽。
12.根据权利要求11的方法，其中所述第一区域是构成逻辑电路的MISFET的有源区，所述第二区域是构成存储单元的MISFET的有源区。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ELPIDA MEMORY INC.

Free format text: FORMER OWNER: HITACHI CO., LTD.; APPLICANT

Effective date: 20061215

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20061215

Address after: Tokyo, Japan

Applicant after: ELPIDA MEMORY, Inc.

Address before: Tokyo, Japan

Applicant before: Hitachi, Ltd.

Co-applicant before: HITACHI ULSI SYSTEMS Co.,Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130826

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130826

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: ELPIDA MEMORY, Inc.

CP01 Change in the name or title of a patent holder

Address after: Luxemburg Luxemburg

Patentee after: Longitude Semiconductor Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS5 Laskou Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20171115

Address after: Luxemburg Luxemburg

Patentee after: PS5 Laskou Co.,Ltd.

Address before: Luxemburg, Luxemburg City

Patentee before: PS4 Russport Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181224

Address after: Dublin, Ireland

Patentee after: Longitudinal Authorization Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: Longitude Semiconductor Co.,Ltd.

TR01 Transfer of patent right
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20091111