CN100521145C - 半导体装置 - Google Patents

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Abstract

在p-型的半导体衬底(1)上形成n-型的半导体层(2)。在半导体衬底(1)和半导体层(2)的界面形成n+型的埋入杂质区域(3)。在埋入杂质区域(3)和半导体层(2)的界面形成p+型的埋入杂质区域(4)。在埋入杂质区域(3、4)的上方，半导体层(2)的上面内形成n型的杂质区域(6)。并且，在埋入杂质区域(3、4)的上方，半导体层(2)的上面内与杂质区域(6)分开形成p型的杂质区域(5)。而且，杂质区域(6)的电位高于杂质区域(5)时，杂质区域(5)和埋入杂质区域(4)由耗尽层电气分离。从而，提供可以提高半导体装置厚度方向上的耐压的技术。

Description

半导体装置
技术领域
本发明涉及半导体装置的高耐压化技术。
背景技术
一直以来，有各式各样的有关半导体装置的高耐压化技术。例如，在非专利文献1中，提出了有关二极管元件的高耐压化技术。而且，专利文献1、2中也公开了半导体装置的高耐压化技术。
非专利文献1：A.W.Ludikhuize，et al.，“Improved deviceruggedness by floating buffer ring，”The 12th International Symposiumon Power Semiconductor Devices & ICs，2000，pp.153-156
专利文献1：特开2003-92414号公报
专利文献2：特开2001-237437号公报
发明内容
且说，非专利文献1中记载的半导体装置，存在厚度方向的耐压未能充分确保的问题。
因此，本发明鉴于上述问题构思而成，其目的在于提供可提高半导体装置厚度方向的耐压的技术。
本发明的半导体装置中设有：p型的半导体衬底；在所述半导体衬底上设置的n型的半导体层；在所述半导体衬底和所述半导体层的界面设置的n型的第一埋入杂质区域；在所述半导体层和所述第一埋入杂质区域的界面设置的p型的第二埋入杂质区域；在所述第二埋入杂质区域上方的所述半导体层的上面内设置的n型的第一杂质区域；以及在所述第一埋入杂质区域上方的所述半导体层的上面内与所述第一杂质区域分开设置的p型的第二杂质区域。所述第一杂质区域上施加高于所述第二杂质区域的电位时，所述第二杂质区域和所述第二埋入杂质区域由耗尽层电气分离。
根据本发明的半导体装置，第一杂质区域上施加高于第二杂质区域的电位时，由于第二杂质区域和第二埋入杂质区域被耗尽层电气分离，第二埋入杂质区域的电位成为漂移电位。因而，第二埋入杂质区域的电位受到第一杂质区域的电位影响，比第二杂质区域的电位还要升高。因此，与第二埋入杂质区域和第二杂质区域电连接而两者同电位的情况相比，第一杂质区域和其正下方的第二埋入杂质区域之间的电位差减少。结果，第一杂质区域正下方厚度方向的耐压提高。
附图说明
图1是表示本发明实施例1的半导体装置结构的部分剖视图。
图2是本发明实施例1的半导体装置动作模拟的结果示意图。
图3是本发明实施例1的半导体装置动作模拟的结果示意图。
图4是本发明实施例1的半导体装置动作模拟的结果示意图。
图5是本发明实施例1的半导体装置动作模拟的结果示意图。
图6是表示比较对象装置结构的部分剖视图。
图7是比较对象装置动作模拟的结果示意图。
图8是比较对象装置动作模拟的结果示意图。
图9是比较对象装置动作模拟的结果示意图。
图10是比较对象装置动作模拟的结果示意图。
图11是表示本发明实施例2的半导体装置结构的部分剖视图。
图12是表示本发明实施例3的半导体装置结构的部分剖视图。
图13是本发明实施例3的半导体装置动作模拟的结果示意图。
图14是本发明实施例3的半导体装置动作模拟的结果示意图。
图15是本发明实施例3的半导体装置动作模拟的结果示意图。
图16是本发明实施例3的半导体装置动作模拟的结果示意图。
图17是表示本发明实施例4的半导体装置结构的部分剖视图。
图18是表示本发明实施例5的半导体装置结构的部分剖视图。
图19是表示本发明实施例6的半导体装置结构的部分剖视图。
图20是表示本发明实施例7的半导体装置结构的部分剖视图。
图21是表示本发明实施例8的半导体装置结构的部分剖视图。
图22是表示本发明实施例9的半导体装置结构的部分剖视图。
图23是表示本发明实施例10的半导体装置结构的部分剖视图。
图24是表示本发明实施例11的半导体装置结构的部分剖视图。
(符号说明)
1 半导体衬底，2 半导体层，3、4、34 埋入杂质区域，5～7、16、25、47、53、63 杂质区域，8 阳极，9 阴极，54 栅电极，59 漏电极，64 发射极，68 基极，69 集电极。
具体实施方式
实施例1
图1是表示本发明实施例1的半导体装置结构的部分剖视图。本实施例1的半导体装置设有二极管元件15，利用RESURF(REducedSURface Field)效应实现高耐压化。如图1所示，本实施例1的半导体装置中设有p-型的半导体衬底1。半导体衬底1例如是硅衬底，其上形成n-型的外延层即半导体层2。在半导体衬底1和半导体层2的界面形成n+型的埋入杂质区域3。而且，在埋入杂质区域3和半导体层2的界面形成p+型的埋入杂质区域4。
埋入杂质区域3、4在俯视图上均呈圆形。它们的中心略微一致。而且，埋入杂质区域3的半径大于埋入杂质区域4的半径。因而，在剖视图上，如图1所示，埋入杂质区域3的横向的端部比埋入杂质区域4的还要向外延伸。
在埋入杂质区域3、4的上方，半导体层2的上面内形成n型的杂质区域6，该杂质区域6上形成二极管元件15的阴极9。杂质区域6设于圆形的埋入杂质区域3、4中心的上方，其俯视图的形状为圆形。
埋入杂质区域3、4上方的半导体层2的上面内，与杂质区域6分开形成p型的杂质区域5。并且，在杂质区域5上形成二极管元件15的阳极8。杂质区域5到达埋入杂质区域4，在俯视图上以杂质区域6为中心，将它包围地沿着埋入杂质区域4的圆周端部形成。因而，杂质区域5在俯视图上呈圆环状。
相对于杂质区域5的杂质区域6的相反侧，半导体层2的上面内，形成与杂质区域5分开的n型的杂质区域7。该杂质区域7在不与埋入杂质区域3上的埋入杂质区域4接触的圆周端部上方，以与杂质区域5相同深度形成，但不到达埋入杂质区域3。且，杂质区域7在俯视图中与杂质区域5一起，以杂质区域6为中心，将它包围地沿着埋入杂质区域3的圆周端部形成。从而，杂质区域7在俯视图上也呈圆环状。杂质区域7上形成电极10，该电极10除了杂质区域7以外与周围绝缘。因而，杂质区域7的电位成为漂移电位。
具有上述结构的本半导体装置中，阳极8上施加接地电位，阴极9上施加数十V的正电位，因而二极管元件15上施加反向电压时，杂质区域6的电位高于杂质区域5和连接到它的埋入杂质区域4的电位，由杂质区域5及埋入杂质区域4延伸耗尽层。而且，通过RESURF效应，由杂质区域5及埋入杂质区域4包围的半导体层2的整个区域形成耗尽层。从而，半导体层2的上面附近的电场集中得以缓和，实现本半导体装置的高耐压化。
再有，本实施例1的半导体装置中，对二极管元件15施加反向电压，杂质区域6的电位高于杂质区域5时，杂质区域5和埋入杂质区域4由耗尽层电气分离。
图1中，虚线50只表示二极管元件15上施加反向电压时耗尽层端的特征部分。另外，后述的图6、11、12、17～22中的虚线50也相同。从图1的虚线50的形状可以理解，若杂质区域6的电位高于杂质区域5，从杂质区域5的下端部直到与之相接触的埋入杂质区域4的上端部形成耗尽层，使杂质区域5和埋入杂质区域4的接触部分的整个区域成为耗尽区。由此，杂质区域5和埋入杂质区域4由耗尽层电气分离。这可以通过适当调整杂质区域5的扩散深度及其杂质浓度和埋入杂质区域4的杂质浓度来实现。
另外，本实施例1中，二极管元件15上施加反向电压时，夹于杂质区域5和杂质区域7之间的半导体层2的整个区域上形成耗尽层，该耗尽层、在杂质区域5和埋入杂质区域4的接触部分形成的耗尽层以及被杂质区域5和埋入杂质区域4包围的半导体层2上形成的耗尽层连接。
如此，在本实施例1的半导体装置中，对二极管元件15施加反向电压，杂质区域6的电位高于杂质区域5时，杂质区域5和埋入杂质区域4由耗尽层电气分离。因此，即使杂质区域5上被施加接地电位等的状态下，埋入杂质区域4的电位也与杂质区域7相同，并成为漂移电位。因而，埋入杂质区域4的电位受杂质区域6的电位影响，比杂质区域5的电位上升。因此，杂质区域5和埋入杂质区域4电连接、埋入杂质区域4的电位和杂质区域5相同的情况相比，杂质区域6和其正下方的埋入杂质区域4之间的电位差减小。结果，杂质区域6正下方的本半导体装置厚度方向的耐压提高。
而且，根据RESURF效应，半导体层2的上面附近的电场集中被缓和，可充分提高本半导体装置的横向耐压，换言之，可充分提高与本半导体装置厚度方向垂直的方向上的耐压，因此，作为装置整体的耐压，是由杂质区域6正下方的厚度方向的耐压决定，而非横向耐压。如上所述，本实施例1中，由于提高了杂质区域6正下方的厚度方向的耐压，能提高装置整体的耐压。
接着，为了更加明确本发明的效果，对本实施例1的半导体装置和稍变形的上述非专利文献1的图1所示的装置(以下称为“比较对象装置”)进行动作比较。图2～5是有关本实施例1的半导体装置的动作的装置模拟结果示意图。另外，图6是表示比较对象装置结构的部分剖视图，图7～10是有关比较对象装置的动作的装置模拟结果示意图。首先，说明图6的比较对象装置。
如图6所示，在比较对象装置中，电极10与阳极8电连接。因此，杂质区域5和杂质区域7电连接。而且，若向二极管元件15施加反向电压，则使杂质区域5和埋入杂质区域4所包围的半导体层2的整个区域成为耗尽区。但是，在比较对象装置中，与本实施例1的半导体装置不同，在杂质区域5和埋入杂质区域4的接触部分几乎不形成耗尽层。这是因为电极10和阳极8电连接，若埋入杂质区域4和杂质区域5的接触部分成为耗尽区，则电极10和阴极9之间有漏电流。因而，即使杂质区域6的电位高于杂质区域5，杂质区域5和埋入杂质区域4仍为电连接的状态。因此，埋入杂质区域4的电位与杂质区域5的电位相同。
如此，图6所示的比较对象装置中，对二极管元件15施加反向电压时，由于埋入杂质区域4的电位与杂质区域5相同，杂质区域6和其正下方的埋入杂质区域4之间的电位差大于本实施例1的半导体装置。从而，降低了杂质区域6正下方的厚度方向的耐压。
接着，说明图2～5、7～10所示的装置模拟结果。图2～4、7～9表示对杂质区域5施加接地电位，对杂质区域6施加60V时的结果。图2、7表示装置内的每1V的等电位线，图4、9表示装置内的等电场线。另外，图3、8表示杂质区域5、6形成的位置的厚度方向上的电位分布，图5、10表示杂质区域5为接地电位时的阴极9的电位V1和流入二极管元件15的反向电流I1之间的关系。
还有，图2、4、7、9中表示的是图1、6所示的结构中比半导体衬底1更上方的部分，而没有示出埋入杂质区域3以及半导体层2之间的边界。另外，图2～5、7～10所示的模拟结果是将杂质区域5和杂质区域6之间的距离比图1、6明显缩窄的情况下计算的结果。因而，图2、4、7、9中，杂质区域5和杂质区域6之间明显窄于图1、6。
图3、8中四边形所示的数据是杂质区域6所形成的位置的厚度方向上的电位分布，圆形所示的数据是杂质区域5所形成的位置的厚度方向上的电位分布。图2、4、7、9的纵轴以及图3、8的横轴表示离半导体层2上面的厚度，图2、4、7、9的横轴的水平距离表示由预定位置开始的横向距离。而且，图5、10的纵轴的值表示将装置的垂直于纸面方向的厚度定为1μm时的反向电流I1的值(单位：A)，以底数为10的指数表示时的指数。例如，若I1的值为1μA(10-6A)，其值在图5、10的纵轴上表示为“-6”。
如图4、9所示，杂质区域5、6之间的半导体层2的上面附近横向集中着电场，杂质区域6的正下方则有厚度方向的电场集中。且，可根据RESURF效应缓和半导体层2的上面附近的电场集中，与半导体层2的上面附近的电场相比，杂质区域6的正下方的电场更强。
再有，由于耗尽层形成的区域形成多根等电位线，从图2的等电位线分布可以了解到从杂质区域5的下端直到与之接触的埋入杂质区域4的上端都形成了耗尽层，使杂质区域5和埋入杂质区域4的接触部分的整个区域成为耗尽区。
还有，图6的比较对象装置中，由于二极管元件15上施加了反向电压的情况下，杂质区域5和埋入杂质区域4仍然互相电连接，因此，如图8的圆形所示，埋入杂质区域4的电位成为接地电位。从而，在比较对象装置中，杂质区域6和埋入杂质区域4之间被施加60V的电压。
与此相反，本实施例1的半导体装置中，由于杂质区域5和埋入杂质区域4被耗尽层电气分离，埋入杂质区域4的电位成为漂移电位。因此，埋入杂质区域4的电位如图3的圆形所示，被杂质区域6的电位拖到比接地电位高的约5V的电位。从而，本半导体装置中，杂质区域6和埋入杂质区域4之间施加了低于比较对象装置约55V的电压。
如此，本实施例1的半导体装置中，可以降低的杂质区域6和埋入杂质区域4之间的电位差达到埋入杂质区域4的电位的上升量，因此能够提高的本半导体装置的耐压量达到杂质区域6和埋入杂质区域4之间的电场达到临界电场时埋入杂质区域4的电位上升量。如图10所示，在比较对象装置中，阴极9的电位V1在67.9V时反向电流I1急剧增大，因此，其耐压为67.9V。本实施例1的半导体装置中，如图5所示，阴极9的电位V1在76.3V时反向电流I1急剧增大，因此，本半导体装置的耐压为76.3V。即，本实施例1的半导体装置的耐压比比较对象装置的耐压提高了8.4V。
实施例2
如上所述，实施例1的半导体装置中，若二极管元件15上施加反向电压，则通过耗尽层与杂质区域5电气分离的埋入杂质区域4的电位，受杂质区域6的影响而上升。如此一来，与埋入杂质区域4形成pn结的埋入杂质区域3的电位也上升，与埋入杂质区域3接触的，比杂质区域5还要外侧的半导体层2的电位也上升。从而，如实施例1的半导体装置，杂质区域5可与埋入杂质区域4的圆周端部接触地形成，比杂质区域5还要外侧的半导体层2上不怎么形成耗尽层，不怎么能缓和该半导体层2的上面附近的电场集中的场合，在比较低电位下该半导体层2中发生雪崩击穿。若发生雪崩击穿，则比杂质区域5还要外侧的半导体层2所连接的埋入杂质区域3的电位，要稳定到不发生该雪崩击穿的电位，因此，与埋入杂质区域3形成pn结的埋入杂质区域4的电位无法上升到更高值。
如此，上述实施例1的半导体装置中，不怎么能缓和比杂质区域5还要外侧的半导体层2的上面附近的电场集中，所以在比较低的电位上发生雪崩击穿，由此，发生不怎么能提高埋入杂质区域4的电位的现象。
因此，本实施例2中提供能确实提高埋入杂质区域4的电位的半导体装置。
图11是表示本发明实施例2的半导体装置的结构的部分剖视图。本实施例2的半导体装置，是变更了上述实施例1的半导体装置中的埋入杂质区域3、4的形状，与此对应地变更了杂质区域7的形成位置的装置。
如图11所示，本实施例2的半导体装置中，埋入杂质区域4的圆周端部比杂质区域5还要外侧，换言之，比杂质区域5还要往杂质区域6的相反侧延伸。而且，埋入杂质区域4的圆周端部延伸多少，埋入杂质区域3的圆周端部也向外侧延伸多少，杂质区域7的形成位置也向外侧偏移。即，杂质区域5、6的位置不变，将圆环状的埋入杂质区域3、4的半径调大，与此对应，使杂质区域7在俯视图上沿埋入杂质区域3的圆周端部配置地将其形成位置向外侧移动。其他结构与实施例1的半导体装置相同，故省略其说明。
如此，本实施例2的半导体装置中，埋入杂质区域4的圆周端部比杂质区域5还要往杂质区域6的相反侧延伸。因而，若二极管元件15上施加反向电压，则埋入杂质区域4中，相对杂质区域5，在杂质区域6的相反侧的部分4a也延伸出耗尽层，根据RESRUF效应，如图11的虚线50所示，该部分4a上方的半导体层2的上面为止容易形成耗尽区。结果，比杂质区域5还要外侧的半导体层2的上面附近的电场集中得以缓和，能够提高该半导体层2中发生雪崩击穿的电位。由此，可确实提高埋入杂质区域4的电位。因而，可减小杂质区域6和埋入杂质区域4之间的电位差，更能提高本半导体装置的厚度方向的耐压。
实施例3
图12是表示本发明的实施例3的半导体装置结构的部分剖视图。本实施例3的半导体装置是变更了上述实施例1的半导体装置中杂质区域5的形状的装置。如图12所示，本实施例3的半导体装置中，杂质区域5比实施例1还要浅，没有达到埋入杂质区域4。因而，杂质区域5和埋入杂质区域4之间隔着半导体层2。其他结构与实施例1的半导体装置相同，故省略其说明。
如此，本实施例3的半导体装置中，由于杂质区域5和埋入杂质区域4之间隔着半导体层2，在埋入杂质区域4的上方由杂质区域5和半导体层2形成pn结。因而，在二极管元件15上施加反向电压，杂质区域6的电位大于杂质区域5时，杂质区域5和埋入杂质区域4之间的半导体层2的整个区域也形成耗尽层，该耗尽层内的电场强度大于实施例1的半导体装置中杂质区域5和埋入杂质区域4的接触部分的耗尽层内的电场。结果，埋入杂质区域4的电位上升。从而，提高本半导体装置的厚度方向的耐压，并提高整个装置的耐压。
图13～16是有关本实施例3的半导体装置的动作的装置模拟结果示意图。图13～15是对杂质区域5施加接地电位、对杂质区域6施加60V时的结果示意图。图13表示装置内的每1V的等电位线，图15表示装置内的等电场线。又，图14表示杂质区域5、6所形成的位置上的厚度方向的电位分布，图14中四边形所示的数据表示杂质区域6所形成的位置上的厚度方向的电位分布，圆形所示的数据表示杂质区域5所形成的位置上的厚度方向的电位分布。再有，图16表示杂质区域5为接地电位时阴极9的电位V1和二极管元件15中流过的反向电流I1的关系。
还有，图13、15中表示图12所示的结构中比半导体衬底1更上方的部分，却未表示埋入杂质区域3和半导体层2之间的边界。再有，图13～16所示的模拟结果是将杂质区域5和杂质区域6之间的距离比图12明显缩窄的状态下计算的结果。从而，图13、15中，杂质区域5和杂质区域6之间明显窄于图12。且，图13～16的纵轴及横轴的表示内容分别与图2～5的纵轴及横轴相同。
参照图15和上述图4，可以了解到本实施例3的半导体装置中，从杂质区域5的下端直到埋入杂质区域4的上端所形成的耗尽层内的电场比实施例1中的半导体装置强。而且，如图14所示，若对二极管元件15施加60V的反向电压，埋入杂质区域4的电位上升到约30V。
如此，本实施例3中，由于埋入杂质区域4的电位上升，如图16所示，本实施例3的半导体装置的耐压成为98.1V，比实施例1中的半导体装置提高了21.8V。
实施例4
图17是表示本发明的实施例4的半导体装置结构的部分剖视图。本实施例4中的半导体装置，是在上述实施例3的半导体装置中，还设置了p-型的杂质区域16。如图17所示，半导体层2的上面内与杂质区域5相邻形成了杂质区域16。杂质区域16在圆环状的杂质区域5的内侧及外侧的两侧与该杂质区域5接触地设置，于俯视图上一边夹着杂质区域5，一边包围着杂质区域6。其他结构与实施例3中的半导体装置相同，故省略其说明。
上述实施例3的半导体装置中，若要提高埋入杂质区域4的电位，有效的是使杂质区域5的扩散深度变浅，但，如图17所示，若使杂质区域5变浅，与该杂质区域5的深度方向垂直的方向上的端部的转角曲率变大，该端部中的电场容易集中。由此，即使变浅杂质区域5，埋入杂质区域4的电位也不会上升那么高。
本实施例4中，杂质浓度低于杂质区域5的杂质区域16，与杂质区域5相邻，并形成于半导体层2的上面内。对二极管元件15施加反向电压时，可通过利用RESURF效应，使低浓度的杂质区域16的整个区域成为耗尽区，缓和与杂质区域5的深度方向垂直的方向上的端部的电场集中。结果，能确实提高埋入杂质区域4的电位，并可确实提高本半导体装置的厚度方向的耐压。还有，通过调整杂质区域16的深度及浓度，可简单地使该杂质区域16的整个区域成为耗尽区。
实施例5
图18是表示本发明的实施例5的半导体装置结构的部分剖视图。本实施例5的半导体装置是在上述实施例1的半导体装置中变更了埋入杂质区域4的形状而成。如图18所示，本实施例5的埋入杂质区域4的圆周端部并没有延伸到杂质区域5，杂质区域5的正下方没有埋入杂质区域4。其他结构与实施例1的半导体装置相同，故省略其说明。
上述实施例1的半导体装置中，由于杂质区域5的正下方有埋入杂质区域4，如同实施例3的半导体装置，为了不让杂质区域5接触到埋入杂质区域4，有必要变更该杂质区域5的深度。
本实施例5的半导体装置中，由于杂质区域5的正下方没有埋入杂质区域4，因此，无须变更杂质区域5的深度，也能做到杂质区域5不接触到埋入杂质区域4。从而，无需变更扩散工序，通过仅变更掩模工序即可简单地实现高耐压化。
实施例6
由于上述实施例1～5的半导体装置中，唯独埋入杂质区域4成为漂移状态，以杂质区域5为基极，比杂质区域5还要外侧的半导体层2、杂质区域7以及埋入杂质区域3为发射极，半导体衬底1为集电极的pnp型的寄生双极性晶体管动作，有可能使该半导体装置误动作。
因此，在本实施例6中，提供能确实抑制寄生双极性晶体管动作的半导体装置。
图19是表示本发明的实施例6的半导体装置结构的部分剖视图。本实施例6的半导体装置是在上述实施例1的半导体装置中变更了埋入杂质区域3、4的形状，与之对应地变更了杂质区域7的形成位置，还具备p型的杂质区域25及电极11的装置。
如图19所示，本实施例6的半导体装置中，与实施例2的半导体装置同样地，埋入杂质区域4的圆周端部比杂质区域5还要向外侧延伸。而，埋入杂质区域4的圆周端部延伸多少，埋入杂质区域3的圆周端部也向外侧延伸多少，杂质区域7的形成位置也向外侧偏移。而且，杂质区域5和杂质区域7之间的半导体层2的上面内与两者分开形成杂质区域25。杂质区域25到达埋入杂质区域4，俯视图上以杂质区域6为中心，以包围它的形状沿着埋入杂质区域4的圆周端部形成。又，杂质区域25的上面设有电极11，该电极11除了杂质区域25外只与电极10电连接。由此，杂质区域7和杂质区域25电连接，两者的电位成为漂移电位。其他结构与实施例1的半导体装置相同，故省略其说明。
本实施例6的半导体装置中，二极管元件15上施加反向电压时，如同实施例1，从杂质区域5的下端直到与它接触的埋入杂质区域4的上端均形成耗尽层。由此，杂质区域5和埋入杂质区域4被耗尽层电气分离。
另一方面，由于杂质区域25和杂质区域7电连接，从杂质区域25的下端直到埋入杂质区域4的上端几乎不形成耗尽层，杂质区域25和埋入杂质区域4仍为电连接的状态。
如此，本实施例6的半导体装置中，杂质区域25和杂质区域7电连接，而且对二极管元件15施加反向电压的情况下，由于杂质区域25和埋入杂质区域4仍然电连接，由比杂质区域25还要在外侧的半导体层2、杂质区域7及埋入杂质区域3组成的n型的半导体区域，与杂质区域25和埋入杂质区域4组成的p型的半导体区域电连接。从而，该p型的半导体区域为基极、该n型的半导体区域为发射极、半导体衬底1为集电极对的pnp型的寄生双极性晶体管中，基极和发射极之间成为短路。结果，可抑制该寄生双极性晶体管的动作。
实施例7
图20是表示本发明实施例7的半导体装置结构的部分剖视图。本实施例7的半导体装置是在上述实施例6的半导体装置中变更了杂质区域5的形状的装置。如图20所示，本实施例7的半导体装置中，与实施例3同样地，杂质区域5形成得浅，没有到达埋入杂质区域4。从而，杂质区域5和埋入杂质区域4之间隔着半导体层2。其他结构与实施例6中的半导体装置相同，故省略其说明。
如此，本实施例7的半导体装置中，因为杂质区域5和埋入杂质区域4之间隔着半导体层2，当二极管元件15上施加反向电压时，基于实施例3中说明的理由，埋入杂质区域4的电位比实施例6的半导体装置上升。由此，本半导体装置的厚度方向的耐压提高，且整个装置的耐压也提高。
实施例8
图21是表示本发明的实施例8的半导体装置结构的部分剖视图。本实施例8的半导体装置是在上述实施例6的半导体装置中变更了埋入杂质区域4的形状，还具备p+型的埋入杂质区域34的装置。
如图21所示，本实施例8的半导体装置中，与实施例5相同，埋入杂质区域4的圆周端部没有延伸到杂质区域5，杂质区域5的正下方没有埋入杂质区域4。且，相对杂质区域5的杂质区域6的相反侧，于半导体层2和埋入杂质区域3的界面形成埋入杂质区域34，该埋入杂质区域34在俯视图上是以杂质区域6为中心，呈包围它的圆环状。而且，杂质区域25达到埋入杂质区域34，在俯视图上沿着埋入杂质区域34形成。其他结构与实施例6的半导体装置相同，故省略其说明。
本实施例8的半导体装置中，二极管元件15上施加反向电压时，杂质区域5和埋入杂质区域4被耗尽层电气分离。另一方面，由于杂质区域25和杂质区域7电连接，从杂质区域25的下端直到埋入杂质区域34的上端几乎不形成耗尽层，杂质区域25和埋入杂质区域34仍为电连接。
如此，本实施例8的半导体装置中，杂质区域5的正下方没有埋入杂质区域4，与实施例5的半导体装置相同，无需变更杂质区域5的深度，也可以做到杂质区域5不接触埋入杂质区域4。从而，在不变更扩散工序的情况下能够只通过更改掩模工序简单实现高耐压化。
再有，杂质区域25和杂质区域7电连接，即使二极管元件15上施加反向电压的情况下，杂质区域25和埋入杂质区域34仍为电连接的状态，所以，比杂质区域25还要外侧的半导体层2、杂质区域7及埋入杂质区域3形成的n型的半导体区域，与杂质区域25和埋入杂质区域34成的p型的半导体区域成为电连接。从而，该p型的半导体区域组为基极、该n型的半导体区域为发射极、半导体衬底1为集电极时的pnp型的寄生双极性晶体管中，基极和发射极之间变成短路。结果，可确实抑制该寄生双极性晶体管的动作。
还有，本实施例8中，埋入杂质区域4和埋入杂质区域34并没有相互连接，但两者连接也可以。例如，不将杂质区域5形成为完全的圆环状，而像字母表的“C”字一样部分设置小间隙，在该间隙中形成连接埋入杂质区域4和埋入杂质区域34的其他埋入杂质区域，使得能够充分发挥RESURF效应也可以。
又，埋入杂质区域4和埋入杂质区域34互不连接的情况下，唯独埋入杂质区域4成为漂移状态，而本半导体装置中寄生双极性晶体管相对于耐压比较弱的杂质区域5，更在其外侧容易动作，因此，如本实施例8，通过将杂质区域25和杂质区域7电连接，可以确实地抑制半导体装置的寄生双极性晶体管的动作。
实施例9
上述实施例6、7的半导体装置中，例如，对阳极8施加接地电位，但对阴极9施加负电位，并对二极管元件15施加正向电压时，若该正向电压变大，则在杂质区域5和杂质区域6之间的半导体层2发生电导率调制，空穴及电子的浓度都上升。而且，增加的电子在实施例6中，由于杂质区域5和埋入杂质区域4的接触部分的杂质浓度比较低，通过该部分(在实施例7中是通过半导体层2)，向杂质区域5的外侧泄漏。该泄漏的电子，由于杂质区域25和埋入杂质区域4的接触部分的杂质浓度也比较低，还通过该接触部分到达杂质区域7。
杂质区域7和杂质区域25，由于电极10和电极11短路，在它们的表面附近成为等电位，但杂质区域7被注入电子时，杂质区域7的下端附近其电位减少，埋入杂质区域3的电位也随之减少。结果，杂质区域25及埋入杂质区域4的电位高于埋入杂质区域3。由此，上述寄生双极性晶体管的发射极和基极间发生电位差，该寄生双极性晶体管可以动作。
同样地，实施例8的半导体装置中，二极管元件15上施加的正向电压变大时，杂质区域5和杂质区域6之间的半导体层2中产生电导率调制，电子向杂质区域5的外侧泄漏，通过杂质区域25和埋入杂质区域34的接触部分到达杂质区域7。电子到达杂质区域7时，在其下端该电位减少，埋入杂质区域3的电位也减少。结果，杂质区域25和埋入杂质区域34的电位高于埋入杂质区域3，寄生双极性晶体管可以动作。
因此，本实施例9中提供，杂质区域6的电位小于杂质区域5时，能够抑制寄生双极性晶体管的动作的半导体装置。
图22是表示本发明实施例9的半导体装置结构的部分剖视图。本实施例9的半导体装置是在上述实施例6的半导体装置中，基本上再增加n型的杂质区域47和电极12的装置。
如图22所示，杂质区域5和杂质区域25之间的半导体层2的上面内，与杂质区域5分开形成杂质区域47。杂质区域47到达埋入杂质区域4，俯视图上以杂质区域6为中心，形成为包围它的圆环状。杂质区域47上设有电极12，该电极12除了杂质区域47外只与电极10、11电连接。由此，杂质区域7、25、47相互电连接，它们的电位成为漂移电位。
又，本实施例9中，杂质区域7和杂质区域25相接地形成，杂质区域25和杂质区域47也相接地形成。其他结构与实施例6中的半导体装置相同，故省略其说明。
本实施例9的半导体装置中，二极管元件15上施加反向电压时，与实施例6相同，杂质区域5和埋入杂质区域4被耗尽层电气分离，杂质区域25和埋入杂质区域4仍然为电连接状态。
如此，本实施例9的半导体装置中，由于n型的杂质区域47存在于杂质区域5和杂质区域25之间，杂质区域6的电位变得低于杂质区域5，半导体层2中发生电导率调制，电子向杂质区域5的外侧泄漏时，该电子先到达杂质区域47。而且，由于杂质区域47与p型的杂质区域25电连接，到达杂质区域47的电子与杂质区域25提供的空穴结合并消失。如此，通过杂质区域25和埋入杂质区域4的接触部分的电子减少，能够抑制寄生双极性晶体管的动作。
还有，本实施例9中，将杂质区域47形成为到达埋入杂质区域4，而杂质区域47并非一定要到达埋入杂质区域4。
且，在实施例8的半导体装置中，也和本实施例9一样，通过将与杂质区域25电连接的杂质区域47成为在杂质区域25和杂质区域5之间的半导体层2的上面内，可以抑制当杂质区域6的电位小于杂质区域5的电位时的寄生双极性晶体管的动作。此时，杂质区域47可以形成为到达埋入杂质区域34，也可以不到达地形成。
实施例10
上述实施例1～9中，说明了将本发明应用到具备二极管元件的半导体装置上的情况。而本实施例10中说明，将本发明应用到具备nMOS晶体管的半导体装置上的情况，后述的实施例11中将说明具备npn型双极性晶体管的半导体装置上应用本发明的情况。
图23是表示本发明的实施例10的半导体装置结构的部分剖视图。本实施例10的半导体装置，在结构上是在实施例1的半导体装置中还具备n型的杂质区域53，且作为二极管元件15的阳极8及阴极9的替代，设有nMOS晶体管51的源电极58、漏电极59及栅电极54的装置。
如图23所示，本实施例10的半导体装置中，杂质区域5的上面内形成有杂质区域53。杂质区域5、6之间的半导体层2和杂质区域53之间形成了隔着未图示的栅极绝缘膜的栅电极54。杂质区域6上设有漏电极59，杂质区域5及杂质区域53上设有源电极58。其他结构与实施例1的半导体装置相同，故省略其说明。
本实施例10的半导体装置中，对源电极58施加接地电位，对漏电极59施加数十V的正电位时，如同实施例1，杂质区域6的电位大于杂质区域5，根据RESRUF效应，在杂质区域5和杂质区域6之间的半导体层2的整个区域上形成耗尽层。由此，半导体层2的上面附近的电场集中得以缓和，实现本半导体装置的高耐压化。
再有，杂质区域6的电位变得高于杂质区域5时，与实施例1相同，杂质区域5和埋入杂质区域4被耗尽层电气分离。图23的虚线50仅仅表示漏电极59上施加高于源电极58的电位时的耗尽层端中特征部分。从图23的虚线50的形状可以了解到，杂质区域6的电位高于杂质区域5时，使杂质区域5和埋入杂质区域4的连接部分的整个区域成为耗尽区，杂质区域5和埋入杂质区域4被耗尽层电气分离。
如此，由于杂质区域5和埋入杂质区域4被耗尽层电气分离，埋入杂质区域4的电位成为漂移电位。因此，埋入杂质区域4的电位受杂质区域6的电位影响，比杂质区域5的电位上升，与埋入杂质区域4的电位和杂质区域5的电位相同的情况相比，杂质区域6和其正下方的埋入杂质区域4之间的电位差可以更小。结果，杂质区域6正下方的厚度方向的耐压提高。
且，本实施例10的半导体装置中，根据杂质区域5和与之相接的半导体层2，形成横高结构的寄生二极管。而且，该寄生二极管的耐压成为决定nMOS晶体管51的耐压的要因之一。
又，实施例2～8的半导体装置也可以与本实施例10同样，在杂质区域5的上面内形成新的杂质区域53，作为阳极8和阴极9的替代，设置上述源电极58、漏电极59以及栅电极54，可将各实施例的发明应用到具备nMOS晶体管51的半导体装置中。
再有，当nMOS晶体管51开关驱动带有感应器成分的负载时，源电极58的电位大于漏电极59的电位，杂质区域5的电位也大于杂质区域6的电位。从而，本半导体装置中也发生杂质区域5和杂质区域6之间的半导体层2上的电导率调制。从而，在实施例9的半导体装置中，如同本实施例10，在杂质区域5的上面内形成新的杂质区域53，作为阳极8和阴极9的替代，设置上述源电极58、漏电极59及栅电极54，可抑制具备nMOS晶体管51的半导体装置中的寄生双极性晶体管的动作。
实施例11
图24是表示本发明的实施例11的半导体装置结构的部分剖视图。本实施例11的半导体装置，在结构上是在实施例1的半导体装置中还设有n型的杂质区域63，且作为二极管元件15的阳极8和阴极9的替代，设有npn型的双极性晶体管61的基极68、集电极69及发射极64。
如图24所示，本实施例11的半导体装置中，杂质区域5的上面内形成有杂质区域63。杂质区域5、6、63上分别设有基极68、集电极69及发射极64。其他结构与实施例1的半导体装置相同，故省略其说明。
本实施例11的半导体装置中，对基极68施加接地电位，对集电极69施加数十V的正电位时，如同实施例1，杂质区域6的电位大于杂质区域5的电位，根据RESRUF效应，杂质区域5和杂质区域6之间的半导体层2的整个区域上形成耗尽层。由此，半导体层2的上面附近的电场集中被缓和，实现本半导体装置的高耐压化。
而且，杂质区域6的电位高于杂质区域5时，与实施例1相同，杂质区域5和埋入杂质区域4被耗尽层电气分离。图24的虚线50仅仅表示集电极69上施加高于基极68的电位时的耗尽层端中特征部分。从图24的虚线50的形状可以了解到，杂质区域6的电位高于杂质区域5时，使杂质区域5和埋入杂质区域4的接触部分的整个区域成为耗尽区，杂质区域5和埋入杂质区域4被耗尽层电气分离。
如此，由于杂质区域5和埋入杂质区域4被耗尽层电气分离，埋入杂质区域4的电位成为漂移电位。因此，埋入杂质区域4的电位受杂质区域6的电位影响，比杂质区域5的电位上升，可使杂质区域6和其正下方的埋入杂质区域4之间的电位差变得小。结果，杂质区域6正下方的厚度方向的耐压提高。
且，本实施例11的半导体装置中，由杂质区域5和与之其相接的半导体层2形成横高结构的寄生二极管。该寄生二极管的耐压相当于npn型双极性晶体管61的击穿电压BVCBO。而且，相当于npn型双极性晶体管61的耐压的击穿电压BVCBO，根据电流放大率hFE的值，以击穿电压BVCBO为上限，比之减少。从而，上述寄生二极管的耐压成为决定npn型场效应晶体管61的耐压的要因之一。
又，实施例2～8的半导体装置也可以与本实施例11同样，在杂质区域5的上面内形成新的杂质区域63，且作为阳极8和阴极9的替代，设置上述基极68、集电极69以及发射极64，可将各实施例的发明应用到设有npn型双极性晶体管61的半导体装置中。
再有，根据本半导体装置的使用状态，会有对npn型双极性晶体管61的基极68施加过电压的情况，从而基极68的电位大于集电极69的电位、杂质区域5的电位大于杂质区域6。因而，在本半导体装置中也发生杂质区域5和杂质区域6之间的半导体层2上的电导率调制。这样，实施例9的半导体装置中，如本实施例11那样，在杂质区域5的上面内形成新的杂质区域63，作为阳极8和阴极9的替代，设置上述基极68、集电极69及发射极64，可抑制设有npn型双极性晶体管61的半导体装置中的寄生晶体管的动作。

Claims (12)

1.一种半导体装置，其中设有：
p型的半导体衬底；
在所述半导体衬底上设置的n型的半导体层；
在所述半导体衬底和所述半导体层的界面设置且同时向所述半导体衬底和所述半导体层中延伸的n型的第一埋入杂质区域；
在所述半导体层和所述第一埋入杂质区域的界面设置且同时向所述半导体层和所述第一埋入杂质区域中延伸的p型的第二埋入杂质区域；
在所述第二埋入杂质区域上方的所述半导体层的上面内设置的n型的第一杂质区域；
在所述第一埋入杂质区域上方的所述半导体层的上面内，与所述第一杂质区域分开设置的p型的第二杂质区域，
对所述第一杂质区域施加高于所述第二杂质区域的电位时，所述第二杂质区域和所述第二埋入杂质区域由耗尽层电气分离。
2.如权利要求1所述的半导体装置，其特征在于：所述第二埋入杂质区域的端部沿着从所述第一杂质区域指向所述第二杂质区域的的方向延伸，并且该端部延伸超出所述第二杂质区域。
3.如权利要求1所述的半导体装置，其特征在于：所述第二杂质区域和所述第二埋入杂质区域之间隔着所述半导体层。
4.如权利要求3所述的半导体装置，其特征在于还设有：在所述半导体层的上面内与所述第二杂质区域相邻形成的，杂质浓度低于所述第二杂质区域的p型的第三杂质区域。
5.如权利要求1所述的半导体装置，其特征在于：所述第二杂质区域的正下方没有所述第二埋入杂质区域。
6.如权利要求1所述的半导体装置，其特征在于：
所述第二杂质区域形成于所述第二埋入杂质区域上方的所述半导体层的上面内；
还设有：相对所述第二杂质区域的所述第一杂质区域的相反侧，在所述半导体层的上面内与所述第二杂质区域分开设置的n型的第三杂质区域，以及
在所述第二和第三杂质区域之间的所述半导体层的上面内，与所述第二杂质区域分开设置，且到达所述第二埋入杂质区域的p型的第四杂质区域；
所述第三和第四杂质区域电连接，且它们的电位为漂移电位。
7.如权利要求6所述的半导体装置，其特征在于：在所述第二杂质区域和所述第二埋入杂质区域之间隔着所述半导体层。
8.如权利要求1所述的半导体装置，其特征在于还设有：
在相对所述第二杂质区域的所述第一杂质区域的相反侧，设于所述半导体层和所述第一埋入杂质区域的界面且同时向所述半导体层和所述第一埋入杂质区域中延伸的p型的第三埋入杂质区域；
在相对所述第二杂质区域的所述第一杂质区域的相反侧，在所述半导体层的上面内，与所述第二杂质区域分开设置的n型的第三杂质区域；以及
在所述第二和第三杂质区域之间的所述半导体层的上面内，与所述第二杂质区域分开设置，且到达所述第三埋入杂质区域的p型的第四杂质区域，
所述第二杂质区域的正下方没有所述第二埋入杂质区域；
所述第三和第四杂质区域电连接，且它们的电位为漂移电位。
9.如权利要求6至权利要求8中任一项所述的半导体装置，其特征在于：
还设有在所述第二和第四杂质区域之间的所述半导体层的上面内，与所述第二杂质区域分开设置的n型的第五杂质区域；
所述第三至第五杂质区域互相电连接，且它们的电位为漂移电位。
10.如权利要求1至权利要求8中任一项所述的半导体装置，其特征在于：所述第一和第二杂质区域上分别设有阴极和阳极。
11.如权利要求1至权利要求8中任一项所述的半导体装置，其特征在于还设有：
在所述第二杂质区域的上面内设置的n型的第六杂质区域；
在所述第六杂质区域和所述半导体层之间的所述第二杂质区域的上方设置的栅电极；
在所述第一杂质区域上设置的漏电极；以及
在所述第二和第六杂质区域上设置的源电极。
12.如权利要求1至权利要求8中任一项所述的半导体装置，其特征在于还设有：
在所述第二杂质区域的上面内设置的n型的第六杂质区域；
在所述第六杂质区域上设置的发射极；
在所述第一杂质区域上设置的集电极；以及
在所述第二杂质区域上设置的基极。
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