CN100483947C - 使用2-pi滑动检测粗调锁相环(pll)合成器的系统和方法 - Google Patents

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Abstract

提供了一种用于在锁相环(PLL)合成器(200)中粗调至少一个压控振荡器(VCO)(211)的系统,包括相位频率检测器(PFD),用于确定VCO频率和参考频率之间的相位差,如果VCO频率和参考频率至少具有2π弧度的相位差则提供误差信号。然后一个监视器(215)用于跟踪PFD所产生的误差信号的数量。VCO的自由运行频率可以在监视器电路到达某一预定水平时被粗调。在使得PLL能够被粗调方面本发明提供了很大的好处,以使得PLL的VCO不管影响电路运行的运行因素如何都能够保持在运行范围以内。

Description

使用2-PI滑动检测粗调锁相环(PLL)合成器的系统和方法
技术领域
本发明总体上涉及锁相环(PLL),更具体来说,涉及将压控振荡器(VCO)调节到PLL合成器运行范围内。
背景技术
在锁相环(PLL)设计中使用压控振荡器(VCO)是本领域熟知的,并且其还使用于许多不同类型的射频(RF)工业和用户电子电路应用设备中。通常,PLL用于控制VCO是为了提供优选具有低漏电流的高度稳定的射频能源。使用压控振荡器(VCO)相关的一个问题是,存在许多不同类型的因素来影响改变和/或变化振荡器的中心运行频率。这些因素包括VCO元件的变化、限制PLL的动态范围的电源限制以及降低VCO频率增益限制PLL范围的需求。许多环境条件也会改变中心频率,比如周围温度的大范围起伏。通常,中心频率的这些偏差导致最极端的后果是,由于该频率偏差和PLL的设计限制,PLL不再运行。
此外,现代无线网络装置需要低成本实现,并要求快速调节集成VCO范围的方法。这些方法通常需要尽可能的简单,以减少在装置中实现该集成VCO的成本。“调节”所需的时间对于减小能量消耗和装置中的总体漏电流是非常重要的。装置需要处于“运行”状态的时间越长,平均漏电流就会越大。在比如由电气和电子工程师协会IEEE802.15.4WPAN标准协会定义的无线网络中,低能耗是至关重要的。因此,任何用于无线网络装置的现代VCO调节方法都应当具有低复杂度并具有快速调节速度。
图1示出了现有技术中的一种通常使用的相位频率检测器(PFD)电路100的电路图。虽然有许多可选的PFD电路设计,但是包括两个触发器和一个AND门的结构是最普通的,因此在此描述作为示例.PFD100利用多个触发器(101,103,105,107)来比较第一输入端111和第二输入端113的相位。然后PFD100确定输入信号的运行频率需要增加还是降低来匹配这些输入信号的相位。该信息在上输出端115和输出端117输出。
本领域众所周知,如果输入到输入端111和输入端113的信号在频率和相位上显著不同,则PFD100具有一些独特的优点.如果指向输入端111和输入端113的信号异相大于360度(2pi或2π弧度),则PFD100能够提供相位滑动。本领域公知,“相位滑动”是检测频率校正所需量的能力,其中该频率校正所需量将被施加以保持两个输入信号同相。触发器105和触发器107以及OR门119提供了测量该相位滑动的能力.
因此,PFD100提供了这样的能力,确定在存在“下降”频率校正之前是否存在两个“上升”频率校正,或者确定在存在“上升”频率校正之前是否存在两个“下降”频率校正。当出现这种情况时,PFD100能够确切地确定提供到输入端111、113的信号异相大于360度。如果两个输入信号频率过低,则在上升滑动输出端121将出现一个高脉冲。相反,如果两个输入信号频率过高,则在下降滑动输出端123将产生一个高脉冲。一旦脉冲提供到上升滑动输出端121或下降滑动输出端123,OR门119用于去除该脉冲。对于本领域技术人员来说非常明显的是,PFD100用于提供进行频率校正的方向。转让给摩托罗拉公司的美国专利4764737详细描述了该发明,并在此结合作为参考。
用于调节VCO的现有技术采用了PLL的“闭环”运行来提取信息,以决定VCO的运行范围。例如,转让给摩托罗拉公司的、题为“用于控制频率合成器中压控振荡器调节范围的方法和装置”的美国专利5686864基于VCO的控制电压电平来决定移位。利用这种技术的缺点之一是,VCO控制电压范围的闭环运行范围将受到“锁定检测(lockdetect)”电路设置的电平限制.另一个缺点是进行这种确定需要较大的时间常数。由于PLL闭环运行,所以该时间常数可以非常大。这具有限制“调节”VCO的最小时间的效果。
进一步,还有其它的利用闭环运行来调节VCO范围的专利,转让给摩托罗拉公司的、题为“锁相环中的受控振荡器的自动微调”的美国专利US 5736904,该申请在此结合作为参考,它说明这种类型的调节操作。这种技术作为存储调节值的方法,通过结合模数转换器(A/D)和数模转换器(D/A)增加了系统的复杂性。也转让给摩托罗拉公司的、题为“具有多个可选择的压控振荡器的锁相环”美国专利申请5389898也以闭环运行的PLL运行。这些类型的系统需要VCO具有非重叠的范围。
因此,需要提供一种更少限制VCO重叠范围的PLL合成器和方法。该PLL合成器应当低成本并能够快速作用,以使得VCO的自由运行频率粗调到预定范围内。
发明内容
简要来说,根据本发明,提供了一种用于在锁相环(PLL)合成器中粗调压控振荡器(VCO)的系统和方法。在粗调模式中,通过从PLL电路中去除电荷泵并为VCO自由运行频率设置期望的目标偏置,VCO输入端上的电压被控制在预定标定值.本发明的电路拓扑结构使用了环路滤波器,该环路滤波器由也驱动VCO输入的相同参考电压所驱动。当PLL从“粗调”模式切换到普通闭环跟踪模式时,这具有最小化瞬变过程和设定运行频率的效果。预定频率划分后,VCO的输出和参考频率进行比较。只要2π滑动发生在参考频率和划分下降VCO之间,则设计相位检测器输出脉冲。2π滑动脉冲被监视器和控制电路利用,以估算VCO运行中心频率中的误差。本发明提供了监视和控制频率的一些方法。监视器和控制电路的输出然后用于控制VCO中的第二端口,该端口用于粗调VCO而不影响其调节灵敏度.本发明提供了一个独特的优点,即,粗调系统不需要PLL闭环运行。因此,PLL快速实现最终频率调整方案,并能够用于具有重叠和非单调的调节范围的VCO。
附图说明
本发明的特征具体地在所附属权利要求中提出,其中这些特征被确信是新颖的。通过参照结合附图的下面描述,将能够最佳理解本发明以及本发明进一步的目的和优点,在一些附图中,相同的附图标记表示相同的部件,其中:
图1是现有技术中示出显示实现典型的2π滑动检测器的普通相位频率检测器(PFD)电路的电路图。
图2示出根据本发明的锁相环(PLL)合成器的方块图,该锁相环合成器使用具有监视和控制器的能够进行2π滑动检测的相位频率检测器(PFD)。
图3示出监视器和控制电路运行的优选实施例,其利用用于调整VCO范围的2π弧度频率滑动。
图4和图5示出图2所示的监视器和控制电路的可选实施例。
具体实施方式
虽然本说明书以权利要求结束,权利要求限定了本发明被认为是的新颖的特征,但是相信,通过考虑下面结合附图的描述,将能够更加清楚地理解本发明,其中相同的附图标记继续采用。
现在参照图2,图2是示出锁相坏(PLL)200的方块图,该锁相环利用了根据本发明的2π滑动检测系统以及方法。总体来说,本发明包括将相位频率检测器201产生的2π弧度滑动信息传送给监视和控制器215。基于来自PFD201的输入,然后监视和控制器215经粗调数字总线对一个或多个VCO进行增加或减少频率校正。由于VCO的输出直接馈送给PFD201的输入,所以VCO调节更接近正确的校正,从而需要更少的滑动校正。对于本领域技术人员来说很明显的是,本发明所利用的系统和方法和现有技术形成直接对照,这是由于PFD201提供的信息直接用于调节VCO211的频率,而不是要经过电荷泵203来调节。
PLL合成器200被示为“电荷泵”PLL,并包括相位频率检测器201,该检测器使用频率参考输入(Fref)并用于确定出现在PLL中的频率误差。虽然示为电荷泵PLL,但是本领域技术人员将会理解,本发明还可以应用于其它类型的PLL电路。电荷泵203由PFD201控制,其中“上升”频率或“下降”频率脉冲用于沿某个方向给环路滤波器209充电,该方向为PFD201指示它移动的方向。如果PFD201表示电荷泵203频率上升,则电压电荷被传送给环路滤波器使其在频率上增量增加。相反,如果PFD201表示频率下降,则电荷泵提供合适的电荷给环路滤波器209,以使得频率增量减少。
在本发明中,多路复用器(MUX)205位于电荷泵203和环路滤波器209之间。在本发明的系统和方法运行期间,MUX205执行至少两个重要功能。第一,通过使环路滤波器209从电荷泵203断开,MUX205用作在粗调期间断开了PLL200的连续性。因此,本发明能够在“开环”状态下运行,其中该状态给出了优于现有技术的调节速度优点。第二,MUX205选择偏置点,该点能够用作VCO211自由运行频率的参考点。对于本领域技术人员很明显的是,VCO211可以表示一个或多个VCO(VCOn)。可编程参考电压207用于对MUX205进行编程,以调整VCO211的自由运行频率,从而在“闭环”状态,最终的VCO控制电压输入接近可编程参考电压207。这是本发明的一个重要特征,因为它有助于增强VCO211的总体运行范围。然后用户能够通过在可编程电压源207对数值进行编程来选择最优的VCO范围。
在粗调模式完成之后,电荷泵203经MUX205连接到环路滤波器209,以重新开始闭环PLL运行。施加到环路滤波器209的电荷脉冲然后由环路滤波器进行平滑,以消除VCO211的噪音和稳定性问题。利用任意的压控振荡器,平滑电压输入施加到VCO211,它在预定频率输出进行振荡。因此,本领域技术人员很清楚的是,当环路处于封闭状态时,VCO的频率微调完成。
VCO211的输出提供给除法器213,以划分或降低VCO输出频率。可以看到,该除法器可以是整数除法器也可以是分数除法器.这使得VCO211在一些预定频率而不是参考频率(Fref)运行。这允许较低的VCO输出频率和参考频率由PFD201进行比较。由于PFD201的功能是试图匹配这些频率,所以它产生“上升滑动”和“下降滑动”脉冲给监视和控制器215中的误差累加,试图匹配PFD201VCO输入频率(Fo)与参考频率(Fref)。当Foperating和Fref高于360度,也就是,2π的相位偏移时,在监视和控制器215中处理“上升滑动”和“下降滑动”脉冲。这被称为2π滑动检测。监视和控制器215包括计时器(未示出)、误差累加器(未示出)以及控制器(未示出)。当PLL处于粗调模式时,监视和控制器215提供信号给MUX205以改变PLL到“开环”状态。“上升滑动”和“下降滑动”由监视和控制器215中的误差累加器跟踪.因此,这是本发明用于在VCO211提供粗调端口的一个新颖之处,其允许监视和控制器215粗调VCO自由运行频率。如图2所示,根据本发明的教导得到的粗调方法,“m”比特的导线总线可以用于控制一个或多个VCO211的自由运行频率。
总之,在粗调期间,通过从PLL去除电荷泵203并设置用于VCO自由运行频率的期望目标偏置,MUX205施加电压到VCO211输入端上。这里示出的该实施方案具有环路滤波器209,该滤波器由驱动到VCO211的输入的相同参考电压来驱动。这易于最小化PLL200从粗调模式切换到微调或普通闭环跟踪模式时的瞬变过程和稳定时间。
在所需的频率除法之后,VCO211的输出和参考频率(Fref)进行比较。由于开启PLL的MUX205,来自PFD201的上升和下降脉冲在粗调期间被忽略,其中PFD201运行电荷泵203。然而,2π滑动脉冲能够用于增加或减小误差累加,以调整VCO211自由运行频率接近期望的目标频率。该2π滑动脉冲以大约等于1/(Fref-Foperating)的速率出现。当Foperating的频率低于Fref时,该滑动脉冲仅出现在PFD201的上升滑动输出端。当频率Fo高于Fref时,脉冲仅出现在PFD201的下降滑动输出端。因此,所需频率调整的方向能够被容易获知,而该方向能够用于指导VCO211调节。
本领域技术人员将会理解,监视和控制器215可以以多种方式实现。如图3所示,优选实施例采用计时器302来控制定时,根据该定时误差累加器303将启动和停止计数时序。其它的方法包括监视2π滑动之间的时间,并基于该时间来启动和停止计时器。此外,误差累加器303可以通过检测调节频率极性中的变化而停止。本发明的系统和调节方法从这一点讲是非常灵活的,在一些系统可能期望当PLL200关闭以进行监视时跟踪粗调更新。由于2π滑动以大约等于1/(fref-fo)的速率出现,所以,滑动脉冲之间的时间越长,从除法器213输出的除过之后的VCO输出和参考频率的关系就越紧密。通过测量2π滑动脉冲之间的时间,一旦它进入期望的频率范围,则该特征就能够用于自动终止调节时序。
因此,图3还示出用于实现监视和控制器215的方法的例子,从而,在VCO211调节到特定和/或预定频率范围内之后粗调能够停止.来自PFD201的上升滑动和下降滑动脉冲用作误差累加器303的输入,该累加器处理2π滑动信息。该误差累加器将进行一个简单的线性计数,迫使非线性计数或者任何用户调节时序到“m”,比特,从而改变VCO211自由运行频率。来自PFD201的上升滑动和下降滑动脉冲(图2)也输入至OR门301。该OR门301在出现任何2π滑动时产生信号输出,并触发计时器302以清除和重启计数时序。如果2π滑动之间的时间量对于计时器302超时来说足够长,则输出信号发送到误差累加器303的输入端,以保持当前调节条件发送到VCO211。来自计时器302的相同输出信号发送到MUX205,作为关闭PLL环路的环路控制,以允许在闭环条件下进行微调。
图4示出了监视和控制器215的一个可选实施例,其能够利用本发明实现。在该实施例中,在调节频率校正的极性首次改变方向之后,使用粗调停止。使能信号“en”输入到逻辑反相器406,该反相器保持数字触发器电路401和402于重设状态。当调节开始时,使能信号“en”改变状态,从而触发器401和402上的重设条件不再执行。来自PFD201的上升滑动和下降滑动脉冲输入到误差累加器404,该累加器具有2π滑动信息。然后该误差累加器进行一个简单的线性计数,非线性计数或者任何用户调节时序到“m”比特,从而改变VCO211自由运行频率。来自PFD201的上升滑动脉冲也输入到数字触发器电路401。该触发器电路401以某种方式连接,以使得该上升滑动脉冲经该触发器传递一个使能信号将其从重设状态改变到设定状态。
类似地,来自PFD201的下降滑动脉冲也作为第二数字触发器电路402的输入。该触发器电路402以某种方式连接,以使得该上升滑动脉冲经该触发器传递一个使能信号将其从重设状态改变到设定状态。触发器401的输出输入到NAND门403,而触发器403的输出输入到NAND门403的第二输入端。当两个触发器401和402处于设定状态,NAND门403的输出改变其状态。NAND门403的输出是AND门405的输入,而如果AND门405第二输入上的使能信号“en”处于使能状态时,AND门405将NAND门403的输出状态传送到AND门405的输出。AND门405的输出然后发送到误差累加器404,以保持发送给VCO211的当前调节条件。来自AND门405的相同输出信号发送到MUX205作为环路控制,以关闭PLL环路,允许在闭环条件下进行微调处理。
图5是监视和控制器215的另一个实施例,其可以实现为允许在固定时间间隔之后停止粗调。来自PFD201的上升滑动和下降滑动脉冲输入到误差累加器501,该累加器具有2π滑动信息。该误差累加器然后进行一个简单的线性计数,执行非线性计数或者任何用户调节时序到“m”比特,从而改变VCO211自由运行频率。使能信号“en”输入到时间调节振荡器502,其建立进行调节所分配的时间量。时间调节振荡器的输出发送到MUX205作为环路控制,以开启PLL环路,允许粗调时序开始。一旦分配的调节时间届满,该时间调节振荡器的输出发送到MUX205作为环路控制,以关闭PLL环路,允许微调在闭环条件下进行。
本领域普通技术人员将会理解,本发明的系统和方法提供了一个独特的优点,即,2π滑动以和频率差值成比例的速率发生,该优点能够用于抑制以任何数目的方式的粗调。这大大增强了PLL合成器避免现有技术的电路和环境异常的能力,从而允许VCO快速调节,以使其保持在其预定运行范围内。
虽然已经阐述和描述了本发明的优选实施例,但是,显然本发明并不限于此。本领域技术人员可以进行许多修改、改变、变形、替代和等价替换,而不会脱离所附权利要求所限定的本发明的精神和范围。

Claims (10)

1.一种用于在锁相环(PLL)合成器中粗调至少一个压控振荡器(VCO)的系统,包括:
相位频率检测器(PFD),用于确定VCO频率和参考频率之间的相位差,且如果VCO频率和参考频率至少具有2π弧度的相位差则提供误差信号;
监视器,用于跟踪PFD所产生的误差信号的数量;以及
其中VCO的自由运行频率可以在监视器电路到达某一预定水平时被粗调。
2.如权利要求1所述的用于粗调至少一个VCO的系统,还包括:
至少一个多路复用器(MUX),其由监视器控制,以便改变PLL到开环状态。
3.如权利要求2所述的用于粗调至少一个VCO的系统,还包括:
可编程电压源,其连接到MUX,以便当运行在闭环状态时调整该至少一个VCO的自由运行频率。
4.如权利要求1所述的用于粗调至少一个VCO的系统,其中VCO包括可编程粗调控制器,用于重叠该至少一个VCO的调节范围。
5.如权利要求4所述的用于粗调至少一个VCO的系统,其中该可编程粗调控制对于多个设定来说是非单调的.
6.如权利要求1所述的用于粗调至少一个VCO的系统,其中监视器包括计时器、误差累加器以及控制器。
7.一种锁相环(PLL)合成器,包括用于基于VCO自由运行频率和预定参考频率之间的相位差来粗调至少一个压控振荡器(VCO)的系统,该系统包括:
相位频率检测器(PFD),用于检测VCO频率和参考频率之间的相位差,且如果VCO自由运行频率和参考频率至少具有360度的相位差则提供校正信号;
至少一个控制器,用于监视PFD所产生的校正信号的数量;
多路复用器(MUX),用于将PLL引向开环状态或闭环状态;以及
其中该至少一个控制器控制MUX,以将PLL改变到开环状态,并当该至少一个控制器上的校正信号计数达到预定水平时粗调该至少一个VCO的自由运行频率。
8.一种用于在锁相环(PLL)合成器中以粗调模式粗调至少一个压控振荡器(VCO)的方法,包括:
测量该至少一个VCO的运行频率和预定参考频率之间的相位差;
响应于大于2π弧度的相位差提供误差校正信号;
监视使用至少一个控制器产生的误差信号的数量;
响应于达到预定数量的误差信号数量开启PLL合成器;以及
粗调VCO以基本匹配VCO的运行频率到参考频率.
9.如权利要求8所述的用于粗调至少一个VCO的方法,还包括以下步骤:
在粗调之后关闭PLL,从而PLL可以进入微调模式.
10.如权利要求8所述的用于粗调至少一个VCO的方法,其中PLL使用电荷泵和环路滤波器进行微调。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224951B1 (en) 2003-09-11 2007-05-29 Xilinx, Inc. PMA RX in coarse loop for high speed sampling
US6954091B2 (en) * 2003-11-25 2005-10-11 Lsi Logic Corporation Programmable phase-locked loop
US7248122B2 (en) * 2005-09-14 2007-07-24 Fairchild Semiconductor Corporation Method and apparatus for generating a serial clock without a PLL
NL1031209C2 (nl) * 2006-02-22 2007-08-24 Enraf Bv Werkwijze en inrichting voor het nauwkeurig vaststellen van het niveau L van een vloeistof met behulp van naar het vloeistofniveau uitgestraalde radarsignalen en door het vloeistofniveau gereflecteerde radarsignalen.
US7412617B2 (en) 2006-04-06 2008-08-12 Mediatek Inc. Phase frequency detector with limited output pulse width and method thereof
KR100842727B1 (ko) * 2006-11-15 2008-07-01 삼성전자주식회사 전압 제어 발진기 및 이를 구비한 위상고정루프회로
US7692497B2 (en) * 2007-02-12 2010-04-06 Analogix Semiconductor, Inc. PLLS covering wide operating frequency ranges
NL1034327C2 (nl) * 2007-09-04 2009-03-05 Enraf Bv Werkwijze en inrichting voor het binnen een bepaald meetbereik vaststellen van het niveau L van een vloeistof met behulp van naar het vloeistofniveau uitgestraalde radarsignalen en door het vloeistofniveau gereflecteerde radarsignalen.
US8010072B1 (en) * 2008-06-18 2011-08-30 Atheros Communications, Inc. Charge pump current compensation for phase-locked loop frequency synthesizer systems
US8401140B2 (en) 2008-09-05 2013-03-19 Freescale Semiconductor, Inc. Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal
US8271212B2 (en) * 2008-09-18 2012-09-18 Enraf B.V. Method for robust gauging accuracy for level gauges under mismatch and large opening effects in stillpipes and related apparatus
US8659472B2 (en) * 2008-09-18 2014-02-25 Enraf B.V. Method and apparatus for highly accurate higher frequency signal generation and related level gauge
US8224594B2 (en) * 2008-09-18 2012-07-17 Enraf B.V. Apparatus and method for dynamic peak detection, identification, and tracking in level gauging applications
US8513992B1 (en) * 2010-09-10 2013-08-20 Integrated Device Technology, Inc. Method and apparatus for implementation of PLL minimum frequency via voltage comparison
JP5703882B2 (ja) 2011-03-22 2015-04-22 富士通株式会社 デジタルpll回路及びクロック生成方法
US8508308B2 (en) * 2011-09-01 2013-08-13 Lsi Corporation Automatic frequency calibration of a multi-LCVCO phase locked loop with adaptive thresholds and programmable center control voltage
US9046406B2 (en) 2012-04-11 2015-06-02 Honeywell International Inc. Advanced antenna protection for radars in level gauging and other applications
CN103067000B (zh) * 2012-12-17 2016-02-10 江汉大学 基于量子系统的伺服系统模型
US9350366B2 (en) 2013-10-18 2016-05-24 Raytheon Company Phase-locked loop filter with coarse and fine tuning
CN103684433B (zh) * 2013-12-18 2016-08-17 北京航天测控技术有限公司 一种宽带频综装置
KR102375949B1 (ko) 2015-01-02 2022-03-17 삼성전자주식회사 주파수 합성기의 출력을 제어하기 위한 장치 및 방법
US12052022B2 (en) * 2021-07-09 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coarse-mover with sequential finer tuning step

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1286532A (zh) * 1999-08-26 2001-03-07 阿尔卡塔尔公司 锁相环路频率合成器
CN1307406A (zh) * 2000-01-27 2001-08-08 华为技术有限公司 数字锁相环的滤波方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764737A (en) * 1987-11-20 1988-08-16 Motorola, Inc. Frequency synthesizer having digital phase detector with optimal steering and level-type lock indication
KR940005459A (ko) 1992-06-22 1994-03-21 모리시타 요이찌 Pll회로
US5686864A (en) 1995-09-05 1997-11-11 Motorola, Inc. Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer
JP2845185B2 (ja) * 1995-11-29 1999-01-13 日本電気株式会社 Pll回路
JP2914287B2 (ja) * 1996-03-08 1999-06-28 日本電気株式会社 Pll回路
US5736904A (en) 1996-12-02 1998-04-07 Motorola, Inc. Automatic trimming of a controlled oscillator in a phase locked loop
US5942949A (en) * 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
US6256362B1 (en) * 1998-06-30 2001-07-03 Texas Instruments Incorporated Frequency acquisition circuit and method for a phase locked loop
US6313707B1 (en) * 1998-11-09 2001-11-06 Agere Systems Guardian Corp. Digital phase-locked loop with pulse controlled charge pump
JP2001230667A (ja) * 2000-02-16 2001-08-24 Nec Corp 位相調整回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1286532A (zh) * 1999-08-26 2001-03-07 阿尔卡塔尔公司 锁相环路频率合成器
CN1307406A (zh) * 2000-01-27 2001-08-08 华为技术有限公司 数字锁相环的滤波方法

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Publication number Publication date
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