CN100477124C - 于基板上产生结构的方法 - Google Patents

于基板上产生结构的方法 Download PDF

Info

Publication number
CN100477124C
CN100477124C CNB038198568A CN03819856A CN100477124C CN 100477124 C CN100477124 C CN 100477124C CN B038198568 A CNB038198568 A CN B038198568A CN 03819856 A CN03819856 A CN 03819856A CN 100477124 C CN100477124 C CN 100477124C
Authority
CN
China
Prior art keywords
oxide layer
nitration case
layer
substrate
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB038198568A
Other languages
English (en)
Other versions
CN1675773A (zh
Inventor
C·赫祖姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1675773A publication Critical patent/CN1675773A/zh
Application granted granted Critical
Publication of CN100477124C publication Critical patent/CN100477124C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating

Abstract

在一种用于在一基板(100)上产生一结构(132)的方法中，首先，一层顺序：一第一氧化层、一第一氮化层、以及一第二氧化层，乃会被设置于该基板(100)上。然后，该第二氧化层的一部分以及该第一氮化层的一部分乃会被移除；以便暴露出该第一氧化层的一部分。接着，位在该第一氧化层上方以及该第二氧化层(112)下方的该第一氮化层的一部分乃会被移除，以便暴露出该结构(132)的区域。

Description

于基板上产生结构的方法
技术领域
本发明系相关于一种在一基板上产生一结构的方法，并且，系特别相关于一种用于产生一结构，类似，例如，一MOS晶体管之一缩短的栅极氧化物，的自行对准(self-aligning)方法。
背景技术
在用于制造半导体的一些应用中，其系可能需要执行具有较小(较短)尺寸的结构，例如，在MOS晶体管(MOS＝metal oxidesemiconductor，金属氧化物半导体)，例如，分别在LDMOS晶体管(LDMOS＝laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)，栅极电极，或栅极氧化物，之中。
在习知技术中，光刻(lithography)方法系为已知，而(多)栅极电极则是可以藉由使用该等光刻方法而加以制造，并且，由于这些已知的方法并非为自行对准，因此，乃会造成以所使用之照明仪器之受限的对准可能性作为基础的限制，再者，因而所制造之栅极结构所具有的缺点系为，可能无法达到一特定的栅极长度，以及可能无法达成特定的容忍性。
此外，该等习知方法的一更进一步缺点则是在于，源极区域以及漏极区域的一不同掺杂，正如其在，举例而言，一LDMOS晶体管、或是一DMOS晶体管中所需要的一样，系仅艰难地具有可能性，或者是，对短栅极结构而言根本就不可能。
基于此习知技术，本发明的目的即在于提供一种用于在基板上产生具有较短尺寸之结构的改善方法。
发明内容
本发明系提供一种用于在一基板上产生一结构的方法，包括下列步骤：
(a)将包括一第一氧化层，一第一氮化层，以及一第二氧化层的一层顺序施加于该基板之上；
(b)移除该第二氧化层的一部分以及该第一氮化层的一部分，以暴露出该第一氧化层的一部分；以及
(c)移除该第一氮化层的一部分，以决定该结构位在该第一氧化层上方以及该第二氧化层下方的区域。
根据本发明，该结构乃是利用一自行对准方法而加以制造。
相较于习知的程序，本发明所具有的优点在于，藉由自行对准的方法，系有可能比起利用习知方法以及该等相对应所呈现的光刻方法所达成者，具有更小的栅极长度，及/或更低的容忍性。
本发明更进一步所具有的优点系为，即使是伴随着非常短的栅极结构，其亦有助于该源极区域以及漏极区域的一不同掺杂，正如其于，举例而言，一LDMOS晶体管中所需要的一样。
根据本发明，提供一种用于在一基板上产生一结构的方法，所述方法包括下列步骤：
(a)将包括一第一氧化层、一第一氮化层、以及一第二氧化层的一层顺序施加于该基板上；
(b)移除该第二氧化层的一部分以及该第一氮化层的一部分，以暴露出该第一氧化层的一部分；
(c)移除该第一氮化层位在该第一氧化层上方以及该第二氧化层下方的一部分，以决定该结构的区域；
(d)在步骤(c)中所形成的该结构的完整表面上，执行一导电层的一一致区隔；以及
(e)以一非等向性且具选择性的方法将该导电层蚀刻至该第一氧化层及该第二氧化层，因而于蚀刻后，该导电层仅填满于步骤(c)中所形成的区域。
附图说明
本发明的较佳实施例乃是以所附图式作为参考，而于接下来进行更详尽的解释，其中：
图1A至图1K：其系显示根据本发明之方法的一实施例。
具体实施方式
现在，以图1作为参考，本发明的一第一较佳实施例将进行更详尽的解释，其中，利用图1A至图1K，根据此较佳实施例的不同程序步骤将会有更详尽的解释。
在图1A中，系加以举例说明一半导体结构，其乃包括一基板100，且该基板乃具有一第一主要表面102以及一第二主要表面104，而在于此所举例说明之实施例中为一硅基板的该基板100的该第一主要表面102之上，乃会产生一层顺序106，包括配置于该基板100之上的一第一氧化层108，配置在该第一氧化层108之上的一氮化层110，以及配置在该氮化层110之上的一第二氧化层112，再者，在所举例说明的实施例中，该等氧化层108以及112系为二氧化硅层，以及该氮化层110乃为一氮化硅层，并且，在图1A中所举例说明的则是，被配置于基础材质(基板)之上的该氧化硅/氮化硅/氧化硅三明治结构106。
在一接续的程序步骤中，该第二、或顶部氧化层112，以及该第一氮化层110，乃会分别地利用一光刻步骤以及一接续的蚀刻而进行结构化，藉此，即可以获得在图1B中所举例说明的结构，其中，由于该第一氧化层的一部分114已被暴露出来，因此，在此区域之中，该第一氧化层108远离该基板100的该表面即被暴露出来。
接续地，该第一氮化层110乃会于一选择性湿化学蚀刻方法中受到回蚀，以移除该氮化层位在该第二氧化层112下方以及该第一氧化层108上方的一部分，藉此，即建立出该待产生之氧化栅极的长度，其中，该湿化学选择性蚀刻乃是，举例而言，利用热磷酸(～80％H3PO4，T～155℃)，而执行一时间期间，例如，25分钟。
在图1C中，系显示在蚀刻完该氮化层110之后所产生的结构，而正如在其中所见，于该第二氧化层112的下方，乃暴露出一区域116，且在该区域之中，该氮化层110乃受到了回蚀，在此，X系代表该待产生之结构的长度。
接续地，在该结构之完整表面上，一多晶硅层122的一一致区隔(conforming separation)系会加以执行，因此，乃会得到在图1D中所举例说明的结构，之后，由于该多晶硅层122系会接续地利用一非等向性且具选择性的方法而进行回蚀，所以，即可以获得在图1E中所举例说明的结构，并且，由于在此结构之中，该多晶硅仅会剩余在该区域116之中，因此，现在，在该制造程序的此时点上，即具有注入的可能性，藉此，位在图1E中之该未来栅极结构之右边的区域(在该已暴露第一氧化层108的下方)乃会受到掺杂，不过，在该基板之中，位在图1E中之该未来栅极结构之左边的区域，亦即，在该剩余氮化层110之下方，并不会受到掺杂。
在更进一步的方法步骤中，一另一氮化硅层124以及一另一氧化层126乃会于该结构的整个面上一致地进行区隔，因此，即可以得到在图1F中所举例说明的结构。
接着，由于该额外的氧化硅层126乃会于一非等向性且具选择性的方法中被回蚀至该氮化硅，因此，在该拓朴阶梯(topology stage)处，系会剩余一氧化残余128，正如在图1G中所举例说明的一样，其中，该拓朴阶梯乃是源自于该部分114的初始暴露，以及该区域116接续利用该多晶硅的填满。
接续地，该氮化硅层124也会选择性地被回蚀至该氮化硅，并且，除了该氧化物残余128之外，一氮化物残余130也会剩余在该拓朴阶梯处，正如在图1H中所显示的一样。
接着，一氧化硅，亦即，层112，以及该残余128，乃会整个面地、且具选择性地被蚀刻至氮化硅，并且，若有可能的话，乃会选择性地被蚀刻至该硅，因而得出在图1I中所举例说明的结构。
接下来，该氮化层110以及该氮化物残余130则是会选择性地进行蚀刻，因而可以得出在图1J中所举例说明的结构，其中，接续地，若是有需要的话，该氧化层108乃会于一非等向性且具选择性的方法中被蚀刻至该基板的该硅，并因而获得最终结构132，如图1K中所举例说明者。
在该较佳实施例的上述叙述中，系使用一硅基板100，并且，该等氧化层系为SiO2层，该等氮化层系为Si3N4，不过，本发明并不受限于这些材质，其它适合用于制造该结构的材质系亦可以加以使用，例如，有机材质，再者，该多晶硅栅极系亦可以被钨所取代，并且，也可以使用一碳化硅基板来取代该硅基板。
本发明的优点乃在于，其系提供了一种用于制造该结构132(见图1K)的自行对准方法，其中，藉由本发明的方法，系可以获得非常短的栅极结构，至于该栅极结构之大小的等级，则是并不存在理论上的限制，而根据一实施例，该栅极长度乃是介于0.1μm以及0.5μm之间。
虽然前面所提及的该方法乃是以用于一MOS晶体管之一栅极氧化层的制造作为参考，不过，本发明并不受限于此，而是可以被应用于任何需要如此小之结构的半导体结构之中。
正如前述，该氮化硅层110系于一湿化学蚀刻方法中选择地受到蚀刻，其中，在此，较佳地是，使用热磷酸(～80％H3PO4，T～155℃)作为具有一4nm/min之蚀刻率的一蚀刻剂，另外，在该等所举例说明的实施例中，对该结构而言，所选择的系为一大约25分钟之蚀刻期间所能达成之一大约0.1μm的长度，一般而言，利用热磷酸(～80％H3PO4，T～155℃)的该湿化学蚀刻系亦可以执行为具有一介于1nm/min至20nm/min之间的蚀刻率，并持续一介于1分钟至400分钟的时间期间，此外，用以取代该多晶硅层，另外的导电层系亦可以加以使用。
本发明并不受限于上述的制造步骤，个别的步骤系可以取决于该等待产生的结构，而进行修饰、或是被省略、或是亦可以插入其它的步骤。
组件符号说明
100    基板
102    第一主要表面
104    第二主要表面
106    层顺序
108    第一氧化层
110    氮化层
112    第二氧化层
114    第一氧化层的部分
116    已暴露区域
122    多晶硅层
124    氮化硅层
126    氧化层
128    氧化物残余
130    氮化物残余
132    阶梯状结构
X      该结构之区域

Claims (8)

1.一种用于在一基板(100)上产生一结构(132)的方法，所述方法包括下列步骤：
(a)将包括一第一氧化层(108)、一第一氮化层(110)、以及一第二氧化层(112)的一层顺序(106)施加于该基板(100)上；
(b)移除该第二氧化层(112)的一部分以及该第一氮化层(110)的一部分，以暴露出该第一氧化层(108)的一部分(114)；
(c)移除该第一氮化层(110)位在该第一氧化层(108)上方以及该第二氧化层(112)下方的一部分，以决定该结构(132)的区域(116)；
(d)在步骤(c)中所形成的该结构的完整表面上，执行一导电层的一一致区隔；以及
(e)以一非等向性且具选择性的方法将该导电层蚀刻至该第一氧化层(108)及该第二氧化层(112)，因而于蚀刻后，该导电层仅填满于步骤(c)中所形成的区域(116)。
2.根据权利要求1所述的方法，其中，该步骤(c)包括该第一氮化层(110)的一选择性湿化学蚀刻。
3.根据权利要求2所述的方法，其中，该湿化学蚀刻是利用具有一介于1nm/min至20nm/min的蚀刻率、并会持续一介于1分钟至400分钟的时间期间的热磷酸，其中该热磷酸含80％H3PO4，温度为155℃。
4.根据权利要求1所述的方法，其中，该步骤(b)更包括下列步骤：
(b.1)于该层顺序(106)上施加以及结构化一光致抗蚀剂，以便决定待暴露的区域；以及
(b.2)将该第二氧化层(112)以及该第一氮化层(110)蚀刻至该第一氧化层(108)。
5.根据权利要求1所述的方法，于该步骤(e)后更包括下列步骤：
相关于该基板(100)而执行一注入，以便仅在该基板(100)被该第一氧化层所覆盖的部分中形成一掺杂区域。
6.根据权利要求5所述的方法，于形成该掺杂区域的步骤，后更包括下列步骤：
(f)区隔出一第二氮化层(124)；
(g)区隔出一第三氧化层(126)；
(h)选择性地将该第三氧化层(126)移除至该第二氮化层(124)，因而使得一氧化物残余(128)会残存于在步骤(b)中暴露该第一氧化层(108)所形成的一阶处；
(i)选择性地将该第二氮化层(124)移除至该第二氧化层(112)，因而在该阶处剩余一氮化物残余(130)；
(j)选择性地将该第二氧化层(112)移除直至该第一氮化层(110)，以及将该氧化物残余(128)移除直至该氮化物残余(130)；
(k)移除该第一氮化层(110)及该氮化物残余(130)；以及
(l)移除并未直接位于在步骤(c)中所形成的区域之下的该第一氧化层(108)。
7.根据权利要求1所述的方法，其中，该结构(132)是一MOS晶体管的一栅极氧化物。
8.根据权利要求1所述的方法，其中，该第一及第二氧化层(108，126)是SiO2层，其中，该第一及第二氮化层(110，124)是Si3N4层，其中，该基板(100)是一Si基板，以及其中，该导电层是一多晶硅层(122)。
CNB038198568A 2002-08-22 2003-08-22 于基板上产生结构的方法 Expired - Fee Related CN100477124C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10238590A DE10238590B4 (de) 2002-08-22 2002-08-22 Verfahren zur Erzeugung einer Struktur auf einem Substrat
DE10238590.4 2002-08-22

Publications (2)

Publication Number Publication Date
CN1675773A CN1675773A (zh) 2005-09-28
CN100477124C true CN100477124C (zh) 2009-04-08

Family

ID=31501861

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038198568A Expired - Fee Related CN100477124C (zh) 2002-08-22 2003-08-22 于基板上产生结构的方法

Country Status (4)

Country Link
US (1) US7262118B2 (zh)
CN (1) CN100477124C (zh)
DE (1) DE10238590B4 (zh)
WO (1) WO2004019413A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4657874A (en) * 1984-01-18 1987-04-14 Mobil Oil Corporation Redispersion of agglomerated noble metals on zeolite catalysts
IT1200725B (it) 1985-08-28 1989-01-27 Sgs Microelettronica Spa Struttura di isolamento in dispositivi mos e procedimento di preparazione della stessa
DE3685495D1 (de) * 1986-07-11 1992-07-02 Ibm Verfahren zur herstellung einer unteraetzten maskenkontur.
JPH01140761A (ja) * 1987-11-27 1989-06-01 Nec Corp 半導体装置
US5391503A (en) * 1991-05-13 1995-02-21 Sony Corporation Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask
DE19528991C2 (de) 1995-08-07 2002-05-16 Infineon Technologies Ag Herstellungsverfahren für eine nichtflüchtige Speicherzelle
US5821603A (en) * 1996-05-29 1998-10-13 Microunity Systems Engineering, Inc. Method for depositing double nitride layer in semiconductor processing
US5981367A (en) * 1996-10-17 1999-11-09 Micron Technology, Inc. Method for making an access transistor
JPH1174476A (ja) 1997-08-29 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5937319A (en) * 1997-10-31 1999-08-10 Advanced Micro Devices, Inc. Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching
US6611020B2 (en) * 1998-08-17 2003-08-26 Micron Technology, Inc. Memory cell structure
KR100270965B1 (ko) * 1998-11-07 2000-12-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법
JP2001248734A (ja) * 2000-03-07 2001-09-14 Kurimoto Ltd 弁軸等の軸のシール装置

Also Published As

Publication number Publication date
US7262118B2 (en) 2007-08-28
DE10238590A1 (de) 2004-03-11
US20050196968A1 (en) 2005-09-08
DE10238590B4 (de) 2007-02-15
WO2004019413A1 (de) 2004-03-04
CN1675773A (zh) 2005-09-28

Similar Documents

Publication Publication Date Title
US7176137B2 (en) Method for multiple spacer width control
EP0224614B1 (en) Process of fabricating a fully self- aligned field effect transistor
US6750127B1 (en) Method for fabricating a semiconductor device using amorphous carbon having improved etch resistance
JPS6114745A (ja) 半導体構造体の製造方法
US6861372B2 (en) Semiconductor device manufacturing method
GB2296817A (en) A method of making a f.e.t
JP4718961B2 (ja) 半導体集積回路装置及びその製造方法
CN100477124C (zh) 于基板上产生结构的方法
US7001812B2 (en) Method of manufacturing semi conductor device
JP2006041339A (ja) Ｃｍｏｓ集積回路
US6946339B2 (en) Method for creating a stepped structure on a substrate
US6228729B1 (en) MOS transistors having raised source and drain and interconnects
JP3088556B2 (ja) 半導体装置の製法
US20040142521A1 (en) Methods for manufacturing a semiconductor device
JPS59124142A (ja) 半導体装置の製造方法
JPH05304207A (ja) 半導体装置の素子間分離兼配線構造
CN116960149A (zh) 半导体结构及其形成方法
JP3432307B2 (ja) 半導体装置の製造方法
KR100956155B1 (ko) 반도체 소자의 게이트 산화막 형성방법
JPH11163123A (ja) 半導体基板内に狭い熱酸化シリコンサイドアイソレーション領域を形成する方法およびそれにより製造されるｍｏｓ半導体装置
TW511254B (en) Manufacture method of high-density flat-unit type mask ROM
JPS63257244A (ja) 半導体装置およびその製造方法
JPH065622A (ja) 半導体装置のポリサイドゲート構造の製造方法
JPH02218169A (ja) 半導体装置
KR20060108641A (ko) 서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을구비한 트랜지스터를 형성하는 고급기술

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090408

Termination date: 20160822

CF01 Termination of patent right due to non-payment of annual fee