CN100468779C - 一种闪存存储单元的制备方法 - Google Patents

Abstract

本发明提供了一种闪存存储单元及其制备方法，属于非挥发性半导体存储器技术领域。与传统的闪存存储单元相比，本发明采用两层氮化硅作为浮栅，在横向和纵向上分别存储两位数据，实现了每个闪存存储单元能存储四位数据的功能，大大地增加了闪存的存储密度。在相同工艺条件下，存储密度是一般多晶硅浮栅闪存的4倍，是NROM闪存的2倍。而且其浮栅由靠近源区、漏区的两部分组成，并从物理上隔离开来，可以有效地抑制单元两端存储数据之间的串扰影响。本发明工艺简单，和传统CMOS工艺兼容，也没有增加光刻次数，从而降低了存储成本。

Description

一种闪存存储单元的制备方法

技术领域

本发明属于非挥发性半导体存储器技术领域，具体涉及一种每单元能存储多位数据的闪存存储单元及其制备方法。

背景技术

闪存(Flash Memory)以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。研制高存储密度的闪存是闪存技术发展的重要推动力。

闪存的结构单元如图一所示，它包含2层多晶硅栅，上面一层多晶硅1引出接字线，是控制栅，用来控制单元的选通以及单元的编程读出等操作，下面的多晶硅栅7不引出，完全与外界隔绝，因此叫做浮栅。闪存单元是利用浮栅上的存储电荷改变控制栅对应的阈值电压，从而决定单元的存储内容。如果浮栅上没有存储电子电荷，控制栅对应一个较低的阈值电V_T；当浮栅上存储了电子电荷Q_FG(Q_FG<0)，则控制栅阈值电压增大了ΔV_T，

ΔV_T＝-Q_FG/C_FC                  (1)

其中C_FC是浮栅相对控制栅的等效电容。这样在读取的时候，控制栅上加上一定的读取电压，浮栅中有电子的单元因为阈值电压高而不导通，就是存了信息“0”；当浮栅中没有存储电子的时候，阈值电压低，单元导通，就是存了信息“1”，如图二所示。

随着传统的CMOS超大规模集成电路技术的高速发展，闪存技术也朝着低功耗，低工作电压和高存储密度的方向发展。但是由于多晶硅浮栅存储的电荷是连续分布的，当有一个泄漏通道的时候，整个浮栅上的存储电荷都会通过这个泄漏通道而丢失，因此限制闪存按比例缩小能力的最大障碍是其隧穿氧化层厚度不能持续减小，因为在薄的隧穿氧化层情况下，直接隧穿和应力引起泄漏电流(SILC)等效应都对闪存的漏电控制提出巨大挑战。最近发展的SONOS闪存技术，单元结构和多晶硅浮栅结构类似，只是采用氮化硅层作为存储电荷的浮栅。因为氮化硅利用陷阱存储电荷，电荷是不连续分布的，不会通过同一个泄漏通道丢失，因此具有高的可靠性，隧穿氧化层也可以大大减薄，降低工作电压和减小功耗。

在SONOS闪存单元中，存储的电荷的不连续分布的另外一个重要的应用是可以使得每个单元能够存储两位的数据，就是所谓的NROM结构，如图三所示。NROM结构采用沟道热电子注入编程方式，可以使得电子9存储在源漏上方的氮化硅8中，具有区域化的特点，擦除采用源漏产生的热空穴注入方式。NROM读取的时候采用反向读取，如图四所示，即如果要读取原来编程时漏端上方的那位数据10，则读取的时候把原来编程时的漏端当源端，而原来的源端当漏端接位线。位线偏压比一般闪存单元读取时的位线的电位要高一些，为1.5V左右，这样就能使得靠近漏端一侧的耗尽层13比低漏电压时的耗尽层12足够宽，而把漏端上方的存储的电荷9的影响屏蔽掉，因此读取的数据是由源端上方的氮化硅中存储的电荷决定的。反过来，为了读另外一位数据的状态，则要再次把源漏端掉过来。因此通过电荷9分别存储在氮化硅浮栅8的两端，实现了一个单元存储两位数据的功能。但是NROM存在的一个问题是器件两端存储的电荷因为有一个水平的分布，所以当器件尺寸缩小时NROM分别存储的两位数据之间会发生串扰现象，影响所存数据的读取，因此难于进一步提高存储密度。

发明内容

本发明进一步提高闪存的存储密度，提供一种闪存存储单元及其制备方法，在横向和纵向上分别存储两位数据，从而实现了每个闪存单元能存储四位数据的功能，大大地增加了闪存的存储密度，而且闪存单元两端的电荷存储层从物理上被隔离开来，从而有效的防止闪存单元两端数据之间的串扰，因此具有更强的尺寸缩小和进一步提高存储密度的能力。

本发明一种闪存存储单元的制备方法，其步骤包括：

(1)在P型硅片上形成源区，并进行阈值调整注入；

(2)热氧化、淀积第一层氮化硅、淀积二氧化硅或热氧化氮化硅形成二氧化硅、淀积第二层氮化硅、淀积二氧化硅阻挡层和淀积氮化硅牺牲层，从而形成多层栅结构；

(3)光刻并刻蚀上面淀积的多层栅结构至衬底，开出沟道中部上方的用于隔离两部分浮栅的窗口；

(4)热氧化生成沟道中间部分的栅氧，在栅氧上淀积隔离用二氧化硅和控制栅用多晶硅；

(5)化学机械抛光多晶硅层，暴露出氮化硅牺牲层，去掉氮化硅牺牲层，再淀积多晶硅，刻蚀多晶硅形成多晶硅侧墙；

(6)以多晶硅侧墙为硬掩膜，刻蚀多层栅结构，形成两端的存储电荷的浮栅；

(7)淀积氧化层，刻蚀形成侧墙，之后进行N⁺注入，并退火，形成源漏。

上述第一层氮化硅和第二层氮化硅的厚度分别为4—7纳米。

浮栅与多晶硅控制栅之间的中间隔离氧化层的厚度为8—10纳米。

浮栅与源漏区之间的隧穿氧化层的厚度为5—7纳米。

第一层氮化硅和第二层氮化硅之间的隔离氧化层的厚度为2—3纳米。

两部分浮栅的长度分别为20—45纳米。

本发明的技术效果：本发明在相同工艺条件下，存储密度是一般多晶硅浮栅闪存的4倍，是NROM闪存的2倍。而且工艺简单，和传统CMOS工艺兼容，也没有增加光刻次数。由于增加每一个闪存单元存储数据的位数，可以在相同的工艺条件下，成倍的增加闪存的存储密度，从而降低存储成本。并且本发明从物理上隔离开了单元两端的浮栅，从而有效地抑制了两端数据的串扰影响，具有更好的尺寸缩小能力。

附图说明

下面结合附图，对本发明做出详细描述。

图1为现有闪存存储单元的结构示意图；

图2为现有闪存单元的阈值漂移和浮栅中存储电荷的关系示意图；

图3为NROM结构示意图；

图4为NROM的读取原理示意图；

图5为本发明闪存存储单元的结构示意图；

图6为本发明闪存存储单元的逻辑状态和阈值漂移的关系示意图；

图7为本发明闪存存储单元的读取原理示意图；

图8为本发明闪存存储单元的“01”状态编程示意图；

图9为本发明闪存存储单元的“10”状态编程示意图；

图10为本发明闪存存储单元的“00”状态编程示意图；

图11为本发明闪存存储单元的擦除示意图；

图12为本发明闪存存储单元的工艺流程图。

上述附图1—4中，1—多晶硅控制栅；2—阻挡氧化层；3—隧穿氧化层；4—源；5—衬底；6—漏；7—多晶硅浮栅；8—氮化硅层；9—存储的电子；10—要读取的那位的信息；11—另外一位的信息；12—高漏电压时的耗尽区范围；13—低漏电压时的耗尽区范围；

上述附图5和图7中，01—控制栅；02—第二层氮化硅；03—氮化硅间氧化层；04—第一层氮化硅；05—源；06—衬底；07—漏；08—隧穿氧化层；09—存储的电荷；010—阻挡氧化层；011—要读取的两位信息；012—另外两位信息；013—低漏电压时的耗尽区范围；014—高漏电压时的耗尽区范围；

上述附图12中，001—硅；002—二氧化硅；003—氮化硅；004—源；005—漏；006—侧墙；

具体实施方式

参考图5，单元采用两层氮化硅02、氮化硅04作为浮栅，且浮栅对称地位于单元的源漏两端，隧穿氧化层08为5—7nm，第一层和第二层的氮化硅厚度为4-7nm，两层氮化硅之间的氧化层03厚度为2—3nm，阻挡氧化层010的厚度为8-10nm。因为第一层和第二层氮化硅浮栅相对于控制栅01的等效电容C_FC不一样，所以两层浮栅中存储的电子09使得单元的阈值电压漂移是不一样的。以单元一端的存储电子的情况为例，假设第一层氮化硅相对于控制栅等效电容为C_FC1，且一端存储的电子电荷为Q_FG1，第二层的氮化硅相对于控制栅等效电容为C_FC2，一端存储的电子电荷为Q_FG2，根据上面曾提到的公式ΔV_T＝-Q_FG/C_FC，则它们引起的阈值电压漂移为：ΔV_T1＝-Q_FG1/C_FC1和ΔV_T2＝-Q_FG2/C_FC2，因为第一层和和第二层的氮化硅的厚度相等，所以可以存储的电子是近似相等的(Q_FG1＝Q_FG2)。很明显C_FC2>C_FC1，因此有：ΔV_T1>ΔV_T2。这样根据两层氮化硅层有否存储电子可以有四个阈值电压的漂移，因此有四个状态，如图6所示。

(1)当两层氮化硅层都没有存储电电子，总的阈值电压漂移：ΔV_T＝0，可以定义为状态“11”

(2)当第二层氮化硅存储电子，第一层没有存储电子，总的阈值电压漂移：ΔV_T＝ΔV_T2，可以定义为状态“10”

(3)当第一层氮化硅存储电子，第二层没有存储电子，总的阈值电压漂移：ΔV_T＝ΔV_T1，可以定义为状态“01”

(4)当两层氮化硅层都存储电电子，总的阈值电压漂移：ΔV_T＝ΔV_T1+ΔV_T2，可以定义为状态“00”。

因此一端实现了两位数据的存储功能，采用NROM相同的读取方法，如图7所示，即如果要读取原来编程时漏端上方的那位数据011，则读取的时候把原来编程时的漏端当源端，而原来的源端当漏端接位线。位线偏压比一般闪存单元读取时的位线的电位要高一些，为1.5V左右，这样就能使得靠近漏端一侧的耗尽层014比低漏电压时的耗尽层013足够宽，而把漏端上方的存储的电荷09的影响屏蔽掉，该存储单元的另外一端存储的数据完全类似，也可以实现两位数据的存储功能，这样每个存储单元可以存储四位的数据，而且两端的浮栅从物理上隔离开来了，因此可以有效地抑制两端的数据的串扰影响。存储单元的编程(根据数据状态，选择性地对氮化硅进行电子注入)采用沟道热电子注入方式，比如要对漏端上方一端的氮化硅层进行电子注入，则漏端接5V电压，控制栅加编程电压脉冲，如图8所示，当控制栅接高电压脉冲(+10V)时，注入的电子在纵向电场的作用下，能够越过隧穿氧化层和氮化硅间的氧化层存储在第二层氮化硅中，实现了“10”的编程；当控制栅接中等电压脉冲(+7V)时，纵向电场不能使得注入的电子隧穿过氮化硅间的氧化层，因此电子存储在第一层氮化硅中，实现了“01”的编程，如图9所示；当控制栅接高和中等电压组合脉冲时，两层氮化硅都存储电子，实现了“00”的编程，如图10所示。对氮化硅中的电子进行擦除采用热空穴注入的方式，此时控制栅接—7V的电压，漏端接5V电压，其他端接地，对第一层第二层的氮化硅中的电子同时进行擦除(注入的空穴和电子中和)，使得擦除后单元的状态回到“11”状态，如图11所示。

参考图12，存储单元器件的制备步骤为：

(1)在P型硅片001上，采用传统CMOS工艺，形成LOCOS或者浅槽隔离，然后形成有源区，并进行阈值调整注入。

(2)热氧化(5nm)形成二氧化硅层002，淀积氮化硅003(5nm)、淀积二氧化硅或者热氧化氮化硅002(2nm)，淀积氮化硅003(5nm)，淀积二氧化硅002(8nm)，淀积氮化硅牺牲层003(200nm)，形成衬底上的多层结构(图12—a)。

(3)光刻并RIE刻蚀多层栅结构至衬底，保留两端的氮化硅牺牲层和存储电荷的多层结构，中间窗口为沟道中部部分(图12—b)。

(4)去掉光刻胶以后，热氧化生成沟道中间部分的二氧化硅002(2nm)，然后在栅氧上面淀积隔离二氧化硅氧化层002(图12—c)。

(5)淀积用来形成控制栅的多晶硅(200nm)(图12—d)，然后以氮化硅牺牲层003为停止层进行化学机械抛光多晶硅层，从而暴露出氮化硅牺牲层003(图12—e)。

(6)煮浓PH3去掉氮化硅牺牲层，然后再次淀积多晶硅(200nm)，并ICP回刻多晶硅形成多晶硅侧墙(图12—f)。

(7)以多晶硅侧墙为硬掩膜，使用高选择比RIE刻蚀多层结构，形成两端的存储电荷的多层结构(图12—g)；

(8)然后淀积氧化层002，RIE回刻形成侧墙006，之后进行As注入并退火形成源004漏005(图12—h)；

为了防止单元中两位数据的互相影响，NROM的器件尺寸不能极大地缩小，因此到一定程度以后，难以仅仅通过缩小器件尺寸来增加闪存的存储密度。而本发明在相同的工艺条件下，成倍的增加闪存的存储密度，并且有效地抑制了单元两端数据的相互串扰影响，从而可以进一步缩小尺寸，提高存储密度，降低存储成本。

综上所述，本发明公开了一种闪存存储单元结构及其制备方法。上面描述的应用场景和实施例，并非用于限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可做各种的更动和润饰，因此本发明的保护范围视权利要求范围所界定。

Claims (5)

1、一种闪存存储单元的制备方法，其步骤包括：

(1)在P型硅片上形成源区，并进行阈值调整注入；

(2)热氧化、淀积第一层氮化硅、淀积二氧化硅或热氧化氮化硅形成二氧化硅、淀积第二层氮化硅、淀积二氧化硅阻挡层和淀积氮化硅牺牲层，从而形成多层栅结构；

(3)光刻并刻蚀上面淀积的多层栅结构至衬底，开出沟道中部上方的用于隔离两部分浮栅的窗口；

(4)热氧化生成沟道中间部分的栅氧，在栅氧上淀积隔离用二氧化硅和控制栅用多晶硅；

(5)化学机械抛光多晶硅层，暴露出氮化硅牺牲层，去掉氮化硅牺牲层，再淀积多晶硅，刻蚀多晶硅形成多晶硅侧墙；

(6)以多晶硅侧墙为硬掩膜，刻蚀多层栅结构，形成两端的存储电荷的浮栅；

(7)淀积氧化层，刻蚀形成侧墙，之后进行N⁺注入，并退火，形成源漏。

2、如权利要求1所述的闪存存储单元的制备方法，其特征在于：上述第一层和第二层的氮化硅的厚度分别为4—7纳米。

3、如权利要求1所述的闪存存储单元的制备方法，其特征在于：浮栅与多晶硅控制栅之间的中间隔离氧化层的厚度为8—10纳米。

4、如权利要求1所述的闪存存储单元的制备方法，其特征在于：浮栅与源漏区之间的隧穿氧化层的厚度为5—7纳米。

5、如权利要求1所述的闪存存储单元的制备方法，其特征在于：上述第一层和第二层氮化硅之间的隔离氧化层的厚度为2—3纳米。

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