CN100394767C - 像素排列装置、固态图像感应装置以及照相机 - Google Patents

Abstract

一种固态图像感应装置，包括固态图像感应器和信号处理电路。该固态图像感应器包括：垂直转移单元，该垂直转移单元由与光电转换元件的列对应的转移列组成，可操作地在垂直方向上转移从光电转换元件读取的信号电荷；水平转移单元，该水平转移单元可操作的从垂直转移单元接收信号电荷并在水平方向将它们进行转移。信号处理电路转换水平转移单元的信号电荷为像素数据，并且将其重排为二维阵列。在重排中，信号处理电路每转移一个像素数据段就从三个线路存储器中循环选出一个线路存储器，将像素数据段写入到所选择的线路存储器中，或者从所选择的线路存储器中读取一行像素数据。

Description

像素排列装置、固态图像感应装置以及照相机

技术领域

本发明涉及一种包括固态图像感应器以及信号处理电路的固态图像感应装置，该固态图像感应器将所接收的光转换成电信号。

背景技术

本申请基于在日本申请的申请No.2003-365225以及2004-143480，其内容在此结合作为参考。

近些年来一种最迫切发展的装置可能是固态图像感应装置，其包括将所接收的光转换成电信号的固态图像感应器以及将电信号转换成图像信号的信号处理电路。

固态图像感应装置广泛地应用在数字照相机中，例如数字照相机以及数字摄像机。译者以来强烈地要求改进数字照相机的成像质量，并且固态图像感应器的像素分辨率以快速的步伐提高。

由于输出图像信号的速度有限，所以数字照相机对于拍摄运动图像比拍摄静止图片使用更少的像素。与初始读取信号电荷的像素数量相比，在某些提出的实现这功能的方法中，固态图像感应器输出具有减少的像素的数据。

例如，专利文献1(日本专利申请特开平H11-234688)披露了一种用于驱动固态图像器的方法，其中将在水平方向上每三个顺序排列的像素作为一个块，将除中间一个以外的两个像素(即，该块两端的两个)的信号电荷混合在一起，并且一个块的中间像素的信号电荷与相邻块的中间像素的信号电荷混合在一起。以这种方式，该驱动方法使得固态图像器输出在水平方向上已经减少的预定数量的像素的图像信号。

然而，如果如上所述减小图像信号部分的三分之一，那么采样频率的三分之一(在传统的驱动方法中不为0)，将叠加到信号的DC(直流)部分。这将产生波纹或者错误信号，降低由输出图像信号表示的图像质量。

[专利文献1]：日本专利申请特开平H11-234688

发明内容

因此本发明的目的是提供一种固态图像感应装置，其包括固态图像感应器，该固态图像感应器能至少在水平方向上减小将要处理的像素数量，并且高速输出高质量图像信号而不产生波纹或者错误信号。

上述目的通过用于将从固态图像感应器接收的多段像素数据进行重排的像素排列装置实现，其中通过混合多个光电转换元件的电荷产生该多个象素数据段以便减少所处理的象素的数量，该像素排列装置包括：获取单元，该获取单元可操作地从固态图像感应器获取该多段像素数据的序列；提取单元，该提取单元可操作地从该多段像素数据的序列中提取多个像素数据段，每预定数量的段中提取一段；以及排列单元，该排列单元可操作地以所述多个像素数据段被提取的顺序依次排列所提取的多个像素数据段。

由于具有上述结构，所以可能从像素数据序列中提取像素数据段，该像素数据序列从固态图像感应器中接收，每预定数量的段中提取一段，并且排列所提取的段从而形成数据序列。特别是，根据由固态图像感应器获取的图像的二维排列的像素数据，有可能不连续输出像素数据行，而提取像素数据段，每预定数量段中提取一段，并且排列所提取的段以输出数据序列。这使得由固态图像感应器所获取的图像通过排列构成像素数据序列的每个像素数据段而再现。

在上述的像素排列装置中，提取单元可从多段像素数据从预定位置开始三段中提取一段地提取像素数据段作为第一像素数据，可从多段像素数据中从晚于预定位置四个像素数据段的位置开始三段中提取一段地提取像素数据段作为第二像素数据，可从多段像素数据中从晚于预定位置八个像素数据段的位置开始的三段中提取一段地提取像素数据段作为第三像素数据，并且排列单元以第一像素数据段被提取的顺序依次排列所提取的第一像素数据的段，以提取第二像素数据的段的顺序依次排列所提取的第二像素数据的段，并且以提取第三像素数据段的顺序依次排列所提取的第三像素数据的段。

由于具有上述结构，所以可以从像素数据序列三段中提取一段地提取像素数据段，其中像素数据序列从固态图像感应器进行接收，并且排列所提取的段从而形成数据序列。特别是，就由固态图像感应器获取的图像的二维排列的像素数据而言，可以不连续输出像素数据行，而每三段提取一段地提取像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像通过排列构成像素数据序列的每个像素数据段而再现。

在上述像素排列装置中，提取单元可提取预定数量的第一像素数据段，该提取单元提取预定数量的第二像素数据段，并且该提取单元提取预定数量的第三像素数据段。

由于具有上述的结构，所以可以去掉与不在屏上显示的图像部分对应的像素数据部分，例如图像的左、右、上及下边缘。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述的像素排列装置中，提取单元可包括：存储子单元；写入子单元，该写入子单元可操作地以写入单元接收像素数据段的顺序将多个像素数据段的序列写入到存储单元的具有连续地址的区域中；以及地址控制子单元，该地址控制子单元可操作地输出地址，这些地址中的每一个在该区域的连续地址中每隔预定数量的地址出现，其中排列单元从由地址控制子单元输出的地址所表示的区域位置读取像素数据段，并且顺序排列所读取的像素数据段。

在上述像素排列装置中，地址控制子单元可包括：控制信号接收下级单元，该控制信号接收下级单元可操作地从像素排列装置外部接收参考时钟以及水平同步信号；水平计数器，该水平计数器可操作地与参考时钟同步计数从而输出水平计数值；垂直计数器，该垂直计数器可操作地与水平同步信号同步计数从而输出垂直计数值；以及地址计算下级单元，该地址计算下级单元可操作地计算地址，每个地址基于水平以及垂直计数值由ax+by+c表示，其中“x”表示水平计数值，“y”表示垂直计数值；“a”和“b”分别表示给定数，并且“c”表示与提取单元开始提取像素数据段的位置对应的读取开始地址。

由于具有上述结构，所以可以存储从固态图像感应器输出的像素数据序列到存储单元的具有连续地址的区域中，并且然后从由规则排列的地址所表示的区域中的位置读取像素数据段。这使得可以从像素数据序列每预定数量的段提取一段地提取像素数据段，并且排列所提取的段从而形成数据序列。特别是，在具有二维排列的光电转换元件的固态图像感应器不连续输出像素数据行的情况下，可以每预定数量的段提取一段地提取像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器获取的图像可通过排列构成像素数据序列的每个像素数据段而再现。

在上述的像素排列装置中，提取单元可包括：包括三个线路存储器的存储子单元；以及控制子单元，该控制子单元可操作地每当在转移一个像素数据段时从三个线路存储器中循环选择一个线路存储器，并且该排列单元包括写入子单元，该写入子单元可操作地以写入单元接收像素数据的顺序从多段像素数据的序列中提取一个像素数据段，并且将所提取的像素数据段写入到由控制子单元当前选择的线路存储器中。

由于具有上述的结构，其中从固态图像感应器输出的像素数据段一个接一个循环存储到第一线路存储器、第二线路存储器、第三线路存储器、第一线路存储器，……。因此可以从像素数据序列中每预定数量的段提取一段地提取像素数据段，并且排列所提取的段从而形成数据序列。特别是，就由固态图像感应器所获取的图像的二维排列的像素数据而言，可以不连续输出像素数据行，而每预定数量的段提取一段地提取像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像可通过排列构成像素数据序列的每个像素数据段而再现。

在上述的像素排列装置中，写入子单元可将仅位于在多段像素数据的序列中排除的预定位置以外的位置的像素数据段写到由控制子单元当前选择的线路存储器中。

由于具有上述结构，可以去掉与不在屏上显示的图像部分对应的像素数据部分，例如图像的左、右、上、以及下边。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述的像素排列装置中，排列单元包括读取子单元，该读取子单元对于三个线路存储器的每个，可操作地在读取象素数据段后放弃线路存储器开始处的预定数量的像素数据段，并且读出所放弃的像素数据段后的剩余像素数据段。

由于具有上述结构，所以在从线路存储器读取数据后，可以不使用与不在荧屏上显示的图像部分对应的读取数据部分，例如图像的左、右、上以及下边缘，并且仅使用与在屏上显示的图像部分对应的读取数据部分。这使得可以去掉无效的像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述的像素排列装置中，排列单元可包括读取子单元，该读取子单元可仅从由三个线路存储器的每个中的预定连续地址所表示的预定位置读取像素数据。

由于具有上述结构，所以可以不从线路存储器读取与不在屏上显示的图像部分对应的数据部分，例如图像的左、右、上以及下边缘，而仅读取与显示在屏上的图像部分对应的读取数据的部分。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述像素排列装置中，排列单元可包括：2-端口存储器，可操作地并行执行数据的读取以及写入；以及数据处理子单元，该数据处理子单元可操作地基于在固态图像感应器中提供的光电转换元件的二维排列，向/从2端口存储器写入或读取所提取的像素数据段。

由于具有上面的结构，可以使用2-端口存储器重排像素数据段，从而可以并行地执行从固态图像感应器读取像素数据，以及输出用于图像输出的像素数据。这使得可以根据输出需要高速输出图像数据。

上述目的还由固态图像感应装置实现，该固态图像感应装置包括(a)固态图像感应器，该固态图像感应器包括二维排列的光电转换元件；以及(b)信号处理电路，其中固态图像感应器包括：垂直转移单元，该垂直转移单元可操作地在垂直方向上转移从光电转换元件读出的信号电荷，该垂直转移单元可由与光电转换元件排列成的多列对应的多个转移列组成；水平转移单元，该水平转移单元可操作地从垂直转移单元接收信号电荷并且在水平方向上转移所接收的信号电荷，其中每个垂直和水平转移单元包括用于从控制单元接收控制信号的转移电极，垂直转移单元的每个转移列包括一个或多个转移寄存器，每个转移寄存器对应于预定数量光电转换元件行，每2n+1个转移列中的一个的底部寄存器具有相同的转移电极结构，借助该转移电极结构，信号电荷从底部寄存器到水平转移单元的转移可以独立控制，而与每个转移列中的其它转移寄存器以及其它转移列中的其它底部寄存器无关，其中垂直转移单元、水平转移单元和底部寄存器被控制以便混合多个光电转换元件的电荷用于减少所处理的象素的数量，该信号处理电路包括：转换单元，该转换单元可操作地将从水平转移单元转移的信号电荷转换成多个像素数据段，并且依次输出这些像素数据段；以及像素排列装置，该像素排列装置包括：获取单元，该获取单元可操作地获取多个像素数据段的序列；提取单元，该提取单元可操作地从该多个像素数据段的序列中每预定数量的段中提取一段地提取像素数据段；以及排列单元，该排列单元可操作地以提取像素数据段的顺序依次排列所提取的像素数据段。

由于具有上述结构，所以可以从像素数据序列每预定数量的段中提取一段地提取像素数据段，该像素数据序列从固态图像感应器中接收，并且排列所提取的段从而形成数据序列。特别是，就由固态图像感应器所获取的图像的二维排列的像素数据而言，可以不连续输出像素数据行，而每预定数量的段中提取一段地提取像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像可通过排列构成像素数据序列的每个像素数据段而再现。

在上述固态图像感应装置中，三个转移列中的每一个的底部寄存器可具有相同的转移电极结构，借助该相同的转移电极结构，信号电荷从底部寄存器到水平转移单元的转移可不依赖于每个转移列中的其它转移寄存器以及其它转移列的其它底部寄存器而独立控制。

在上述的固态图像感应装置中，提取单元可从多个像素数据段从预定位置开始的三段中提取一段地提取像素数据段作为第一像素数据，从多个像素数据段从晚于该预定位置四段像素数据的位置开始，三段提取出一段地提取像素数据段作为第二像素数据，并且可从多个象素数据段中从晚于该预定位置八段像素数据的位置开始，三段提取一段地提取像素数据段作为第三像素数据，并且排列单元以提取第一像素数据段的顺序依次排列所提取的第一像素数据段，以提取第二像素数据段的顺序依次排列所提取的第二像素数据段，并且以提取第三像素数据段的顺序依次排列所提取的第三像素数据段。

由于具有上述结构，所以可以从像素数据序列中三段中提取一段地提取像素数据段，该像素数据序列从固态图像感应器中接收，并且排列所提取的段从而形成数据序列。特别是，就由固态图像感应器所获取的图像的二维排列的像素数据而言，可以不连续输出像素数据行，而提取(每三段提取一段)像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像可通过排列构成像素数据序列的每个像素数据段而再现。

在上述的固态图像感应装置中，提取单元可提取预定数量的第一像素数据段，提取单元提取预定数量的第二像素数据段，并且提取单元提取预定数量的第三像素数据段。

由于具有上述结构，所以可以去掉与不在屏上显示的图像部分对应的像素数据部分，例如图像的左、右、上以及下边缘。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述的固态图像感应装置中，提取单元可包括：存储子单元；写入子单元，该写入子单元可操作地以写入单元接收多个象素数据段的顺序将该多个像素数据段的序列写入到存储单元的具有连续地址的区域中；以及地址控制子单元，该地址控制子单元可操作地输出地址，这些地址中的每一个在该区域的连续地址中每隔预定数量的地址出现，其中排列单元从由地址控制子单元输出的地址所表示的区域中的位置读取像素数据段，并且依次排列所读取的像素数据段。

在上述固态图像感应装置中，地址控制子单元可包括：控制信号接收下级单元，其可操作地从像素排列装置外部接收参考时钟以及水平同步信号；水平计数器，该水平计数器可操作地与参考时钟同步计数从而输出水平计数值；垂直计数器，该垂直计数器可操作地与水平同步信号同步计数从而输出垂直计数值；以及地址计算下级单元，该地址计算下级单元可操作地基于水平和垂直计数值计算分别由ax+by+c表示的地址，其中“x”表示水平计数值，“y”表示垂直计数值，“a”和“b”分别表示给定数，并且“c”表示与提取单元开始提取像素数据段的位置对应的读取起始地址。

由于具有上述结构，所以可以存储从固态图像感应器输出的像素数据序列到存储单元的具有连续地址的区域中，并且然后从以规则间隔排列的地址所表示的该区域中的位置读取像素数据段。这使得可以从像素数据序列每预定数量的段提取一段地提取像素数据段，并且排列所提取的段从而形成数据序列。特别是，在其中具有二维排列的光电转换元件的固态图像感应器不连续输出像素数据行的情况下，可以每预定数量的段中提取一段地提取像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像通过排列构成像素数据序列的每个像素数据段而再现。

在上述的固态图像感应装置中，提取单元可包括：包括三个线路存储器的存储子单元，以及控制子单元，该控制子单元可操作地每当一个像素数据段进行转移时循环选择三个线路存储器中的一个线路存储器，并且排列单元包括写入子单元，该写入子单元可操作地以写入单元接收多个象素数据段的次序从该多个像素数据段的序列中提取一个像素数据段，并且将提取的像素数据段写入到由控制子单元当前选择的线路存储器中。

由于具有上述结构，其中从固态图像感应器输出的像素数据段一个接一个地循环存储到第一线路存储器、第二线路存储器、第三线路存储器、第一线路存储器，……。因此可以从像素数据序列中提取(每预定数量段中提取一段)像素数据段，并且排列所提取的段从而形成数据序列。特别是，就由固态图像感应器获取的图像的二维排列像素数据而言，可以不连续输出像素数据行，而提取(每预定数量段提取一段)像素数据段，并且排列所提取的段从而输出数据序列。这使得由固态图像感应器所获取的图像可通过排列构成像素数据序列的每个像素数据段而再现。

在上述的固态图像感应装置中，写入子单元可仅将位于在多个像素数据段的序列中排除的预定位置以外的位置上的像素数据段写到由控制子单元当前选择的线路存储器中。

由于具有上述结构，所以可以去掉与不在屏上显示的图像部分对应的像素数据部分，例如图像的左、右、上以及下边缘。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述的固态图像感应装置中，排列单元可包括读取子单元，该读取子单元对于三个线路存储器的每个，在读取象素数据段之后放弃线路存储器开始处的预定数量的像素数据段，并且读出在所放弃的像素数据段之后的剩余像素数据段。

由于具有上述结构，所以可以去掉与不在屏上显示的图像部分对应的像素数据部分，例如图像的左、右、上和下边缘。这使得可以去掉无效像素部分从而恢复图像的期望部分或者加速数据处理。

在上述固态图像感应装置中，排列单元可包括读取子单元，该读取子单元可操作地仅从三个线路存储器的每个中的预定连续地址所表示的预定位置读取像素数据。

由于具有上述结构，所以可以不从线路存储器读取与不在屏上显示的图像部分对应的数据部分，例如图像的左、右、上以及下边缘，而仅读取与在屏上显示的图像部分对应的读取数据部分。这使得可以去掉无效像素数据部分从而恢复图像的期望部分或者加速数据处理。

在上述固态图像感应装置中，排列单元可包括：2-端口存储器，可并行执行数据的读取和写入；以及数据处理子单元，该数据处理子单元可操作地基于设置在固态图像感应器中的光电转换元件的二维排列向/从该2-端口存储器写入或读取所提取的像素数据段。

由于具有上述结构，可以使用该2-端口存储器重排像素数据段，以并行地执行从固态图像感应器读取像素数据，以及输出用于图像输出的像素数据。这使得可以根据输出需要高速输出图像数据。

上述目的还可以通过包括上述的固态图像感应装置的照相机实现。

由于具有上述结构，所以可得到高速工作的照相机，这是因为从固态图像感应器高速输出数据。

附图说明

本发明的这些和其它目的、优点以及特点将从下面结合附图的描述中更加明显，附图示出了本发明的具体实施例。

在附图中：

图1为示出本发明的固态图像感应装置结构的框图；

图2示出了数据从信号转换单元输入到重排单元的顺序；

图3示出了与固态图像感应器产生的电信号对应的像素数据的二维排列；

图4为示出重排单元的结构的框图；

图5示出了重排单元采用存储装置重排从信号转换单元输入的数据a1到a30的操作；

图6示出了重排单元输出已经采用存储装置进行重排的数据到DRAM控制单元的操作；

图7还示出了当假数据存储在线路存储器中时线路存储器中的数据排列；

图8示出了重排单元采用存储装置重排从信号转换单元输入的重排数据的操作；

图9示出了重排单元执行读取地址控制从而输出采用存储装置重排的数据给DRAM控制单元的操作；

图10示出了重排单元执行读取时间控制从而输出采用存储装置重排的数据给DRAM控制单元的操作；

图11为示出当采用一个存储装置时重排单元结构的框图；

图12示出了由仅包括一个存储装置的重排单元写入数据的时间表；

图13为示出了包括2-端口存储器以及地址控制单元的重排单元的结构的框图；

图14为示出了其中重排单元嵌入在DRAM控制单元中的固态图像感应装置的结构的框图；

图15为示出了其中重排单元独立于信号处理单元的固态图像感应装置的结构的框图；

图16为示出了其中重排单元嵌入在信号转换单元中的固态图像感应装置的结构的框图；

图17为示出了其中重排单元嵌入在固态图像感应器驱动单元中的固态图像感应装置的结构的框图；

图18为示出了其中信号转换单元以及重排单元嵌入在固态图像感应器驱动单元中的固态图像感应装置的结构的框图；

图19示出了固态图像感应器的通用结构；

图20示出了信号电荷混合在一起的像素级合；

图21示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图22示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图23示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图24示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图25示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图26示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图27示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图28示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图29示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图30示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图31示出了在本发明的一个实施例中的由固态图像感应器进行像素混合操作的过程；

图32示出了在本发明的一个实施例中的固态图像感应器的像素混合模式；

图33示出了在本发明的一个实施例中的固态图像感应器的像素混合模式；

图34示出了在本发明的一个实施例中的固态图像感应器的像素混合模式；

图35示出了在本发明的一个实施例中的固态图像感应器的垂直转移寄存器的门结构；

图36示出了在本发明的一个实施例中的固态图像感应器的垂直转移寄存器的门结构；

图37示出了在本发明的一个实施例中的固态图像感应器的垂直转移寄存器的门结构；

图38示出了在本发明的一个实施例中的固态图像感应器的垂直转移寄存器的门结构；

图39示出了在本发明的一个实施例中的固态图像感应器的垂直转移寄存器的门电极的排列；

图40示出了在本发明的一个实施例中的固态图像感应器的驱动时间表；

图41示出了在本发明的一个实施例中的固态图像感应器的驱动时间表；

图42示出了本发明的数字照相机的结构；

图43为示出当前改进的重排单元结构的框图；

图44示出了写入到SRAM存储器中的数据；

图45为示出了读取地址计数器的结构的框图；以及

图46为示出根据当前改进实施例中就重排单元而言，VD、HD、CLK、垂直计数值、水平计数值以及读取地址的变化的时序图。

具体实施方式

下面参考附图描述本发明的优选实施例。

<1.结构>

首先，描述本发明的固态图像感应器。

图19示出了固态图像感应器的常规结构。

固态图像感应器101采用称作“所有像素同时并且独立读取”的方法，并且包括对应于像素二维排列的光电转换元件102，垂直转移单元103，以及水平转移单元104。同样，垂直转移单元103由多个水平排列的转移列组成，并且多个垂直转移元件构成每个转移列。

光电转换元件102为光电二极管。

光电转换元件102与红(R)、绿(G)、以及蓝(B)的滤色镜连接，这些滤色镜在垂直和水平方向上周期性设置。

垂直转移单元103以及水平转移单元104均由CCD(电荷耦合器件)实现。

例如，假定将两个垂直像素以及两个水平像素的组成的四个像素的区域作为一个单元。如图19所示，滤色镜这样设置，使得在每个单元中，例如，左下像素为R，左上和右下像素为G(分别表示为Gb和Gr)，以及右上像素为B。

尽管未示出，但是控制单元设置在固态图像感应器101外部，并且与固态图像感应器101通过信号线连接。

当控制单元(未示出)发送控制信号给包含在垂直转移单元103以及水平转移单元104的转移电极上时，固态图像感应器101启动。

控制单元可与固态图像感应器101作为一个单元一起形成。

垂直转移单元103由多个转移列组成。每个转移列由与三行光电转换元件102对应的转移寄存器组成，每个转移寄存器由三个转移元件组成。

现在，描述固态图像感应器101在水平方向上混合像素的操作。

通过控制垂直转移单元103以及水平转移单元104的转移操作，固态图像感应器101使得控制单元通过混合每三个像素的信号电荷而将水平方向上的像素数目减小到1/3，其每一个在水平方向上每隔一个像素出现。

图20示出了信号电荷混合在一起的像素组合。

信号电荷混合在一起的每组像素此后称作“混合像素组”。

在图20中，包含在每个小框中的标记表示如下：Rxy的R表示红色，其为连接到像素的滤色器的颜色，x表示该像素在混合象素组中的垂直位置，以及y表示该像素在混合像素组中的水平位置，其中像素的垂直位置从离水平转移单元104最近的像素开始依次表示为“1”，“2”……，并且像素在每个混合像素组中的水平位置从离水平转移单元104的输出最近的像素开始依次表示为“1”，“2”……。

这里，两种不同颜色的混合像素组在水平方向上以规则的间隔交替设置，并且每对中的两种不同颜色的相邻的混合像素组分别称作第一混合像素组和第二混合像素组。

例如，在图20，将在水平方向上每隔一个像素出现的绿色像素G11、G12和G13的组作为第一混合像素组。然后将在水平方向上每隔一个像素出现的蓝色像素B11，B12和B13的组作为第二混合像素组，其中像素B11在第一混合像素组的G11和G12之间。一种颜色的第一混合像素组以及另一种颜色的第二混合像素组在水平方向上交替排列。

如上所述，从在每行上交替排列的两种颜色的像素中，相同颜色的每三个像素依次被选择并且混合在一起。由于这样进行操作，对于每种颜色的混合像素组的加权中心(weighted center)以规则间隔排列。这防止了产生波纹或者错误信号。

接着，将参考示出状态改变的图21-31解释驱动固态图像感应器101以用图20所示的组合混合象素的过程。

构成固态图像感应器101的垂直转移单元103的转移列在水平方向上以三列循环排列。

在图21-31中，假定水平转移单元104向其左侧输出信号电荷。从离水平转移单元104的输出最近的列开始，每个循环中的垂直列被称作第一、第二以及第三(在附图中分别表示为1、2和3)。

此后，在垂直转移单元103的每个转移列中，离水平转移单元104最近的元件称作底部元件。

垂直转移单元103构造成使得第二和第三转移列的底部元件独立于相同转移列的其它转移元件以及其它转移行的其它底部元件，转移信号电荷。

也就是说，例如，可以使得第二转移列的底部元件转移信号电荷到水平转移单元104，同时第一和第三转移列的底部元件保留信号电荷。

同样，可以使得第三转移列的底部元件转移信号电荷到水平转移单元104，同时第一和第二转移列的底部元件保留信号电荷。

在该过程中，首先，如图21所示，驱动第二转移列的底部元件使它们转移信号电荷到水平转移单元104，如图21的箭头所示。

接着，如图22所示，在水平转移单元104内部，信号电荷向前移动两个像素。

接着，如图23所示，驱动第三转移列的底部元件使得它们转移信号电荷到水平转移单元104，如图23中的箭头所示。

这使得每对中G12和G13的信号电荷以及每对中B12和B13的信号电荷在水平转移单元104内部混合在一起。

然后，在水平转移单元104内部，信号电荷向前移动两个象素，如图24所示。

然后，如图25所示，驱动垂直转移单元103的所有元件使得它们将信号电荷向下传送一个元件，其中第一转移列的底部元件转移信号电荷到水平转移单元104，如图25中的箭头所示。

这使得每组中的G11、G12和G13的信号电荷以及每组中的B11、B12和B13的信号电荷在水平转移单元104的内部混合在一起。

由于进行将每组中的三个像素混合在一起的操作，从而水平方向上的像素数量减小到1/3，其中每组中的三个象素位于垂直转移单元103的底部元件的相同行中，并且在水平方向上每隔一个象素出现。

同样，从图26可知，绿色和蓝色的混合像素以规则间隔排列。这防止出现波纹和错误信号。

图27示出了在重复图21-25所示的操作后，从图26所示的状态开始的垂直转移单元103和水平转移单元104内部的状态。

图28示出了在重复图21-25所示的操作后，从图27所示的状态开始的垂直转移单元103和水平转移单元104内部的状态。

图28表示信号电荷已经从图20中表示为“a”的垂直转移单元103中的三行的所有元件转移到水平转移单元104中。

水平转移单元104然后依次输出信号电荷，如图29所示。这意味着固态图像感应器101为三行像素输出信号电荷，其为原始信号电荷的1/3。

图30示出了在上述操作重复后垂直转移单元103和水平转移单元104内部的状态，表示信号电荷已经从图20中的“b”所示的垂直转移单元103的三行所有元件转移到水平转移单元104。该水平转移单元104然后依次示出信号电荷，如图31所示。

从上述描述可知，从固态图像感应器104的水平转移单元104输出的图像信号对应一维排列设置的像素。为了将信号从一维排列返回到二维排列，在固态图像感应器101外部的图像处理装置，将从水平转移单元104输出的信号重新排列为二维阵列。

此后将描述怎样将信号重新排列为二维阵列。

优选的是，将三个垂直像素和三个水平像素(每一个每隔一个象素出现)组成的九个像素区域作为一个混合像素组对待，如图32所示。这是因为其能混合所有光电二极管的所有信号像素而不放弃它们。这提高了灵敏度。

在这种情况下，混合像素组的权重中心对于每种颜色R、G和B以规则的间隔排列，如图32所示。

这使得图像具有高分辨率并得到更少的波纹。

对于图32的该混合像素组结构，可以使用例如下面的过程，将每三行信号混合在一起，每三行信号中的每一行在垂直方向上每隔一行出现。

(1)首先，读取每三行信号电荷中的一行到垂直转移单元103，并且然后向水平转移单元104垂直转移两个像素。

(2)接着，上面(1)的行向下两行的每行的信号电荷读取到垂直转移单元103中，与上面(1)中读取的信号电荷混合，并且然后向水平转移单元104垂直转移两个像素。

(3)此外，从上面(2)的行向下两行的每行的信号电荷读取到垂直转移单元103中，与上面(1)和(2)读取的信号电荷进行混合。这就完成了在垂直方向上将每隔一个象素出现的三个像素混合。

可以使用垂直转移元件组成的电极结构进行此操作，每个垂直转移元件转移三个像素的信号电荷(6-相位电极结构)。

在4相位电极结构由垂直转移元件组成的情况下，其中每个垂直转移元件转移两个像素的信号电荷，总体上需要电极的八个相位。这是因为在这种情况下，将三个元件作为一个单元，并且所有的与包含在每个单元中的六个像素对应的读取电极将独立工作。

如图33所示，每个混合像素组可由六个像素组成，由从图32示出的九个像素的混合像素组去掉中间行的三个像素得到。

这还使得可以高分辨率成像并且得到更少的波纹，这是因为每种颜色的混合像素组这样的排列使得其中心以规则间隔排列。

同样，如图34所示，每个混合像素组可由水平排列成一行的三个像素组成，由从垂直排列的三行中去掉两行得到。

如前所述，通过减去行而减少垂直方向上的像素来提高信号输出速度。

垂直方向的像素减少可通过例如防止从对应于像素的预定行的光电二极管读取信号电荷到垂直转移单元103来实现。

在这种情况下，在预定行的光电二极管中剩余的信号电荷释放到基底等。

图35示出了用于实现上述驱动的电极结构的实例。

在图35所示的电极结构中，垂直转移单元103的每个垂直转移元件由6-相位转移电极(公共电极)V1-V6组成。

底部元件具有与其它垂直转移元件不同的电极结构。

也就是说，第二转移列的底部元件在第三和第五相位具有独立的电极(VC1和VC2)，其与公共电极不同，这样第二转移列的底部元件可独立于相同转移列的其它转移元件以及其它转移列(第一和第三转移列)中的其它底部元件转移信号电荷。

同样，第三转移列的底部元件在第三和第五相位具有独立电极(VC3和VC4)，其与公共电极以及第二转移列的独立电极不同，这样第三转移列的底部元件可独立于相同转移列的其它转移元件以及其它转移列(第一和第二转移列)的其它底部元件转移信号电荷。

第一转移列的底部元件由公共电极V1-V6组成，相同转移列中的其它转移元件的与此情况相同。

由于具有上述结构，所以可以使每组的三个转移列中的第二和第三转移列的底部元件转移信号电荷。这使得可以执行图21-31所示的转移操作。

或者，如图36所示，第一转移列的底部元件也可以在第三和第五相位具有独立电极(VC5和VC6)。

此外，当在图25所示的状态中采用该电极结构时，仅允许第一转移列首先转移信号电荷，然后允许垂直转移单元103的所有元件将信号电荷转移一个元件，而不是使垂直转移单元103的所有元件转移信号电荷。

当垂直转移单元103为6相位驱动系统时，优选的是在第二以及第三转移列(或者所有的第一到第三转移列)的底部元件中的六个电极中两个或三个电极为独立电极。

图37和38示出了其中某个转移列的底部元件包括为独立电极的三个转移电极。

优选的是当考虑制造过程时至少一个公共电极出现在这些两个或三个独立电极之间，而独立电极可互相毗邻。

因此，在六相位驱动系统的情况下，优选的是，当从水平转移单元104侧计数时第二和第四转移电极为独立电极，如图35和36所示，或者如图37和38所示，第二、第四和第六转移电极为独立电极。

这里应该注意的是底部元件的电极结构并不局限于上述实例。

在当前实施例中，将六相位驱动系统应用于该电极结构。然而，也可以使用3相位或者4相位驱动系统代替。

这里应该注意的是3相位或者4相位驱动系统的情况下，某些转移列的底部元件包括两个独立的电极。

图39示出了用于图35或图36所示的电极结构的门电极的排列。

在图39中，在两个沟道截断环(channel stop)151之间形成的转移路径152构成垂直转移单元103。

在图22所示的实例的情况下，考虑到除底部元件以外的元件，三个转移电极V2、V4和V6作为公共电极形成，由垂直转移单元103的所有转移列共享，该共享可通过电极薄膜(第一层电极)实现，其在包括转移电极V2、V4和V6的相同层中。

类似，三个转移电极V1、V3和V5作为公共电极形成，由垂直转移单元103的所有转移列共享，该共享可由电极薄膜(第二层电极)实现，其在包括转移电极V1、V3和V5的相同层中。关于底部元件，独立电极(在本实例中，第三和第五相位处的转移电极，即当从水平转移单元104侧数的第二和第四电极)由与第二层电极相同的电极薄膜形成为分别对应各转移列的分开的矩形段图案。

为了防止第一转移列的底部元件如图35所示的单独驱动，φV3A和φV5A连接到图39的φV3和φV5端子上。

图40示出了从控制单元(未示出)发送控制信号到垂直转移单元103和水平转移单元104的转移电极上的时间表，并且示出了在图35所示的电极结构的情况下信号电荷怎样对应于时间表进行转移。

在该电极结构的情况下，从光电转换元件102读出的信号电荷存储在转移电极V3和V4中，如图41所示。

在图40中，当高电平驱动脉冲发送到电极V1-V6以及VC1-VC4时，这些电极变成存储单元。

当低电位驱动脉冲发送到电极V1-V6以及VC1-VC4时，这些电极变成阻挡(barrier)单元。

通过根据图40所示的时间表驱动垂直转移单元103和水平转移单元104，实现在本实施例中解释的像素混合。

优选的是如图40所示，φV2在φV4转换成低电平(t2)之前转换成高电平(t1)。

在本实施例中，φV2在时刻t1转换成高电平。进行该操作，存储信号电荷的存储电极为：时刻t1前的φV3以及φV4；在时刻t1和t2之间的φV2、φV3(φVC3)以及φV4；以及时刻t2和t3之间的φV2以及φV3(φVC3)。

这样的有益效果是当信号电荷移动到水平转移单元104时，存储在虚拟转移元件中的信号电荷不放弃，虚拟转移元件不执行转移。

现在，描述采用固态图像感应器101的固态图像感应装置。

图1为示出本发明的固态图像感应装置的结构的框图。

至此已经描述的固态图像感应器101，将所接收的光转换成电信号，并且输出电信号到信号转换单元13。

固态图像感应器驱动单元12通过向其输出控制信号而控制固态图像感应器101。

信号转换单元13对从固态图像感应器101接收的电信号执行CDS(相关双采样)、AGG(自动增益控制)以及A/D(模/数)转换。

在CDS过程中，从固态图像感应器101输出的电信号中去掉噪声。

在AGC过程中，通过增益CDS过程后的信号来调节信号的输出电平。

在A/D转换过程中，将AGC过程中的电平调节之后的固态图像感应数据转换成数字信号。

信号转换单元13在A/D转换之后立刻输出三行数字信号给重排单元15。

SSG(同步信号发生器)14产生用于确定驱动固态图像感应器101以及信号处理单元19的时间表的参考信号。

SSG14还产生并且向重排单元15输出用于确定启动区域(屏)以及水平线的时间表的参考信号。重排单元15根据从SSG14接收的参考信号重排从信号转换单元13输出的数字信号。

已经从固态图像感应器101的水平转移单元输出并且已经由信号转换单元13进行处理的数字信号对应于排列成一维阵列的像素，如前所述。在由重排单元15执行的重排过程中，从信号转换单元13输出的数字信号返回为二维阵列。

例如，假设对应由图20中“a”表示的三行像素以及由“b”表示的三行像素对应的数据以图2所示的顺序输入到重排单元15中。

图2示出了其中数据从信号转换单元13输入到重排单元15中的顺序。

图3示出了与由固态图像感应器101产生的电信号对应的像素数据的二维阵列。

在图2中，标记“假”表示位于垂直转移单元103周围的像素，并且对于此类象素，三个像素的信号电荷未混合在一起。

图2所示的标记a7-a12，a13-a18，b7-b12以及b13-b18对应于图29和31所示的a1-a6以及b1-b6，而其下标已经改变以清楚地表示二维阵列中的位置。

重排单元15执行重排过程，将图2所示的输入数据重排为图3所示的原始二维阵列。

下面将详细描述重排过程。

在重排单元15重排后DRAM(动态随机存取存储器)16保留数字数据。

DRAM控制单元17从重排单元15接收作为将数字信号重排为每条线的信号的结果输出的固态图像感应器数据，并且存储所接收的数据到DRAM16中。

DRAM控制单元17从DRAM16读出重排之后的固态图像感应器数据，并且输出所读出的数据给输出信号发生单元18。

输出信号发生单元18接收已经通过重排部分的固态图像感应器数据，并且在其上执行用于产生和输出亮度信号的Y信号处理，以及用于产生和输出颜色差别的信号的C信号处理。输出信号发生单元18在Y信号处理中产生并且输出亮度信号。在从固态图像感应器数据到Y信号的转换之后的图像有时缺少清晰度。因此，还要在转换之后的数据上执行轮廓校正过程从而突出图像的轮廓。

<2.操作>

图4为示出重排单元15的结构的框图。

输入单元60从信号转换单元13接收图2所示的数据a1到b30。

线路存储器51到56的每个保留从信号转换单元13输入到重排单元15的八个数据段，并且在每个数据保留区域具有水平地址(HA)。

这里应该注意的是，尽管在本实施例中，为方便起见描述每个线路存储器保留八个数据段，但由线路存储器保留的数据段数量并不局限于八，而可依据由固态图像感应器提供的像素段数量增加或减少。

由每个线路存储器保留的数据(本实施例中，为八个数据段)对应于屏的一条水平线。

由线路存储器51到53组成的存储器组称作存储装置81；并且由线路存储器54到56组成的存储器组称作存储装置82。

依据从输入单元62接收的信号，开关41从输入单元60接收数据并且输出数据给存储装置81或存储装置82。

输入单元62接收信号，该信号为每当输入三条水平线(3H)的数据时出现的脉冲。

输入单元63接收信号，该信号为每当输入一个像素的数据时出现的脉冲。开关42依据从输入单元63输入的信号在线路存储器51-53之间选择一个。

输入单元64接收信号，该信号为每当输入一个像素的数据时出现的脉冲。开关43依据从输入单元64输入的信号在线路存储器54-56之间选择一个。

地址计数器57基于输入到输入单元62、63以及65的信号产生线路存储器的写入地址或者读取地址，并且发送所产生的地址给由开关42选择的线路存储器。

类似，地址计数器58基于输入到输入单元62、64以及66的信号产生线路存储器的写入地址或者读取地址，并且发送所产生的地址给由开关43选择的线路存储器。

输入单元65和66接收信号，该信号为每当输入一个水平线(1H)的数据时出现的脉冲。开关44依据从输入单元65输入的信号在线路存储器51-53中选择一个。开关45依据从输入单元66输入的信号在线路存储器54-56中选择一个。

开关46依据从输入单元67接收的信号选择存储装置81或者存储转置82。

由开关41以及开关46选择的存储装置确定为如下相反的关系：当开关41选择存储装置81时，开关46选择存储装置82；并且当开关41选择存储装置82时，开关46选择存储装置81。

重排单元15在向存储装置81写入数据的同时从存储装置82读取数据。相反，重排单元15在向存储装置82写入数据的同时从存储装置81读取数据。

现在，将解释从/向存储装置81读取以及写入数据，为了方便，不描述从/向存储装置82读取以及写入数据。

图5示出了其中重排单元15采用存储装置81重排数据a1-a30的操作，数据a1-a30从信号转换单元13输入。

图5中由标记I60、I62、I63、I64以及I65标识的行表示分别输入给输入单元60，62，63，64以及65的信号。

图5中由标记“SW42”标识的行表示由开关42从线路存储器51到53选择的一系列线路存储器。

图5中由标记“HA”标识的行表示线路存储器51到53的写入地址。

重排单元15根据“SW2”以及“HA”的内容确定线路存储器以及所确定的线路存储器的写入地址。

例如，在时刻T101，在图5所示的实例的情况下，重排单元15将数据a1写到线路存储器51中的由地址“0”所表示的区域中，这是因为此时，SW42为51，HA为0，并且I60为a1。

当SW42为52或者53(表示线路存储器52或者53)时，HA的值基于SW42的前一个值产生。

当SW42为51并且I62表示脉冲输入时，HA的值为0。每当SW42为51时HA增加。

当SW42为52，HA的值为从当SW42为51时HA的前一个值减去1的结果。类似，当SW42为53时，HA的值为当SW42为51时HA的前一个值减去2的结果。

当线路存储器52或53的写入地址变为小于0(作为减法的结果)时，重排单元15不写入数据到线路存储器中。

同样，当线路存储器52或53的写入地址等于或高于8时，重排单元15不写入数据到线路存储器中。

在图5的时刻T102，数据不写入，这是因为此时，SW42为52并且HA小于0。

类似，在时刻T103、T106、T125、T128以及T129时不写入数据到线路存储器中。

作为图5所示的操作结果，三条线的水平数据，即图3所示的a1-a30，存储在线路存储器51-53中。

线路存储器51为与图3所示的垂直地址0对应的区域，并且存储a1、a4，a7、a10、a13、a16、a19以及a22到与水平地址0-7对应的区域中。

线路存储器52为与图3所示的垂直地址1对应的区域，并且存储a5、a8、a11、a14、a17、a20、a23以及a26到与水平地址0-7对应的区域中。

线路存储器53为与图3所示的垂直地址2对应的区域，并且存储a9、a12、a15、a18、a21，a24，a27以及a30到与水平地址0-7对应的区域中。

图6示出了其中重排单元15输出数据到DRAM控制单元的操作，其中数据已经采用存储装置81重排。

由图6中的标记“SW44”标识的行表示每次从线路存储器51到53由开关44选择的每个线路存储器。图6中的标记“HA”所标识的行表示线路存储器51到53的读取地址。

当I67以及I65都表示脉冲输入时，SW44为51。每当I65表示脉冲输入时SW44增加，显示52然后53。

当I65和I63都表示脉冲输入时，HA为0。每当I63表示输入脉冲时HA增加。

由图6中的标记“I61”标识的行表示在由HA表示的地址从SW44表示的线路存储器读出的数据。

重排单元15通过执行图6中的控制排列数据，并且输出所排列的数据到DRAM控制单元17中。

重排单元15采用存储装置82以与上述a1-a30的类似的方式处理b1-b30。

<3.修改>

本发明已经通过上述实施例进行描述。然而，并不局限于该实施例，例如，本发明可如下修改。

(1)

在上述实施例中，重排单元15放弃假数据a2、a3、a6、a25、a28、a29、b2、b3、b6、b25、b28以及b29而未将它们存储到线路存储器中。然而，这些假数据也可存储在线路存储器中，并且然后当读取所存储的数据时，该数据通过调整地址进行排列，并且输出所排列的数据。

在该修改中，地址计数器57和58的操作与上述实施例不同。

同样，每个线路存储器具有用于存储包括虚拟数据在内的10段数据的区域。

图8示出了其中重排单元15采用存储装置81重排从信号转换单元13输入的数据。

当I62、I65以及I63均表示脉冲输入时，地址计数器57允许开关42转换到线路存储器51，指定0为写入地址。

如SW42的行表示，每当I63表示脉冲输入时开关42就循环转换其连接到线路存储器51、52以及53。

每当I63表示三个脉冲输入时地址计数器57就增加HA的值。

使用上述操作，图2所示的输入数据就被存储在线路存储器中，如图7所示。

图7还示出了当假数据存储在线路存储器中时线路存储器中的数据排列。

在这种情况下，线路存储器51为与图7所示的垂直地址0对应的区域，并且存储a1、a4、a7、a10、a13、a16、a19、a22、a25、以及a28到与水平地址0-9对应的区域中。

类似，线路存储器52为与图7所示的垂直地址1对应的区域，并且存储a2a5、a8、a11、a14、a17、a20、a23、a26以及a29到与水平地址0-9对应的区域中。

类似，线路存储器53为与图7所示的垂直地址2对应的区域，并且存储a3、a6、a9、a12、a15、a18、a21、a24、a27、以及a30在与水平地址0-9对应的区域中。

当数据如图7所示存储在线路存储器中时，存在两种可用于控制将要读取到DRAM中的数据的方法：(a)读取地址控制；以及(b)读取时间控制。

(A)读取地址控制

图9示出了其中重排单元15执行读取地址控制从而输出采用存储装置81进行重排的数据给DRAM控制单元17的操作。

如图9所示，当I67、I65以及I63均表示脉冲输入时，重排单元15在具有由HA表示的地址0的区域上从(由SW44表示的开关44所选择的)线路存储器51读取由I61表示的数据a1，并且然后输出所读取的数据。

每当I63表示脉冲输入时，重排单元15就增加HA值，从由HA的增加后的值表示的区域读取数据，并且输出所读取的数据。

重复该增加预定数量的次数(＝“存储在一条线中的数据段的数量”-“1”，即，在该实例中，为7次)，然后直到I65表示脉冲输入时停止数据的输出。

然后，当I65表示脉冲输入时，重排单元15从线路存储器52在具有由HA表示的地址1的区域上读取由I61表示的数据a5，并且然后输出所读取的数据，其中由SW44表示开关44切换到的线路存储器52。此后，每当I63表示脉冲输入时，重排单元15就增加HA的值并且输出所读取的数据。

这种增加重复七次，然后直到I65表示脉冲输入时停止数据输出。

然后，当I65表示脉冲输入时，重排单元15从线路存储器53在具有由HA表示的地址2的区域上读取由I61表示的数据a9，并且然后输出所读取的数据，其中由SW44表示开关44切换到的线路存储器53。此后，每当I63表示脉冲输入时，重排单元15就增加HA的值并且输出所读取的数据。

如上所述，每次连接到开关上的线路存储器在线路存储器51、52和53之间改变时重排单元15将读取地址的初始值移动一。这消除了读取假数据的需要，并且使得数据以预定顺序输出。

(B)读取时间控制

图10示出其中重排单元15执行读取时间控制从而输出采用存储装置81进行重排的数据给DRAM控制单元17。

如图10所示，当I67、I65以及I63均表示脉冲输入时，重排单元15在具有由HA表示的地址0的区域上从线路存储器51读取由I61所表示的数据a1，并且然后输出所读取的数据，其中由开关44选择的线路存储器51用SW44表示。

每当I63表示脉冲的输入时，重排单元15就增加HA的值，从由增加后的HA值所表示的区域读取数据，并且输出所读取的数据。

数据输出重复八次，然后当HA为8或者9时，就不执行数据输出。

然后，当I65和I63表示脉冲输入时，SW44表示开关44连接到线路存储器52，并且HA表示地址0，但不执行数据输出。

也就是说，当开关44转换到线路存储器52时，就不从地址0(由HA表示)的区域读取数据，并且因此不执行数据输出。此后，每当I63表示脉冲输入时，重排单元15就增加HA的值并且输出所读取的数据。

数据输出重复八次，然后当HA为9时，不执行数据输出。

然后，当I65和I63表示脉冲输入时，SW44就表示开关44连接到线路存储器53，并且HA表示地址0，但不执行数据输出。

在I63表示脉冲已经输入两次之后，即，当HA为2或更大时，从由HA表示的地址读取数据，并且输出所读取的数据。

数据输出重复八次，然后停止。

(2)其中使用一个存储装置的修改

图11为示出当使用一个存储装置时重排单元15的结构框图。

在该修改中，重排单元15仅包括一个存储装置。结果是，重排单元15不能并行执行数据读取和写入。

图12示出了仅包括一个存储装置的重排单元15写入数据的时间表。

每当一个水平线(1H)数据输入时，出现在写入数据行以及读取数据行中的每个脉冲就出现。

如图12中的虚线所示，线4-6的写入数据时间与线路3的读取时间重叠。为了避免数据毁坏，地址计数器91调整写入和读取地址以及写入时间，使得信号转换单元13不写入未完全由DRAM控制单元17所读出的数据。

因此可以通过采用输出开始信号执行控制而避免不正确的重写，以便只在数据完全从线路存储器51或53读出之后，才从信号转换单元13接收数据。

(3)使用2-端口存储器的修改

图13为示出重排单元15结构的框图，该重排单元15包括2-端口存储器95以及地址控制单元96。

地址控制单元96预先存储表示(i)由图3所示的水平地址和垂直地址表示的存储区域以及(ii)在该存储区域中存储的数据之间的关系的信息。

在地址控制单元96的控制下，2-端口存储器95重排从信号转换单元13中接收的数据(如图3所示)，在其中存储重排的数据，并且并行执行重排数据的读取和写入。

图13所示的输入单元62、63以及65接收与图4所示的输入单元62、63以及65相同的信号。

这里应该注意的是为避免删除还未完全从2-端口存储器95读取的数据，地址控制单元96控制并且调整写入以及读取地址，以便数据仅写入到数据已经被完全读出的地址中。

(4)关于重排单元15的位置的修改

至此的说明书假定重排单元15嵌入到信号处理单元19中。然而，并不局限于此，重排单元15可位于图14、15、16、17以及18所示的任何位置。

不必依据其位置而改变重排单元15的功能，但是这将轻微影响到其间单元以及布线的排列。

图14为示出固态图像感应装置的结构的框图，其中重排单元15嵌入到DRAM控制单元17中。

使用其中重排单元15嵌入到DRAM控制单元17中的结构，重排单元15可在DRAM控制单元17写入数据到DRAM16之前或者在DRAM控制单元17从DRAM16读取数据之后重排数据。

图15为示出固态图像感应装置的结构的框图，其中重排单元15与信号处理单元19互相独立。

使用这样的结构，从信号转换单元13输出的数据由重排单元15进行重排，并且然后输出到DRAM控制单元17。

图16为示出固态图像感应装置结构的框图，其中重排单元15嵌入到信号转换单元13中。

由于具有这样的结构，从固态图像感应器101输出的信号电荷由信号转换单元13中的A/D转换子单元进行A/D转换，并且A/D转换之后的数据由重排单元15进行重排，并且然后输出到DRAM控制单元17中。

图17为示出固态图像感应装置结构的框图，其中重排单元15嵌入到固态图像感应器驱动单元12中。

由于具有这样的结构，从信号转换单元13输出的数据由嵌入到固态图像感应器驱动单元12中的重排单元15进行重排，并且然后输出到DRAM控制单元17。

图18为示出固态图像感应装置结构的框图，其中信号转换单元13和重排单元15嵌入到固态图像感应器驱动单元12中。

由于具有这样的结构，从固态图像感应器101输出的信号电荷由固态图像感应器驱动单元12中的信号转换单元13中的A/D转换子单元进行A/D转换或者受到其它处理，并且在这样的处理之后的数据由重排单元15进行重排，并且然后输出到DRAM控制单元17。

(5)在数字照相机中的应用

本实施例的固态图像感应装置可应用到数字照相机上。

图42示出了本发明的数字照相机的结构。

固态图像感应装置300与在本实施例中描述的固态图像感应装置相同。

该数字照相机包括：光学系统301，该光学系统包括用于聚光(来自发光物体)到300的平面上的透镜；控制300的驱动以及整个数字照相机运行的控制单元302；以及对从300输出的信号进行各种处理的图像处理单元303。

通过使用本发明的的固态图像感应装置在高速运行模式以及全像素读取模式之间转换，可以得到可在视频(高速运行)模式以及静止图片(全像素读取)模式下操作的数字照相机。

(6)关于重排单元的内部结构的修改

在上述实施例中，从信号转换单元13输出的数据由重排单元15进行重排，并且重排的数据写入到线路存储器中，并且重排的数据从线路存储器读取并且通过DRAM控制单元17写入到DRAM 16中。然而，像素数据可以以它们从信号转换单元13输出的顺序写入到线路存储器中而不需要重排，并且当像素数据从线路存储器中读取时可进行重排。

当前修改的固态图像感应装置的结构与图1所示的相同。

图43为示出当前修改的重排单元15的结构的框图。

如图43所示，重排单元15包括垂直计数器201、水平计数器202、读取地址计数器203、SRAM存储器204、SRAM存储器205、选择器206、以及选择器207，其中SRAM存储器204以及205构成存储装置。

SRAM存储器204以及205用于临时存储像素数据。当数据写入到SRAM存储器204和205中的一个时，数据从另一个读取。

读取计数器203设置SRAM存储器204以及205的读取地址。从所设置的读取地址读出的数据输出到DRAM控制单元17。

选择器206是一个开关，用于选择向SRAM存储器204以及205中的一个写入数据。选择器207是一个开关，用于选择从SRAM存储器204以及205中的一个读取数据。

从SSG14提供选择器信号，该选择器信号为每当三个水平线(3H)的数据输入时出现的脉冲。每次输入脉冲作为选择器信号，选择器206以及207切换所选择的SRAM存储器。

选择器206以及207通常选择相互不同的SRAM存储器，并且连接到所选择的SRAM存储器。例如，当选择器206选择SRAM存储器205时，选择器207选择SRAM存储器204，并且当选择器206选择SRAM存储器204时，选择器207选择SRAM存储器205。

时钟信号(CLK)、水平同步信号(HD)以及垂直同步信号(VD)输入到垂直计数器201以及水平计数器202中。垂直计数器201以及水平计数器202的输出输入到图像处理单元203中。

在本实施例中，假设各个器件等与每个信号CLK、HD以及VD的脉冲下降沿同步运行。然而，各个器件等可与每个信号的脉冲上升沿同步运行。

像素数据以其从信号转换单元13输出的顺序与从SSG14输出的信号同步写入到SRAM存储器中，而不进行重排。

当像素数据写入到SRAM存储器中时，数据写入由一些地址所表示的区域，这些地址从SRAM存储器的初始地址(例如，地址值“0”)开始，接着升序的地址值“1”，“2”，“3”……

图44示出了写入SRAM存储器的数据。随后的描述与从SRAM存储器204读取数据相关。

关于SRAM存储器205的描述省略，从而避免与关于SRAM存储器204的描述重复。

在框中诸如“a1”的标记表示每个数据段，并且在框上的数字表示分配给SRAM存储器204的存储区域的地址。

这里假定地址以类似方式指定给SRAM存储器204以及205的存储区域，以相同的初始地址值“0”开始。

例如，图44示出了数据“a1”记录在由地址“0”所表示的SRAM存储器204的存储区域中，并且数据“a2”记录在由地址“1”所表示的存储区域中。类似，从信号转换单元13输出的数据“a3”-“a30”存储在由地址“2”-“29”所表示的存储区域中。

当输入信号HD以及VD变为高电平时垂直计数器201复位为值“0”，并且然后每当检测到HD为高电平时就增加“1”。垂直计数器201输出计数值(此后，称作垂直计数值)给读取地址计数器203。

当输入信号HD以及VD变为高电平时水平计数器202复位为值“0”，并且然后每当检测到CLK为高电平时就增加“1”。水平计数器202输出计数值(此后，称作水平计数值)给读取地址计数器203。

图45为示出读取地址计数器203结构的框图。

如图45所示，读取地址计数器203包括比较器231、选择器232、加法器233、锁存器234、选择器235、加法器236以及锁存器237。

比较器231从水平计数器202以及垂直计数器201接收水平计数值以及垂直计数值，并且如果所接收的水平以及垂直计数值均为“1”，输出值“1”到选择器232，并且如果所接收的水平以及垂直计数值并非全为“1”，输出值“0”到选择器232。

选择器232接收这两个输入，并且如果比较器231的输出值为“1”，输出初始读取地址值给选择器235，并且如果比较器231的输出值为“0”，输出来自加法器233的输出值给选择器235。

这里应该注意的是上述初始读取地址值为预先确定的DRAM16的读取起始地址。在当前的变形实施例中，假定初始读取地址值为“0”。

当输入HD信号时，加法器233将第二附加值加到所接收的值上，并且输出结果值给选择器232。

上述第二附加值预先确定，并且在该实例中，该值假定为“4”。

锁存器234接收垂直计数值，并且每当所接收的垂直计数值变得不同于前一个接收的值时，输出表示值“1”的脉冲，并且如果没有改变，输出表示值“0”的低电位信号。

如果锁存器234输出值“1”，那么选择器235输出从选择器232输出的值给锁存器237，并且如果锁存器234输出值“0”，那么输出从加法器236输出的值给锁存器237。

当输入CLK信号时，加法器236将第一附加值加到所接收的值上，并且输出结果值给选择器235。

锁存器237输出读取地址给DRAM控制单元17，该读取地址从选择器235输出。

DRAM控制单元17从DRAM的存储区域读取数据，并且输出该读取数据给输出信号产生单元18，其中所述存储区域由从重排单元15得到的读取地址所表示。

图46为示出根据当前修改实例中的重排单元15的VD、HD、CLK、垂直计数值、水平计数值以及读取地址的变化的时间表。

如图46所示，重排单元15以所述的顺序输出读取地址“0”、“3”、“6”、“9”……给DRAM控制单元。一旦接收这些地址，DRAM控制单元17以所述的顺序从DRAM16从地址“0”上的存储区域读取值“a1”，从地址“3”上的存储区域读取值“a4”，从地址“6”上的存储区域读取值“a7”，从地址“9”上的存储区域读取值“a10”。

如上所述，数据以其从信号转换单元13输出的顺序写入到SRAM存储器204，以及所写入的数据以预定顺序从SRAM存储器204读出均是可能的。

这里应该注意的是确定第一和第二附加值的具体值以及初始读取地址值与设计密切相关并且必要的话可进行改变以满足特定情况。

(7)在到此为止的说明中，三个垂直转移列作为一个单元，并且每个单元具有相同的转移电极结构。然而，2n+1个转移列可作为一个单元，并且每个单元可具有相同的转移电极结构，其中n为大于或者等于2的自然数。

尽管本发明已经参考附图通过实施例的方式进行了充分的描述，但是值得注意的是对于本领域的技术人员来说可进行各种改变和修改。因此，只要这些改变和修改未脱离本发明的范围，其均应该包括其中。

Claims (23)

1.一种像素排列装置，用于重排从固态图像感应器接收的多个像素数据段，其中通过混合多个光电转换元件的电荷产生该多个象素数据段以便减少所处理的象素的数量，该像素排列装置包括：

获取单元，该获取单元可操作地从固态图像感应器获取多个像素数据段的序列；

提取单元，该提取单元可操作地从该多个像素数据段的序列中提取像素数据段，每预定数量的段中提取一段；以及

排列单元，该排列单元可操作地以提取像素数据段的顺序依次排列所提取的像素数据段。

2.权利要求1的像素排列装置，其中

提取单元从该多个像素数据段中提取像素数据段作为第一像素数据，从预定位置开始三段中提取一段，

从该多个像素数据段中提取像素数据段作为第二像素数据，从晚于该预定位置四个像素数据段的位置开始三段中提取一段，以及

从该多个像素数据段中提取像素数据段作为第三像素数据，从晚于该预定位置八个像素数据段的位置开始三段中提取一段，以及

排列单元以提取第一像素数据段的顺序依次排列所提取的第一像素数据段，

以提取第二像素数据段的顺序依次排列所提取的第二像素数据段，以及

以提取第三像素数据段的顺序依次排列所提取的第三像素数据段。

3.权利要求2的像素排列装置，其中

提取单元提取预定数量的第一像素数据段，

提取单元提取预定数量的第二像素数据段，以及

提取单元提取预定数量的第三像素数据段。

4.权利要求3的像素排列装置，其中

提取单元包括：

存储子单元；

写入子单元，该写入子单元可操作地以写入子单元接收多个象素数据段的序列的顺序将该多个像素数据段的序列写入到存储子单元的具有连续地址的区域中；以及

地址控制子单元，该地址控制子单元可操作地输出地址，这些地址中的每个在该区域的连续地址中每预定数量的地址中出现，其中

排列单元从由地址控制子单元输出的地址所表示的该区域中的位置读取像素数据段，并且顺序排列所读取的像素数据段。

5.权利要求4的像素排列装置，其中

地址控制子单元包括：

控制信号接收下级单元，该控制信号接收下级单元可操作地从该像素排列装置外部接收参考时钟以及水平同步信号；

水平计数器，该水平计数器可操作地与参考时钟同步计数从而输出水平计数值；

垂直计数器，该垂直计数器可操作地与水平同步信号同步计数从而输出垂直计数值；以及

地址计算下级单元，该地址计算下级单元可操作地基于水平和垂直计数值计算由ax+by+c所表示的每个地址，其中“x”表示水平计数值，“y”表示垂直计数值，“a”和“b”分别表示给定数，并且“c”表示与提取单元开始提取像素数据段的位置对应的读取起始地址。

6.权利要求3的像素排列装置，其中

提取单元包括：

包括三个线路存储器的存储子单元；以及

控制子单元，该控制子单元可操作地在每当转移一个像素数据段时从所述三个线路存储器中循环选择一个线路存储器，以及

排列单元包括

写入子单元，该写入子单元可操作地以写入单元接收多个象素数据段的序列的顺序从多个像素数据段的序列中提取一个像素数据段，并且写入所提取的像素数据段到由控制子单元当前选择的线路存储器中。

7.权利要求6的像素排列装置，其中

写入子单元将仅位于在多段像素数据的序列中排除的预定位置以外的位置的像素数据段写到由控制子单元当前选择的线路存储器中。

8.权利要求6的像素排列装置，其中

排列单元包括

读取子单元，该读取子单元对于三个线路存储器的每个，可操作地在读象素数据段之后将线路存储器开始处的预定数量的像素数据段放弃，并且读出所放弃的像素数据段后的剩余的像素数据段。

9.权利要求6的像素排列装置，其中

排列单元包括

读取子单元，该读取子单元可操作地仅队三个线路存储器的每个中的预定连续地址所表示的预定位置读取像素数据。

10.权利要求3的像素排列装置，其中

排列单元包括：

2-端口存储器，该2-端口存储器可操作地并行执行数据的读取和写入；以及

数据处理子单元，该数据处理子单元可操作地基于固态图像感应器中提供的光电转换元件的二维排列向/从二端口存储器写入或读取所提取的像素数据段。

11.一种固态图像感应装置，包括(a)包括二维排列的光电转换元件的固态图像感应器以及(b)信号处理电路，其中

该固态图像感应器包括：

垂直转移单元，该垂直转移单元可操作地在垂直方向转移从光电转换元件读出的信号电荷，该垂直转移单元由与其中设置光电转换元件的多个列对应的多个转移列组成；

水平转移单元，该水平转移单元可操作地从垂直转移单元接收信号电荷并在水平方向转移所接收的信号电荷，其中

每个垂直和水平转移单元包括用于从控制单元接收控制信号的转移电极，

垂直转移单元的每个转移列包括一个或多个转移寄存器，每个寄存器对应于预定数量的光电转换元件行，

每2n+1个转移列中的每一列的底部寄存器具有相同的转移电极结构，借助该转移电极结构，信号电荷从该底部寄存器到水平转移单元的转移的控制独立于每个转移列中的其它转移寄存器以及其它转移列中的其它底部寄存器，

其中垂直转移单元、水平转移单元和底部寄存器被控制以便混合多个光电转换元件的电荷用于减少所处理的象素的数量，

信号处理电路包括：

转换单元，该转换单元可操作地将从水平转移单元转移的信号电荷转换为多个像素数据段，并且顺序输出所述像素数据段；以及

像素排列装置，包括：

获取单元，该获取单元可操作地获取多个像素数据段的序列；

提取单元，该提取单元可操作地从多个像素数据段的序列中提取像素数据段，每预定数量的段中提取一段；以及

排列单元，该排列单元可操作地以提取所述像素数据段的顺序依次排列所提取的像素数据段。

12.权利要求11的固态图像感应装置，其中

三个转移列中的每一个的底部寄存器具有相同的转移电极结构，使用该转移电极结构，信号电荷从底部寄存器到水平转移单元的转移的控制独立于每个转移列中的其它转移寄存器以及其它转移列的其它底部寄存器。

13.权利要求12的固态图像感应装置，其中

提取单元从多个像素数据段中提取像素数据段作为第一像素数据，从预定位置开始三段中提取一段，

从多个像素数据段中提取像素数据段作为第二像素数据，从晚于该预定位置四个像素数据段的位置开始三段中提取一段，以及

从多个像素数据段中提取像素数据段作为第三像素数据，从晚于该预定位置八个像素数据段的位置开始三段中提取一段，以及

排列单元以提取第一像素数据段的顺序依次排列所提取的第一像素数据段，

以提取第二像素数据段的顺序依次排列所提取的第二像素数据段，以及

以提取第三像素数据段的顺序依次排列所提取的第三像素数据段。

14.权利要求13的固态图像感应装置，其中

提取单元提取预定数量的第一像素数据段，

提取单元提取预定数量的第二像素数据段，以及

提取单元提取预定数量的第三像素数据段。

15.权利要求14的固态图像感应装置，其中

提取单元包括：

存储子单元；

写入子单元，该写入子单元可操作地以写入子单元接收多个象素数据段的序列的顺序写入多个像素数据段的序列到存储子单元的具有连续地址的区域中；以及

地址控制子单元，该地址控制子单元可操作地输出地址，这些地址中的每一个在该区域的连续地址中每预定数量的地址中出现，其中

排列单元从由地址控制子单元输出的地址所表示的该区域中的位置读取像素数据段，并且依次排列所读取的像素数据段。

16.权利要求15的固态图像感应装置，其中

地址控制子单元包括：

控制信号接收下级单元，该控制信号接收下级单元可操作地从像素排列装置外部接收参考时钟以及水平同步信号；

水平计数器，该水平计数器可操作地与参考时钟同步计数从而输出水平计数值；

垂直计数器，该垂直计数器可操作地与水平同步信号同步计数从而输出垂直计数值；以及

地址计算下级单元，该地址计算下级单元可操作地基于水平和垂直计数值计算分别由ax+by+c所表示的地址，其中“x”表示水平计数值，“y”表示垂直计数值，“a”和“b”分别表示给定数，并且“c”表示与提取单元开始提取像素数据段的位置对应的读取起始地址。

17.权利要求14的固态图像感应装置，其中

提取单元包括：

包括三个线路存储器的存储子单元；以及

控制子单元，该控制子单元可操作地在每当转移一个像素数据段时从该三个线路存储器循环选择一个线路存储器，以及

排列单元包括

写入子单元，该写入子单元可操作地以写入单元接收多个象素数据段的序列的顺序从该多个像素数据段的序列中提取一个像素数据段，并且写入所提取的像素数据段到由控制子单元当前选择的线路存储器中。

18.权利要求17的固态图像感应装置，其中

写入子单元可将仅位于在多段像素数据的序列中排除的预定位置以外的位置的像素数据段写到由控制子单元当前选择的线路存储器中。

19.权利要求17的固态图像感应装置，其中

排列单元包括

读取子单元，该读取子单元对于三个线路存储器的每个，可操作地在读取象素数据段后放弃线路存储器开始处的预定数量的像素数据段，并且读出所放弃的像素数据段后剩余的像素数据段。

20.权利要求17的固态图像感应装置，其中

排列单元包括

读取子单元，该读取子单元可操作地仅从三个线路存储器的每个中的预定连续地址所表示的预定位置读取像素数据。

21.权利要求14的固态图像感应装置，其中

排列单元包括：

2-端口存储器，该2-端口存储器可操作地并行执行数据的读取和写入；以及

数据处理子单元，该数据处理子单元可操作地基于固态图像感应器中设置的光电转换元件的二维排列向/从该2-端口存储器写入或读取所提取的像素数据段。

22.一种照相机，包括权利要求1所定义的固态图像感应装置。

23.一种照相机，包括权利要求11所定义的固态图像感应装置。

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