JP3636291B2 - 撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ等の撮像素子を用いた撮像装置に係わり、特に画素加算により感度の向上をはかった撮像装置に関する。
【０００２】
【従来の技術】
近年、ＣＣＤ等の撮像素子により被写体像を撮像して映像信号を得るデジタルスチルカメラ（電子カメラ）が盛んに開発されている。このような撮像装置においては、動画撮像装置，静止画撮像装置の別を問わず、撮像素子の隣接する画素情報の加算、例えば垂直方向２画素と水平方向２画素の合計４画素の信号の加算によって、解像度は低下するものの、感度の向上をはかることができるとされている。
【０００３】
この種の加算の具体的な方法としては、撮像素子から画素信号を通常の方法で（１画素ずつ）読み出した後に、例えばＡ／Ｄ変換してデジタル系で加算する外部デジタル加算方式や、撮像素子内で例えばＣＣＤ撮像素子の転送駆動を工夫し、転送路内で電荷加算する素子内アナログ加算方式等が知られている。
【０００４】
ところが、実際にこの技術をカメラに適用しようとすると、一応感度上昇効果は得られるものの、その際却ってノイズが増加するなど、単なる画素数減少による解像度劣化にとどまらない画質劣化を生じる場合があった。
【０００５】
この点に関して、例えば４画素加算の場合に４倍の感度が得られるとした記載も従来の公開文献にまま見られるが、これはノイズまで考慮した場合には正しいとは言えない。何故なら、このときのノイズ改善効果（ＳＮ向上度）はランダムノイズの統計的性質から加算数の平方根に比例することが知られており、４画素加算によってはＳＮ２倍（即ち６ｄＢ）が期待できるのみである。従って、画質（ノイズレベル）を保った撮像を行う場合は感度２倍、即ち標準の１／２露光量で行う撮像までが限界となる。仮に、４倍の感度を得るために１／４露光量で撮像して４画素加算した場合、信号成分Ｓは１／４×４＝１倍、ノイズＮは１×√４＝２倍となりＳＮは６ｄＢ劣化してしまう。
【０００６】
そこで次に、４画素加算に関して１／２露光量で露光を行った場合を考える。外部デジタル加算方式では、撮像素子から出力される信号レベルは１／２しかないから、ノイズレベルは相対的に２倍になっている。アナログ（ランダム）ノイズはその後の４画素加算で１／√４、即ち１／２となるから問題ないが、量子化ノイズは加算しても改善されないため相対的に２倍のままであり、上記画質劣化を生じていた。また、この外部デジタル加算方式の場合は、フレームレートは通常撮像の場合と同じで向上することができない上、デジタル演算が２次元となり、記録のための信号処理時間を増大させるという問題もあった。
【０００７】
一方、素子内アナログ加算方式の場合は、撮像素子内での飽和問題があった。即ち、加算の実行場所である水平転送路や撮像素子出力アンプの最大出力レベルは、一般には通常の読み出し、即ち１画素分の電荷量までしか保証していない。ところが、１／２露光の４画素加算では１／２×４＝２画素分の電荷量を取り扱う必要が生じるからこれに対応できず、素子段階で信号がクリップされてしまい、上記画質劣化を生じてしまうものであった。
【０００８】
また、撮像素子内部での画素電荷の加算は、通常連続する画素間でのみ可能なので、例えばベイヤ配列のような単板式カラー撮像素子への適用は困難である。従って、単板式カラー撮像素子では、一旦通常読み出しした後に、同じ色同士を外部演算で加算する手法に頼らざるを得なかった。この場合、演算が２次元になるので複雑，長時間となる上、フレームレートの向上はできないものであった。
【０００９】
【発明が解決しようとする課題】
このように従来、撮像装置の感度向上のために画素加算を行おうとすると、外部デジタル加算方式では、フレームレートは通常撮像の場合と同じで向上することができない上、デジタル演算が２次元となり、記録のための信号処理時間を増大させるという問題があった。さらに、素子内アナログ加算方式の場合は、撮像素子内での飽和問題があり、素子段階で信号がクリップされてしまい、画質劣化を生じてしまう問題があった。
【００１０】
また、従来の単板式カラー撮像装置においては、感度向上のために画素加算を行おうとすると、撮像素子外部で２次元の複雑な演算処理が必要となり、システムの負担が大きくなる問題があった。また、フレームレートの向上をはかることは困難であった。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、画質劣化を生じることなく、且つフレームレートも向上でき、更にデジタル信号処理の負担増加を抑えた画素情報加算による感度向上撮影可能な撮像装置を提供することにある。
【００１２】
また、本発明の他の目的は、ベイヤ配列の単板式カラー撮像素子を用いた場合も、複雑な演算処理を要することなく画素加算により感度の向上をはかることができ、且つフレームレートの向上をはかり得る撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１４】
即ち本発明は、インターライン型電荷転送路を有した撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切換可能に設定するモード設定手段とを具備してなる撮像装置であって、前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向の複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向の複数画素に関するデジタル加算処理を実行することを特徴とする。
【００１５】
また本発明は、インターレース読み出し対応のインターライン型電荷転送路とベイヤ配列の色フィルタを有したカラー撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切り換え可能に設定するモード設定手段とを具備してなる撮像装置であって、前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向に隣接する複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向に１画素おきの複数画素に関するデジタル加算処理を実行することを特徴とする。
【００１６】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１７】
(1) 第２の撮影モードにおいて、駆動手段及び加算演算手段による各々の加算画素数は同じであること。
【００１８】
(2) 第２の撮影モードにおいて、駆動手段及び加算演算手段による各々の加算画素数は同じで、２以上の整数Ｎであること。
【００１９】
(3) 撮像素子に対する露光量を制御する露出制御手段を有し、この露出制御手段は、第２の撮影モードにおける露光量の目標値を第１の撮影モードにおける露光量の目標値の１／Ｎ以下の値に、また特に１／Ｎに制御すること。
【００２０】
(4) 第２の撮影モードにおいて駆動手段は、撮像素子の垂直転送路で２倍速駆動し、垂直方向に隣接する２画素を撮像素子の水平転送路内で加算すること。
【００２１】
(5) 撮像素子は、撮像素子における色フィルタはＲＧＢの原色フィルタであること。
【００２２】
(6) 撮像素子は、ＣＣＤ撮像素子であること。
【００２３】
（作用）
本発明によれば、駆動手段により垂直方向の画素加算が行われた信号電荷に対し、加算演算手段により水平方向の画素加算を行うことになるが、この場合１次元の加算演算で済むので、２次元の加算演算に比較して信号処理が格段に簡単となる。また、撮像素子内で垂直方向の画素加算を行っていることから、フレームレートの向上もはかることが可能である。
【００２４】
このとき、素子内では垂直方向のみの加算しか行なわないから全素子内加算方式に比して素子内信号飽和の問題が軽減される。そして撮像素子に対する露光量の目標値を非加算時の露光量の目標値の１／Ｎ（Ｎは垂直加算数）以下に制御する場合は、素子内加算時の電荷量が非加算時の１画素分を越えないから、新たな（通常よりも低い被写体輝度レベルに対する）素子内信号飽和を生じない。また特に素子外での水平方向画素加算数もＮであって露光量の目標値を１／Ｎに制御する場合は、上記に加えて、総合的な加算処理によるノイズ低減効果が信号成分の減少度合を下回らないから、ＳＮの劣化を生じることもない。
【００２５】
また、ベイヤ配列の撮像素子に対しては、インターレースのフレーム読み出しすることにより、奇数フィールドと偶数フィールドの各々において、同じフィールドでは垂直方向の画素が同じ色となり、水平方向の画素は１つおきに同じ色となる。従って、垂直方向の画素に関しては転送路内で容易に加算することができる。例えば、垂直転送路で２倍速駆動することにより、垂直方向に隣接する２画素を水平転送路内で加算することができる。
【００２６】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるデジタルスチルカメラの回路構成を示すブロック図である。
【００２８】
図中１０１は各種レンズからなるレンズ系、１０２はレンズ系１０１を駆動するためのレンズ駆動機構、１０３はレンズ系１０１の絞りを制御するための露出制御機構、１０４はメカシャッタ、１０５はベイヤ配列のカラーフィルタを備えたＣＣＤカラー撮像素子、１０６は撮像素子１０５を駆動するためのＣＣＤドライバ、１０７はゲインコントロールアンプ，Ａ／Ｄ変換器等を含むプリプロセス回路、１０８は色信号生成処理，マトリックス変換処理，その他各種のデジタル処理を行うためのデジタルプロセス回路、１０９はカードインターフェース、１１０はＣＦやスマートメディア等のメモリカード、１１１はＬＣＤ画像表示系を示している。
【００２９】
また、図中の１１２は各部を統括的に制御するためのシステムコントローラ（ＣＰＵ）、１１３は各種ＳＷからなる操作スイッチ系、１１４は操作状態及びモード状態等を表示するための操作表示系、１１５はレンズ駆動機構１０２を制御するためのレンズドライバ、１１６は発光手段としてのストロボ、１１７はストロボ１１６を制御するための露出制御ドライバ、１１８は各種設定情報等を記憶するための不揮発性メモリ（ＥＥＰＲＯＭ）を示している。
【００３０】
本実施形態のデジタルスチルカメラにおいては、システムコントローラ１１２が全ての制御を統括的に行っており、特に露出制御機構１０３に含まれるシャッタ装置と、ＣＣＤドライバ１０６によるＣＣＤ撮像素子１０５の駆動を制御して露光（電荷蓄積）及び信号の読み出しを行い、それをプリプロセス回路１０７を介してデジタルプロセス回路１０８に取込んで、各種信号処理を施した後にカードインターフェース１０９を介してメモリカード１１０に記録するようになっている。
【００３１】
ＣＣＤ撮像素子１０５は、図２に示すように、マトリクス配置されたフォトダイオード２０１，複数本の垂直ＣＣＤ２０２，及び１本の水平ＣＣＤ２０３から構成されたインターライン（ＩＴ）型で、インターレース駆動方式のものを採用している。また、カラーフィルタは、図３に示すようにＲＧＢのベイヤ配列となっている。このような配列では、従来技術で説明したように隣接する画素の加算では異なる色が混ざってしまうので、単純には画素加算を行うことはできない。
【００３２】
図３のようなインターレースＲＧＢベイヤ配列の撮像素子では、各フィールドに着目すれば、それぞれＲＧ又はＧＢのストライプ配列を構成している。そこで本実施形態では、ｎライン加算駆動（ｎ倍速読み出し）によって各色を混合させることなく水平ＣＣＤの中で加算する。具体的には、インターレースのフレーム読み出しで垂直方向のｎ画素を水平転送路内で加算する。そして、これを外部に読み出した後、デジタル演算処理によって水平同色ｎ画素毎の加算平均を行うものである。
【００３３】
４画素加算であれば、図４に示すように、奇数フィールドで垂直方向２画素加算、同様に偶数フィールドでも垂直方向２画素加算を行い、撮像素子から読み出した後に、デジタル演算処理により水平方向の同色２画素加算平均を行う。またこのとき、露光量は１／２に制御する。
【００３４】
図４のような８画素においては、奇数フィールドの垂直方向２画素加算により（Ｇ１＋Ｇ５），（Ｒ１＋Ｒ３），（Ｇ２＋Ｇ６），（Ｒ２＋Ｒ４）が得られ、水平方向の同色２画素加算により（Ｇ１＋Ｇ５）＋（Ｇ２＋Ｇ６）と（Ｒ２＋Ｒ４）＋（Ｒ１＋Ｒ３）が得られる。同様に、偶数フィールドの垂直方向２画素加算により（Ｂ１＋Ｂ３），（Ｇ３＋Ｇ７），（Ｂ２＋Ｂ４），（Ｇ４＋Ｇ８）が得られ、水平方向の同色２画素加算により（Ｂ１＋Ｂ３）＋（Ｂ２＋Ｂ４）と（Ｇ３＋Ｇ７）＋（Ｇ４＋Ｇ８）が得られる。
【００３５】
上記の処理は、図５に示すようにして実現することができる。即ち、図１の１０５に相当するイメージャ系は２倍速垂直加算駆動を行えばよく、１０８に相当するデジタル信号処理系では水平同色２画素加算（１画素おき）を行えばよく、１０３に相当する露出制御系では露光量を１／２（目標露光量の設定を１／２）に制御すればよい。ここで、デジタル信号処理系では、垂直方向の加算が既に成されているため、水平方向のみの加算（１次元の加算）で済むことになり、２次元の加算に比して信号処理が格段に簡略化できる。
【００３６】
なお、本実施形態で使用している上記ｎライン加算駆動自体は公知技術であるから詳述を避けるが、通常の駆動では毎回の水平ブランキング期間に１転送単位分だけ出力される垂直駆動パルスを、毎回の水平ブランキング期間にｎ転送単位分だけ出力するものである。これによって、垂直転送路内の画素情報は垂直方向にｎ画素ずつが水平転送路において加算されることになる。
【００３７】
本実施形態により加算して得られる単位画素は、前記図４の右側に示すようにベイヤ配列となっているため、以後の輝度・色信号生成処理は画素加算を行わない場合とのものと（全画素数が減少するという点だけを除いて）全く同じアルゴリズムを使用することができる。また、総合Ｎ×Ｎ画素加算を行う場合のＣＣＤ内加算画素数はＮであるから、最終的な感度アップ量（ＳＮ向上量：ランダムノイズはその統計的性質から加算平均画素数の平方根に反比例する）に対応しており、従って露光量の目標値を１／Ｎにすることができるから撮像素子内部（例えば水平転送路）において新たな生じ得る飽和に起因する問題も生じない。例えば、総合４画素加算のとき、露光量は１／２でつじつまが合っている。言い換えれば、ＳＮが劣化しないためにはノイズ低減効果が信号成分の減少を下回らないことが必要だから、１／２（１／Ｎ）以上の露光量が必要になり、一方素子内飽和を生じないように垂直加算電荷が通常の非加算時の１画素分を越えないようにするためには露光量は１／２（１／Ｎ）以下でなければならないが、露光量１／２（１／Ｎ）の場合はこれらが両立していることになる。
【００３８】
そして、ＣＣＤ出力時点での電荷量（電圧レベル）が変わらないから、量子化ノイズの増大もない。また、電荷量が変わらないということは、上記した「以後の輝度・色信号生成処理は画素加算を行わない場合とのものと全く同じアルゴリズム」についてはゲインや階調に関する処理も含めて（画素数以外は）文字通り全く同じを使用可能であるということを意味している。この点は、信号処理のより高い共通化をはかることができるものである。
【００３９】
もちろん量子化ノイズだけに着目すれば従来の全デジタル方式においてアナログアンプゲインを２倍に設定してもよいことにはなるが、この場合はアナログアンプの可変範囲の広いものが要求されて実現困難になったり、実現できてもゲイン制御に起因する新たなノイズが発生したり、様々な付随問題が生じるものである。
【００４０】
本実施形態は、このようなアナログ系（Ａ／Ｄを含む）に起因する新たな問題が発生しないという利点も極めて大きい。なお、アナログ系で発生するノイズについてはデジタル加算に際して更にノイズ低減効果が生じるから、総合的には一般に量子化ノイズの増大を避けるためアナログ系のゲインを通常感度時（非加算時）に対して高く設定する必要のある全デジタル方式よりも確実に高感度が得られる。さらに、ｎ倍速読み出しによるフレームレート向上を利用した連写対応も可能である。
【００４１】
図６は、本実施形態におけるシャッタ開閉動作と電荷読み出し動作を説明するためのタイミング図である。
【００４２】
メカシャッタ１０４を開いた後、最終の電荷排出パルス（ＶＳＵＢ）を与えて電荷蓄積（露光）を開始する。そして、シャッタ１０４が閉まるまでフォトダイオード２０１に電荷を蓄積する。次いで、シャッタ１０４を閉じた後、転送路駆動によって垂直ＣＣＤ２０２からの不要電荷排出が完了した直後にＯＤＤＴＧパルスにより奇数フィールドのフォトダイオード２０１の画素電荷を垂直ＣＣＤ２０２に読み出して転送する。このとき、垂直方向の２画素の加算を水平ＣＣＤ２０３内で行う。続いて、ＥＶＥＮＴＧパルスにより偶数フィールドのフォトダイオード２０１の画素電荷を垂直ＣＣＤ２０２に読み出して転送する。このときも同様に、垂直方向の２画素の加算を行う。
【００４３】
このように本実施形態では、メカシャッタを用いることで奇数フィールドと偶数フィールドに分けて読み出しており、その際読み出しに先だってシャッタ１０４が閉じられている状態で不要電荷排出を行っているため、スミアなどの無用な電荷がノイズとして入るのを未然に防止することができる。
【００４４】
（第２の実施形態）
なお、第１の実施形態においては露光量は１／２（１／Ｎ）としたが、これは通常時に対して画質（ＳＮ）の劣化を生じないようにするという効果を求めたものであり、これを条件としなければ他の任意の設定もあり得る。この場合の一例として以下に第２の実施形態を示せば、第１の実施形態のカメラに対して異なる点は、
(1) 露出制御の目標値が１／４（１／Ｎ2）
(2) 後段のデジタル演算が加算平均ではなく加算（１画素飛ばしの２画素に関するものである点は同じ）
の２点のみである。
【００４５】
本実施形態の場合、撮像素子からの出力時には通常時の１／２の信号レベルしか得られないが、デジタル加算によって通常レベルに戻るから、露光量が１／４であるということは４倍の感度が得られていることになるものである。但し、デジタル系でゲインアップしていることに相当するので、アナログノイズ・量子化ノイズともに第１の実施形態に比して増加する。
【００４６】
しかしながら、撮像素子に対する露光量の目標値を非加算時の露光量の目標値の１／４としており、これは１／Ｎ（Ｎは垂直加算数）以下という条件を充たしているから、素子内加算時の電荷量が非加算時の１画素分を越えることが無く、少なくとも新たな（通常よりも低い被写体輝度レベルに対する）素子内信号飽和を生じることは無い。
【００４７】
なお、本実施形態の更なる変形の形態として、上記(2) をアナログ系の２倍ゲインアップとデジタル系の加算平均で行うものもあり得るが、これは量子化ノイズは増加しない代わりにアナログノイズが更に増加するものであり、類例ということができる。また、同様の類例として、上記(1) の露出制御目標値を更に異なる任意の値に設定してもよい。
【００４８】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、撮像素子としてＣＣＤを用いたが、これに限らずＢＢＤ，ＣＩＤ等を含むＣＴＤ（電荷転送素子）であれば適用可能である。さらに、色フィルタはＲＧＢ等の原色系フィルタに限るものではなく、補色系の色フィルタを用いてもよい。また、加算画素数は垂直方向２画素と水平方向２画素にしたが、各々の加算画素数は仕様に応じて適宜変更可能である。垂直方向と水平方向の加算画素数を異なるものとしてもよい。
【００４９】
また、実施形態では特にベイヤ配列のカラー素子にも適用可能なように、シャッタを併用したインターレース読み出しを行っているが、単板カラー素子でも縦ストライプフィルタのもの、モノクロ素子を用いた多板カラー、或いはモノクロの撮像装置に対しては、このような工夫も必要とせず容易に本発明を適用できるのは明らかである。さらに、加算画素数は垂直水平の各方向２画素としたが、加算画素数は仕様に応じて適宜変更可能である。
また、本発明はデジタルスチルカメラに限らず、ムービーカメラを含む任意の撮像装置に適用可能であることは言うまでもない。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、駆動手段により垂直方向の画素加算を行い、加算演算手段により水平方向の画素加算を行うことにより、外部回路では１次元の加算演算で済むことになり、２次元の加算演算に比較して信号処理が格段に簡単となる。また、撮像素子内で垂直方向の画素加算を行っていることから、フレームレートの向上もはかることが可能である。即ち、複雑な演算処理を要することなく画素加算により感度の向上をはかることができ、且つフレームレートの向上をはかることができる。
【００５１】
またその際、露出制御手段における露光量の目標値を適切に制御することによって、撮像素子内部における新たな信号飽和やＳＮの低下などの画質劣化の発生を効果的に抑制できる。
【００５２】
そして、特にベイヤ配列の撮像素子に対しては、インターレースのフレーム読み出しすることにより、垂直方向の画素に関しては転送路内で加算することができ、これを撮像素子外部に読み出した後に水平方向に１画素おきに画素加算を行うことにより、上記の効果を有しながら垂直方向及び水平方向の複数画素の加算が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるデジタルスチルカメラの回路構成を示すブロック図。
【図２】同実施形態に用いたカラー撮像素子の基本構成を示す図。
【図３】同実施形態に用いたカラー撮像素子におけるフィルタ配列を示す図。
【図４】同実施形態のＲＧＢベイヤ配列における４画素加算の例を示す図。
【図５】同実施形態を実現するための制御系の機能を示す図。
【図６】同実施形態におけるシャッタ開閉動作と電荷読み出し動作を説明するためのタイミング図。
【符号の説明】
１０１…レンズ系
１０２…レンズ駆動機構
１０３…露出制御機構
１０４…メカシャッタ
１０５…ＣＣＤカラー撮像素子
１０６…ＣＣＤドライバ
１０７…プリプロセス回路
１０８…デジタルプロセス回路
１０９…カードインターフェース
１１０…メモリカード
１１１…ＬＣＤ画像表示系
１１２…システムコントローラ（ＣＰＵ）
１１３…操作スイッチ系
１１４…操作表示系
１１５…レンズドライバ
１１６…ストロボ
１１７…露出制御ドライバ
１１８…不揮発性メモリ（ＥＥＰＲＯＭ）
２０１…フォトダイオード
２０２…垂直ＣＣＤ
２０３…水平ＣＣＤ
【発明の属する技術分野】
本発明は、ＣＣＤ等の撮像素子を用いた撮像装置に係わり、特に画素加算により感度の向上をはかった撮像装置に関する。
【０００２】
【従来の技術】
近年、ＣＣＤ等の撮像素子により被写体像を撮像して映像信号を得るデジタルスチルカメラ（電子カメラ）が盛んに開発されている。このような撮像装置においては、動画撮像装置，静止画撮像装置の別を問わず、撮像素子の隣接する画素情報の加算、例えば垂直方向２画素と水平方向２画素の合計４画素の信号の加算によって、解像度は低下するものの、感度の向上をはかることができるとされている。
【０００３】
この種の加算の具体的な方法としては、撮像素子から画素信号を通常の方法で（１画素ずつ）読み出した後に、例えばＡ／Ｄ変換してデジタル系で加算する外部デジタル加算方式や、撮像素子内で例えばＣＣＤ撮像素子の転送駆動を工夫し、転送路内で電荷加算する素子内アナログ加算方式等が知られている。
【０００４】
ところが、実際にこの技術をカメラに適用しようとすると、一応感度上昇効果は得られるものの、その際却ってノイズが増加するなど、単なる画素数減少による解像度劣化にとどまらない画質劣化を生じる場合があった。
【０００５】
この点に関して、例えば４画素加算の場合に４倍の感度が得られるとした記載も従来の公開文献にまま見られるが、これはノイズまで考慮した場合には正しいとは言えない。何故なら、このときのノイズ改善効果（ＳＮ向上度）はランダムノイズの統計的性質から加算数の平方根に比例することが知られており、４画素加算によってはＳＮ２倍（即ち６ｄＢ）が期待できるのみである。従って、画質（ノイズレベル）を保った撮像を行う場合は感度２倍、即ち標準の１／２露光量で行う撮像までが限界となる。仮に、４倍の感度を得るために１／４露光量で撮像して４画素加算した場合、信号成分Ｓは１／４×４＝１倍、ノイズＮは１×√４＝２倍となりＳＮは６ｄＢ劣化してしまう。
【０００６】
そこで次に、４画素加算に関して１／２露光量で露光を行った場合を考える。外部デジタル加算方式では、撮像素子から出力される信号レベルは１／２しかないから、ノイズレベルは相対的に２倍になっている。アナログ（ランダム）ノイズはその後の４画素加算で１／√４、即ち１／２となるから問題ないが、量子化ノイズは加算しても改善されないため相対的に２倍のままであり、上記画質劣化を生じていた。また、この外部デジタル加算方式の場合は、フレームレートは通常撮像の場合と同じで向上することができない上、デジタル演算が２次元となり、記録のための信号処理時間を増大させるという問題もあった。
【０００７】
一方、素子内アナログ加算方式の場合は、撮像素子内での飽和問題があった。即ち、加算の実行場所である水平転送路や撮像素子出力アンプの最大出力レベルは、一般には通常の読み出し、即ち１画素分の電荷量までしか保証していない。ところが、１／２露光の４画素加算では１／２×４＝２画素分の電荷量を取り扱う必要が生じるからこれに対応できず、素子段階で信号がクリップされてしまい、上記画質劣化を生じてしまうものであった。
【０００８】
また、撮像素子内部での画素電荷の加算は、通常連続する画素間でのみ可能なので、例えばベイヤ配列のような単板式カラー撮像素子への適用は困難である。従って、単板式カラー撮像素子では、一旦通常読み出しした後に、同じ色同士を外部演算で加算する手法に頼らざるを得なかった。この場合、演算が２次元になるので複雑，長時間となる上、フレームレートの向上はできないものであった。
【０００９】
【発明が解決しようとする課題】
このように従来、撮像装置の感度向上のために画素加算を行おうとすると、外部デジタル加算方式では、フレームレートは通常撮像の場合と同じで向上することができない上、デジタル演算が２次元となり、記録のための信号処理時間を増大させるという問題があった。さらに、素子内アナログ加算方式の場合は、撮像素子内での飽和問題があり、素子段階で信号がクリップされてしまい、画質劣化を生じてしまう問題があった。
【００１０】
また、従来の単板式カラー撮像装置においては、感度向上のために画素加算を行おうとすると、撮像素子外部で２次元の複雑な演算処理が必要となり、システムの負担が大きくなる問題があった。また、フレームレートの向上をはかることは困難であった。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、画質劣化を生じることなく、且つフレームレートも向上でき、更にデジタル信号処理の負担増加を抑えた画素情報加算による感度向上撮影可能な撮像装置を提供することにある。
【００１２】
また、本発明の他の目的は、ベイヤ配列の単板式カラー撮像素子を用いた場合も、複雑な演算処理を要することなく画素加算により感度の向上をはかることができ、且つフレームレートの向上をはかり得る撮像装置を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１４】
即ち本発明は、インターライン型電荷転送路を有した撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切換可能に設定するモード設定手段とを具備してなる撮像装置であって、前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向の複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向の複数画素に関するデジタル加算処理を実行することを特徴とする。
【００１５】
また本発明は、インターレース読み出し対応のインターライン型電荷転送路とベイヤ配列の色フィルタを有したカラー撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切り換え可能に設定するモード設定手段とを具備してなる撮像装置であって、前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向に隣接する複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向に１画素おきの複数画素に関するデジタル加算処理を実行することを特徴とする。
【００１６】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１７】
(1) 第２の撮影モードにおいて、駆動手段及び加算演算手段による各々の加算画素数は同じであること。
【００１８】
(2) 第２の撮影モードにおいて、駆動手段及び加算演算手段による各々の加算画素数は同じで、２以上の整数Ｎであること。
【００１９】
(3) 撮像素子に対する露光量を制御する露出制御手段を有し、この露出制御手段は、第２の撮影モードにおける露光量の目標値を第１の撮影モードにおける露光量の目標値の１／Ｎ以下の値に、また特に１／Ｎに制御すること。
【００２０】
(4) 第２の撮影モードにおいて駆動手段は、撮像素子の垂直転送路で２倍速駆動し、垂直方向に隣接する２画素を撮像素子の水平転送路内で加算すること。
【００２１】
(5) 撮像素子は、撮像素子における色フィルタはＲＧＢの原色フィルタであること。
【００２２】
(6) 撮像素子は、ＣＣＤ撮像素子であること。
【００２３】
（作用）
本発明によれば、駆動手段により垂直方向の画素加算が行われた信号電荷に対し、加算演算手段により水平方向の画素加算を行うことになるが、この場合１次元の加算演算で済むので、２次元の加算演算に比較して信号処理が格段に簡単となる。また、撮像素子内で垂直方向の画素加算を行っていることから、フレームレートの向上もはかることが可能である。
【００２４】
このとき、素子内では垂直方向のみの加算しか行なわないから全素子内加算方式に比して素子内信号飽和の問題が軽減される。そして撮像素子に対する露光量の目標値を非加算時の露光量の目標値の１／Ｎ（Ｎは垂直加算数）以下に制御する場合は、素子内加算時の電荷量が非加算時の１画素分を越えないから、新たな（通常よりも低い被写体輝度レベルに対する）素子内信号飽和を生じない。また特に素子外での水平方向画素加算数もＮであって露光量の目標値を１／Ｎに制御する場合は、上記に加えて、総合的な加算処理によるノイズ低減効果が信号成分の減少度合を下回らないから、ＳＮの劣化を生じることもない。
【００２５】
また、ベイヤ配列の撮像素子に対しては、インターレースのフレーム読み出しすることにより、奇数フィールドと偶数フィールドの各々において、同じフィールドでは垂直方向の画素が同じ色となり、水平方向の画素は１つおきに同じ色となる。従って、垂直方向の画素に関しては転送路内で容易に加算することができる。例えば、垂直転送路で２倍速駆動することにより、垂直方向に隣接する２画素を水平転送路内で加算することができる。
【００２６】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるデジタルスチルカメラの回路構成を示すブロック図である。
【００２８】
図中１０１は各種レンズからなるレンズ系、１０２はレンズ系１０１を駆動するためのレンズ駆動機構、１０３はレンズ系１０１の絞りを制御するための露出制御機構、１０４はメカシャッタ、１０５はベイヤ配列のカラーフィルタを備えたＣＣＤカラー撮像素子、１０６は撮像素子１０５を駆動するためのＣＣＤドライバ、１０７はゲインコントロールアンプ，Ａ／Ｄ変換器等を含むプリプロセス回路、１０８は色信号生成処理，マトリックス変換処理，その他各種のデジタル処理を行うためのデジタルプロセス回路、１０９はカードインターフェース、１１０はＣＦやスマートメディア等のメモリカード、１１１はＬＣＤ画像表示系を示している。
【００２９】
また、図中の１１２は各部を統括的に制御するためのシステムコントローラ（ＣＰＵ）、１１３は各種ＳＷからなる操作スイッチ系、１１４は操作状態及びモード状態等を表示するための操作表示系、１１５はレンズ駆動機構１０２を制御するためのレンズドライバ、１１６は発光手段としてのストロボ、１１７はストロボ１１６を制御するための露出制御ドライバ、１１８は各種設定情報等を記憶するための不揮発性メモリ（ＥＥＰＲＯＭ）を示している。
【００３０】
本実施形態のデジタルスチルカメラにおいては、システムコントローラ１１２が全ての制御を統括的に行っており、特に露出制御機構１０３に含まれるシャッタ装置と、ＣＣＤドライバ１０６によるＣＣＤ撮像素子１０５の駆動を制御して露光（電荷蓄積）及び信号の読み出しを行い、それをプリプロセス回路１０７を介してデジタルプロセス回路１０８に取込んで、各種信号処理を施した後にカードインターフェース１０９を介してメモリカード１１０に記録するようになっている。
【００３１】
ＣＣＤ撮像素子１０５は、図２に示すように、マトリクス配置されたフォトダイオード２０１，複数本の垂直ＣＣＤ２０２，及び１本の水平ＣＣＤ２０３から構成されたインターライン（ＩＴ）型で、インターレース駆動方式のものを採用している。また、カラーフィルタは、図３に示すようにＲＧＢのベイヤ配列となっている。このような配列では、従来技術で説明したように隣接する画素の加算では異なる色が混ざってしまうので、単純には画素加算を行うことはできない。
【００３２】
図３のようなインターレースＲＧＢベイヤ配列の撮像素子では、各フィールドに着目すれば、それぞれＲＧ又はＧＢのストライプ配列を構成している。そこで本実施形態では、ｎライン加算駆動（ｎ倍速読み出し）によって各色を混合させることなく水平ＣＣＤの中で加算する。具体的には、インターレースのフレーム読み出しで垂直方向のｎ画素を水平転送路内で加算する。そして、これを外部に読み出した後、デジタル演算処理によって水平同色ｎ画素毎の加算平均を行うものである。
【００３３】
４画素加算であれば、図４に示すように、奇数フィールドで垂直方向２画素加算、同様に偶数フィールドでも垂直方向２画素加算を行い、撮像素子から読み出した後に、デジタル演算処理により水平方向の同色２画素加算平均を行う。またこのとき、露光量は１／２に制御する。
【００３４】
図４のような８画素においては、奇数フィールドの垂直方向２画素加算により（Ｇ１＋Ｇ５），（Ｒ１＋Ｒ３），（Ｇ２＋Ｇ６），（Ｒ２＋Ｒ４）が得られ、水平方向の同色２画素加算により（Ｇ１＋Ｇ５）＋（Ｇ２＋Ｇ６）と（Ｒ２＋Ｒ４）＋（Ｒ１＋Ｒ３）が得られる。同様に、偶数フィールドの垂直方向２画素加算により（Ｂ１＋Ｂ３），（Ｇ３＋Ｇ７），（Ｂ２＋Ｂ４），（Ｇ４＋Ｇ８）が得られ、水平方向の同色２画素加算により（Ｂ１＋Ｂ３）＋（Ｂ２＋Ｂ４）と（Ｇ３＋Ｇ７）＋（Ｇ４＋Ｇ８）が得られる。
【００３５】
上記の処理は、図５に示すようにして実現することができる。即ち、図１の１０５に相当するイメージャ系は２倍速垂直加算駆動を行えばよく、１０８に相当するデジタル信号処理系では水平同色２画素加算（１画素おき）を行えばよく、１０３に相当する露出制御系では露光量を１／２（目標露光量の設定を１／２）に制御すればよい。ここで、デジタル信号処理系では、垂直方向の加算が既に成されているため、水平方向のみの加算（１次元の加算）で済むことになり、２次元の加算に比して信号処理が格段に簡略化できる。
【００３６】
なお、本実施形態で使用している上記ｎライン加算駆動自体は公知技術であるから詳述を避けるが、通常の駆動では毎回の水平ブランキング期間に１転送単位分だけ出力される垂直駆動パルスを、毎回の水平ブランキング期間にｎ転送単位分だけ出力するものである。これによって、垂直転送路内の画素情報は垂直方向にｎ画素ずつが水平転送路において加算されることになる。
【００３７】
本実施形態により加算して得られる単位画素は、前記図４の右側に示すようにベイヤ配列となっているため、以後の輝度・色信号生成処理は画素加算を行わない場合とのものと（全画素数が減少するという点だけを除いて）全く同じアルゴリズムを使用することができる。また、総合Ｎ×Ｎ画素加算を行う場合のＣＣＤ内加算画素数はＮであるから、最終的な感度アップ量（ＳＮ向上量：ランダムノイズはその統計的性質から加算平均画素数の平方根に反比例する）に対応しており、従って露光量の目標値を１／Ｎにすることができるから撮像素子内部（例えば水平転送路）において新たな生じ得る飽和に起因する問題も生じない。例えば、総合４画素加算のとき、露光量は１／２でつじつまが合っている。言い換えれば、ＳＮが劣化しないためにはノイズ低減効果が信号成分の減少を下回らないことが必要だから、１／２（１／Ｎ）以上の露光量が必要になり、一方素子内飽和を生じないように垂直加算電荷が通常の非加算時の１画素分を越えないようにするためには露光量は１／２（１／Ｎ）以下でなければならないが、露光量１／２（１／Ｎ）の場合はこれらが両立していることになる。
【００３８】
そして、ＣＣＤ出力時点での電荷量（電圧レベル）が変わらないから、量子化ノイズの増大もない。また、電荷量が変わらないということは、上記した「以後の輝度・色信号生成処理は画素加算を行わない場合とのものと全く同じアルゴリズム」についてはゲインや階調に関する処理も含めて（画素数以外は）文字通り全く同じを使用可能であるということを意味している。この点は、信号処理のより高い共通化をはかることができるものである。
【００３９】
もちろん量子化ノイズだけに着目すれば従来の全デジタル方式においてアナログアンプゲインを２倍に設定してもよいことにはなるが、この場合はアナログアンプの可変範囲の広いものが要求されて実現困難になったり、実現できてもゲイン制御に起因する新たなノイズが発生したり、様々な付随問題が生じるものである。
【００４０】
本実施形態は、このようなアナログ系（Ａ／Ｄを含む）に起因する新たな問題が発生しないという利点も極めて大きい。なお、アナログ系で発生するノイズについてはデジタル加算に際して更にノイズ低減効果が生じるから、総合的には一般に量子化ノイズの増大を避けるためアナログ系のゲインを通常感度時（非加算時）に対して高く設定する必要のある全デジタル方式よりも確実に高感度が得られる。さらに、ｎ倍速読み出しによるフレームレート向上を利用した連写対応も可能である。
【００４１】
図６は、本実施形態におけるシャッタ開閉動作と電荷読み出し動作を説明するためのタイミング図である。
【００４２】
メカシャッタ１０４を開いた後、最終の電荷排出パルス（ＶＳＵＢ）を与えて電荷蓄積（露光）を開始する。そして、シャッタ１０４が閉まるまでフォトダイオード２０１に電荷を蓄積する。次いで、シャッタ１０４を閉じた後、転送路駆動によって垂直ＣＣＤ２０２からの不要電荷排出が完了した直後にＯＤＤＴＧパルスにより奇数フィールドのフォトダイオード２０１の画素電荷を垂直ＣＣＤ２０２に読み出して転送する。このとき、垂直方向の２画素の加算を水平ＣＣＤ２０３内で行う。続いて、ＥＶＥＮＴＧパルスにより偶数フィールドのフォトダイオード２０１の画素電荷を垂直ＣＣＤ２０２に読み出して転送する。このときも同様に、垂直方向の２画素の加算を行う。
【００４３】
このように本実施形態では、メカシャッタを用いることで奇数フィールドと偶数フィールドに分けて読み出しており、その際読み出しに先だってシャッタ１０４が閉じられている状態で不要電荷排出を行っているため、スミアなどの無用な電荷がノイズとして入るのを未然に防止することができる。
【００４４】
（第２の実施形態）
なお、第１の実施形態においては露光量は１／２（１／Ｎ）としたが、これは通常時に対して画質（ＳＮ）の劣化を生じないようにするという効果を求めたものであり、これを条件としなければ他の任意の設定もあり得る。この場合の一例として以下に第２の実施形態を示せば、第１の実施形態のカメラに対して異なる点は、
(1) 露出制御の目標値が１／４（１／Ｎ2）
(2) 後段のデジタル演算が加算平均ではなく加算（１画素飛ばしの２画素に関するものである点は同じ）
の２点のみである。
【００４５】
本実施形態の場合、撮像素子からの出力時には通常時の１／２の信号レベルしか得られないが、デジタル加算によって通常レベルに戻るから、露光量が１／４であるということは４倍の感度が得られていることになるものである。但し、デジタル系でゲインアップしていることに相当するので、アナログノイズ・量子化ノイズともに第１の実施形態に比して増加する。
【００４６】
しかしながら、撮像素子に対する露光量の目標値を非加算時の露光量の目標値の１／４としており、これは１／Ｎ（Ｎは垂直加算数）以下という条件を充たしているから、素子内加算時の電荷量が非加算時の１画素分を越えることが無く、少なくとも新たな（通常よりも低い被写体輝度レベルに対する）素子内信号飽和を生じることは無い。
【００４７】
なお、本実施形態の更なる変形の形態として、上記(2) をアナログ系の２倍ゲインアップとデジタル系の加算平均で行うものもあり得るが、これは量子化ノイズは増加しない代わりにアナログノイズが更に増加するものであり、類例ということができる。また、同様の類例として、上記(1) の露出制御目標値を更に異なる任意の値に設定してもよい。
【００４８】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、撮像素子としてＣＣＤを用いたが、これに限らずＢＢＤ，ＣＩＤ等を含むＣＴＤ（電荷転送素子）であれば適用可能である。さらに、色フィルタはＲＧＢ等の原色系フィルタに限るものではなく、補色系の色フィルタを用いてもよい。また、加算画素数は垂直方向２画素と水平方向２画素にしたが、各々の加算画素数は仕様に応じて適宜変更可能である。垂直方向と水平方向の加算画素数を異なるものとしてもよい。
【００４９】
また、実施形態では特にベイヤ配列のカラー素子にも適用可能なように、シャッタを併用したインターレース読み出しを行っているが、単板カラー素子でも縦ストライプフィルタのもの、モノクロ素子を用いた多板カラー、或いはモノクロの撮像装置に対しては、このような工夫も必要とせず容易に本発明を適用できるのは明らかである。さらに、加算画素数は垂直水平の各方向２画素としたが、加算画素数は仕様に応じて適宜変更可能である。
また、本発明はデジタルスチルカメラに限らず、ムービーカメラを含む任意の撮像装置に適用可能であることは言うまでもない。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】
以上詳述したように本発明によれば、駆動手段により垂直方向の画素加算を行い、加算演算手段により水平方向の画素加算を行うことにより、外部回路では１次元の加算演算で済むことになり、２次元の加算演算に比較して信号処理が格段に簡単となる。また、撮像素子内で垂直方向の画素加算を行っていることから、フレームレートの向上もはかることが可能である。即ち、複雑な演算処理を要することなく画素加算により感度の向上をはかることができ、且つフレームレートの向上をはかることができる。
【００５１】
またその際、露出制御手段における露光量の目標値を適切に制御することによって、撮像素子内部における新たな信号飽和やＳＮの低下などの画質劣化の発生を効果的に抑制できる。
【００５２】
そして、特にベイヤ配列の撮像素子に対しては、インターレースのフレーム読み出しすることにより、垂直方向の画素に関しては転送路内で加算することができ、これを撮像素子外部に読み出した後に水平方向に１画素おきに画素加算を行うことにより、上記の効果を有しながら垂直方向及び水平方向の複数画素の加算が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるデジタルスチルカメラの回路構成を示すブロック図。
【図２】同実施形態に用いたカラー撮像素子の基本構成を示す図。
【図３】同実施形態に用いたカラー撮像素子におけるフィルタ配列を示す図。
【図４】同実施形態のＲＧＢベイヤ配列における４画素加算の例を示す図。
【図５】同実施形態を実現するための制御系の機能を示す図。
【図６】同実施形態におけるシャッタ開閉動作と電荷読み出し動作を説明するためのタイミング図。
【符号の説明】
１０１…レンズ系
１０２…レンズ駆動機構
１０３…露出制御機構
１０４…メカシャッタ
１０５…ＣＣＤカラー撮像素子
１０６…ＣＣＤドライバ
１０７…プリプロセス回路
１０８…デジタルプロセス回路
１０９…カードインターフェース
１１０…メモリカード
１１１…ＬＣＤ画像表示系
１１２…システムコントローラ（ＣＰＵ）
１１３…操作スイッチ系
１１４…操作表示系
１１５…レンズドライバ
１１６…ストロボ
１１７…露出制御ドライバ
１１８…不揮発性メモリ（ＥＥＰＲＯＭ）
２０１…フォトダイオード
２０２…垂直ＣＣＤ
２０３…水平ＣＣＤ
Claims (6)
- インターライン型電荷転送路を有した撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切換可能に設定するモード設定手段とを具備してなり、
前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向の複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向の複数画素に関するデジタル加算処理を実行することを特徴とする撮像装置。 - インターレース読み出し対応のインターライン型電荷転送路とベイヤ配列の色フィルタを有したカラー撮像素子と、この撮像素子を駆動し、通常の信号読み出しの他に前記転送路内で垂直方向の複数画素電荷を加算しつつ信号読み出しを行う加算読み出しを実行可能な駆動手段と、前記撮像素子から読み出した読み出し後の画素信号に対して水平方向の複数画素に関するデジタル加算処理を実行可能な加算演算手段と、前記撮像素子の通常読み出しに対応した第１の撮影モードとこれとは異なる第２の撮影モードとを切り換え可能に設定するモード設定手段とを具備してなり、
前記モード設定手段が第２の撮影モードを設定した場合には、前記駆動手段は垂直方向に隣接する複数画素に関する加算読み出しを実行し、前記加算演算手段は水平方向に１画素おきの複数画素に関するデジタル加算処理を実行することを特徴とする撮像装置。 - 第２の撮影モードにおいて、前記駆動手段及び加算演算手段による各々の加算画素数は同じで、２以上の整数Ｎであることを特徴とする請求項１又は２記載の撮像装置。
- 前記撮像素子に対する露光量を制御する露出制御手段を有し、該露出制御手段は、第２の撮影モードにおける露光量の目標値を第１の撮影モードにおける露光量の目標値の１／Ｎに制御することを特徴とする請求項３記載の撮像装置。
- 第２の撮影モードにおいて前記駆動手段は、前記撮像素子の垂直転送路で２倍速駆動し、垂直方向に隣接する２画素を前記撮像素子の水平転送路内で加算することを特徴とする請求項３記載の撮像装置。
- 前記撮像素子に対する露光量を制御する露出制御手段を有し、第２の撮影モードにおいて、前記駆動手段による加算画素数は２以上の整数Ｎであり、前記露出制御手段は、第２の撮影モードにおける露光量の目標値を第１の撮影モードにおける露光量の目標値の１／Ｎ以下に制御することを特徴とする請求項１又は２記載の撮像装置。
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