CN100380646C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN100380646C
CN100380646C CNB2005100674749A CN200510067474A CN100380646C CN 100380646 C CN100380646 C CN 100380646C CN B2005100674749 A CNB2005100674749 A CN B2005100674749A CN 200510067474 A CN200510067474 A CN 200510067474A CN 100380646 C CN100380646 C CN 100380646C
Authority
CN
China
Prior art keywords
semiconductor substrate
interarea
semiconductor
protective layer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100674749A
Other languages
English (en)
Other versions
CN1691318A (zh
Inventor
落合公
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northeast Sanyo Semi-Conductive Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Northeast Sanyo Semi-Conductive Co Ltd
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northeast Sanyo Semi-Conductive Co Ltd, Sanyo Electric Co Ltd filed Critical Northeast Sanyo Semi-Conductive Co Ltd
Publication of CN1691318A publication Critical patent/CN1691318A/zh
Application granted granted Critical
Publication of CN100380646C publication Critical patent/CN100380646C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Abstract

一种封装型半导体装置及其制造方法，可提高芯片尺寸封装型半导体装置及其制造方法的可靠性。准备形成有焊盘电极(11)的半导体衬底(10)，并在半导体衬底(10)的表面形成由环氧树脂构成的第一保护层(20)。然后，形成自半导体衬底(10)的背面到达焊盘电极(11)的通孔(12)。然后，形成通过通孔(12)与焊盘电极(11)电连接且自通孔(12)延伸至半导体衬底(10)的背面的配线层(13)。然后，形成第二保护层(14)、导电端子(15)，再通过切割将半导体衬底(10)分离为各个半导体芯片(10A)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，尤其是涉及封装型半导体装置及其制造方法。
背景技术
近年来，作为封装型半导体装置，CSP(芯片尺寸封装，Chip Size Package)正受到注目。CSP是指具有与半导体芯片的外形尺寸大致相同尺寸的外形尺寸的小型封装。
目前，作为CSP的一种公知的有BGA(焊球阵列Ball GridArray)型的半导体装置。该BGA型半导体装置在封装的一主面上以格子状排列多个由焊锡等金属部件构成的球状导电端子，并使其与搭载于封装的另一主面上的半导体芯片电连接。下面，参照附图说明现有例的BGA型半导体装置的制造方法。图6是表示现有例的半导体装置的制造方法的剖面图。图7是表示现有例的半导体装置及其制造方法的剖面图。
首先，在形成有未图示的电子器件的半导体衬底50的表面上，形成自该未图示的电子器件延伸的焊盘电极51。然后，在半导体衬底50的表面上形成支承体60。该支承体60例如由硅衬底、玻璃衬底或陶瓷衬底、金属衬底等构成，支承半导体衬底50，同时，具有抑止该半导体衬底50的开裂或挠曲的功能。其次，对被支承体60支承的半导体衬底50进行背面研削。通过该背面研削，半导体衬底50被加工为规定的薄度。
然后，如图6所示，在半导体衬底50上形成自其背面至焊盘电极51贯通该半导体衬底50的通孔52。在通孔52形成与焊盘电极51电连接的配线层。在此，在与配线层53之间形成有未图示的绝缘膜。在配线层53上使其一部分露出形成保护层54，该露出的配线层53上形成可与外部的印刷线路板等连接的导电端子55。
然后，如图7所示，沿未图示的切割线进行切割，半导体衬底50被切割为半导体芯片50A。然后，将半导体芯片50A的表面上粘接的支承体60剥离或除去，完成封装型半导体装置。
另外，关联技术文献可举出例如以下的专利文献。
专利文献1：特开2003-309221号公报。
但是，根据上述封装型半导体装置的制造方法，在进行背面研削及通孔52的形成等加工时支承半导体衬底50的支承体60在上述加工结束后必须自半导体芯片50A除去。由此，产生了半导体装置的制造工序烦杂、成本增大的问题。
另外，除去支承体60后的半导体装置的表面侧半导体芯片50A的保护(抑止外部水分的侵入等)不够。由此产生了半导体芯片的可靠性降低的问题。或者必须对半导体芯片50A(或半导体衬底50)的表面进行用于保护半导体芯片50A的再加工，因此产生了半导体装置的制造工序烦杂、制造成本增大的问题。
发明内容
因此本发明的目的在于提供一种封装型半导体装置及其制造方法，可使制造工序不烦杂且最大限度降低制造成本，同时提高可靠性。
本发明的半导体装置就是鉴于上述问题而开发的，其包括：焊盘电极，其形成于半导体芯片的第一主面上；第一保护层，其形成在半导体芯片的第一主面上；通孔，其从半导体芯片的第二主面贯通半导体芯片，用于将焊盘电极露出；绝缘膜，其形成于通孔及半导体芯片的第二主面上；配线层，其通过通孔与焊盘电极电连接且自通孔延伸到半导体芯片的第二主面上。在此，第一保护层例如由环氧树脂或抗蚀剂材料构成。
本发明的半导体装置在上述结构的基础上，形成有与配线层连接的导电端子。或者，该半导体装置形成有覆盖配线层上的保护层及与配线层连接的导电端子。
本发明的半导体装置的制造方法包括：准备形成有焊盘电极的半导体衬底，在半导体衬底的第一主面上形成第一保护层的工序；形成从半导体衬底的第二主面贯通半导体衬底而用于将焊盘电极露出的通孔的工序；在通孔的侧壁及半导体衬底的第二主面上形成绝缘膜的工序；形成通过通孔与焊盘电极电连接且从通孔延伸到半导体衬底的第二主面上的配线层的工序。在此，第一保护层由例如环氧树脂或抗蚀剂材料形成。
本发明的半导体装置的制造方法在上述形成配线层的工序之后，包括在配线层上形成导电端子的工序和将半导体衬底分割为多个半导体芯片的工序。或者，该制造方法在上述形成配线层的工序之后，包括在半导体衬底的第二主面上形成第二保护层使其覆盖在配线层上的工序、和在配线层的一部分上形成导电端子的工序、以及将半导体衬底分割为多个半导体芯片的工序。
根据本发明，通过在半导体芯片的第一主面即表面上形成保护层，可支承及保护半导体芯片。尤其是在半导体芯片形成得较薄的情况下，上述保护层作为背面研削时需要的支承体有效地起作用。
另外，在制造工序中不需要除去该保护层。因此，可比现有例简易地进行封装型半导体装置的制造工序，可大幅度降低制造成本。由于半导体芯片的表面由保护层保护，故可最大限度防止外部水分自该表面侵入半导体芯片的内部。
结果，在封装型半导体装置及其制造方法中，可使制造工序不烦杂，可大幅度降低制造成本，提高可靠性。
附图说明
图1是表示本发明实施例的半导体装置的制造方法的剖面图；
图2是表示本发明实施例的半导体装置的制造方法的剖面图；
图3是表示本发明实施例的半导体装置的制造方法的剖面图；
图4是表示本发明实施例的半导体装置的制造方法的剖面图；
图5是表示本发明实施例的半导体装置及其制造方法的剖面图；
图6是表示现有例的半导体装置的制造方法的剖面图；
图7是表示现有例的半导体装置及其制造方法的剖面图；
具体实施方式
下面，参照附图详细说明本实施例的半导体装置的制造方法。图1～图4是表示本实施例的半导体装置的制造方法的剖面图。图5是表示本实施例的半导体装置及其制造方法的剖面图。在图1～图5中，表示了构成半导体装置的半导体衬底中未图示的切割线的附近。
如图1所示，首先准备形成有未图示的电子器件的半导体衬底10。未图示的电子器件形成在半导体衬底10的第一主面即表面上。在此，半导体衬底10的表面上形成有自未图示的电子器件延伸的焊盘电极11。
在包括未图示的电子器件上及焊盘电极11上的半导体衬底10的表面上，覆盖它们形成第一保护层20。第一保护层20保护包括未图示的电子器件及焊盘电极11的半导体衬底10的表面，同时，具有支承该半导体衬底10的功能。也就是说，第一保护层20的厚度形成为可支承半导体衬底10的规定厚度。上述规定厚度无特别限定，但例如只要是与半导体衬底10相同或大致相同的厚度即可。或者上述规定厚度也可以是在后述半导体衬底10的背面研削后可支承该半导体衬底10的程度的厚度。
第一保护层20例如以上述规定的厚度涂敷环氧树脂而形成。或者第一保护层20只要可保护包括未图示的电子器件及焊盘电极11的半导体衬底10的表面同时可支承该半导体衬底10，则不论透明、半透明、不透明，亦可由环氧树脂以外的材料形成。
例如第一保护层20也可以由在通常的半导体装置的制造工序中用于构图等的抗蚀剂层的材料形成。这种情况下，可使用同一材料形成第一保护层20及该抗蚀剂层两者。由此可使制造工序不烦杂，且大幅度降低制造成本，形成该第一保护层20。
然后，如图2所示，在第一保护层20的表面上粘接由导电性材料构成的保护带21。该保护带21在利用静电吸盘等未图示的搬运装置移动或反转半导体衬底10时，用于利用静电吸附将半导体衬底10保持在该搬运装置上。在利用箝位器等机械性搬运装置移动或反转半导体衬底10时，可省略保护带21的粘接。
然后，利用未图示的搬运装置将该半导体衬底10的主面的朝向反转，使半导体衬底10的表面变为加工面。然后，将半导体衬底10的第二主面即背面研削到规定的厚度。即进行背面研削(背面研磨)。在此，半导体衬底10被其表面上形成的第一保护层20保护并支承，故即使在对该半导体衬底10进行背面研削时的上述规定厚度为等于或小于例如130μm的情况下，也可最大限度抑止半导体衬底10的开裂或挠曲。另外，可最大限度降低形成于半导体衬底10表面的未图示的电子器件的电气特性的劣化。
然后，如图3所示，在半导体衬底10的背面形成抗蚀剂层30。在此，抗蚀剂层30在对应焊盘电极11的半导体衬底10的背面的一部分上具有开口部30a。然后，以该抗蚀剂层30为掩模进行半导体衬底10的蚀刻。由此，从半导体衬底10的背面至焊盘电极11形成贯通该半导体衬底10的通孔12。然后，在通孔12的侧壁及半导体衬底10的背面上形成未图示的氧化膜。
然后，如图4所示，从通孔12至半导体衬底10的背面形成例如由Cu(铜)等金属构成的配线层13。该配线层13与在通孔12底部露出的焊盘电极11电连接。配线层13也可以不延伸至半导体芯片的背面上，仅形成在通孔13中。
然后，在包括配线层13上的半导体衬底10的背面上，覆盖它们形成第二保护层14。然后，选择性地除去第二保护层14的规定位置，形成露出配线层13的一部分的开口部14a，同时，除去未图示的切割线的附近的区域的第二保护层14。之后，在由开口部14a露出的配线层13上，形成用于将该半导体装置和外部印刷线路板等连接的导电端子15。另外，本实施例的半导体装置不一定是BGA型，如果是LGA(面栅阵列Land Grid Array)型，则可以省略导电端子15的形成。
最后，如图5所示，沿未图示的切割线进行切割，进而将保护带21剥离，完成由各个半导体芯片10A构成的封装型半导体装置。
如上所述，根据本实施例，通过在半导体芯片10A的表面形成第一保护层20，可支承及保护半导体芯片10A(制造工序中为半导体衬底10)。尤其是在半导体芯片10具有薄的厚度(例如等于或小于130μm的厚度)的情况下，第一保护层20作为背面研削时需要的支承体有效地起作用。
由于第一保护层20具有保护半导体芯片10A的功能，故在制造工序中不需要除去第一保护层20。因此可比现有例简易地进行封装型半导体装置的制造工序，可大幅度降低制造成本。由于半导体芯片10A的表面由第一保护层20保护，故可最大限度地防止外部水分自该表面侵入半导体芯片10A的内部。
结果，封装型半导体装置及其制造方法中，制造工序不烦杂，且可大幅度降低制造成本，提高可靠性。

Claims (10)

1.一种半导体装置，其特征在于，包括：焊盘电极，其形成于半导体芯片的第一主面上；第一保护层，其形成在所述半导体芯片的第一主面上；通孔，其从所述半导体芯片的第二主面贯通所述半导体芯片，用于将所述焊盘电极露出；绝缘膜，其形成于所述通孔及所述半导体芯片的第二主面上；配线层，其通过所述通孔与所述焊盘电极电连接且自所述通孔延伸到所述半导体芯片的第二主面上。
2.如权利要求1所述的半导体装置，其特征在于，所述配线层上形成有导电端子。
3.如权利要求1所述的半导体装置，其特征在于，还包括：覆盖所述配线层上，形成于所述半导体芯片的第二主面上的第二保护层；使所述第二保护层的一部分开口的开口部；形成于由所述开口部露出的所述配线层上的导电端子。
4.如权利要求1、2、3任一项所述的半导体装置，其特征在于，所述第一保护层由环氧树脂或抗蚀剂材料构成。
5.一种半导体装置的制造方法，其特征在于，包括：准备形成有焊盘电极的半导体衬底，在所述半导体衬底的第一主面上形成第一保护层的工序；形成从所述半导体衬底的第二主面贯通所述半导体衬底而用于将所述焊盘电极露出的通孔的工序；在所述通孔的侧壁及所述半导体衬底的第二主面上形成绝缘膜的工序；形成通过所述通孔与所述焊盘电极电连接且从所述通孔延伸到所述半导体衬底的第二主面上的配线层的工序。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，在所述形成配线层的工序之后，还包括在所述配线层上形成导电端子的工序和将所述半导体衬底分割为多个半导体芯片的工序。
7.如权利要求5所述的半导体装置的制造方法，其特征在于，在所述形成配线层的工序之后，还包括在所述半导体衬底的第二主面上形成第二保护层使其覆盖在所述配线层上的工序、除去所述第二保护层的一部分，形成使所述配线层的一部分露出的开口部的工序、在由所述开口部露出的所述配线层上形成导电端子的工序、以及将所述半导体衬底分割为多个半导体芯片的工序。
8.如权利要求5、6、7任一项所述的半导体装置的制造方法，其特征在于，所述第一保护层由环氧树脂或抗蚀剂材料构成。
9.如权利要求5、6、7任一项所述的半导体装置的制造方法，其特征在于，在所述第一保护层的表面粘接用于保持所述半导体衬底的导电性带。
10.如权利要求8所述的半导体装置的制造方法，其特征在于，在所述第一保护层的表面粘接用于保持所述半导体衬底的导电性带。
CNB2005100674749A 2004-04-27 2005-04-25 半导体装置及其制造方法 Active CN100380646C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP130676/04 2004-04-27
JP2004130676A JP4746847B2 (ja) 2004-04-27 2004-04-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1691318A CN1691318A (zh) 2005-11-02
CN100380646C true CN100380646C (zh) 2008-04-09

Family

ID=35238713

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100674749A Active CN100380646C (zh) 2004-04-27 2005-04-25 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US7511320B2 (zh)
JP (1) JP4746847B2 (zh)
KR (1) KR100689133B1 (zh)
CN (1) CN100380646C (zh)
TW (1) TWI269413B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI272683B (en) * 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
JP4376715B2 (ja) * 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法
JP2009158830A (ja) * 2007-12-27 2009-07-16 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
DE102009029184A1 (de) * 2009-09-03 2011-03-10 Robert Bosch Gmbh Herstellungsverfahren für ein verkapptes mikromechanisches Bauelement, entsprechendes mikromechanisches Bauelement und Kappe für ein mikromechanisches Bauelement
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
JP2012009545A (ja) * 2010-06-23 2012-01-12 Toshiba Corp 半導体装置の製造方法
TWI426584B (zh) * 2010-12-22 2014-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338779A (zh) * 2000-08-11 2002-03-06 Iep技术株式会社 半导体器件
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
JP2003309221A (ja) * 2002-04-15 2003-10-31 Sanyo Electric Co Ltd 半導体装置の製造方法
CN1469464A (zh) * 2002-06-18 2004-01-21 ��ʽ���綫֥ 半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195861A (ja) * 1998-12-25 2000-07-14 Texas Instr Japan Ltd 半導体装置およびその製造方法
KR100377472B1 (ko) 1999-12-10 2003-03-26 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
JP2002305234A (ja) * 2001-04-05 2002-10-18 Matsushita Electric Ind Co Ltd シリコンウェハ裏面のエッチング方法およびシリコンウェハの保護テープ
JP2003017495A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100426330B1 (ko) 2001-07-16 2004-04-08 삼성전자주식회사 지지 테이프를 이용한 초박형 반도체 패키지 소자
JP4215571B2 (ja) * 2002-06-18 2009-01-28 三洋電機株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1338779A (zh) * 2000-08-11 2002-03-06 Iep技术株式会社 半导体器件
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
JP2003309221A (ja) * 2002-04-15 2003-10-31 Sanyo Electric Co Ltd 半導体装置の製造方法
CN1469464A (zh) * 2002-06-18 2004-01-21 ��ʽ���綫֥ 半导体器件

Also Published As

Publication number Publication date
US7511320B2 (en) 2009-03-31
KR20060046697A (ko) 2006-05-17
KR100689133B1 (ko) 2007-03-08
TWI269413B (en) 2006-12-21
JP2005317578A (ja) 2005-11-10
TW200536067A (en) 2005-11-01
JP4746847B2 (ja) 2011-08-10
CN1691318A (zh) 2005-11-02
US20050248030A1 (en) 2005-11-10

Similar Documents

Publication Publication Date Title
CN100380646C (zh) 半导体装置及其制造方法
US6894386B2 (en) Apparatus and method for packaging circuits
CN102569194B (zh) 保护芯片级封装的t型接触免受潮
CN101355058B (zh) 半导体装置及其制造方法
US11158554B2 (en) Shielded fan-out packaged semiconductor device and method of manufacturing
US20050067676A1 (en) Method of forming a semiconductor package and structure thereof
CN100438004C (zh) 半导体装置及其制造方法
US20050253237A1 (en) Method of forming an array of semiconductor packages
US20110031614A1 (en) Methods for fabricating semiconductor components and packaged semiconductor components
US6420208B1 (en) Method of forming an alternative ground contact for a semiconductor die
KR102487563B1 (ko) 반도체 패키지 및 그 제조방법
US7416920B2 (en) Semiconductor device protective structure and method for fabricating the same
CN108269768B (zh) 半导体封装及其制造方法
US20170256432A1 (en) Overmolded chip scale package
CN101533815B (zh) 半导体器件及其制造方法
US10714528B2 (en) Chip package and manufacturing method thereof
US8466550B2 (en) Semiconductor structure and a method of manufacturing a semiconductor structure
US7387911B2 (en) Application of a thermally conductive thin film to a wafer backside prior to dicing to prevent chipping and cracking
CN113745119A (zh) 利用互连基板阵列的微电子封装制造
KR101013547B1 (ko) 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법
CN101174572B (zh) 半导体装置及其制造方法
KR20060024873A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant