KR100377472B1 - 반도체패키지 및 그 제조방법 - Google Patents

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KR100377472B1 KR10-1999-0056409A KR19990056409A KR100377472B1 KR 100377472 B1 KR100377472 B1 KR 100377472B1 KR 19990056409 A KR19990056409 A KR 19990056409A KR 100377472 B1 KR100377472 B1 KR 100377472B1
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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정을 단순화하기 위해 상면에 다수의 입출력패드가 형성된 반도체칩과; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 회로기판의 캐비티에 위치된 반도체칩을 지지할 수 있도록 상기 캐비티의 저면을 폐쇄하는 지지수단과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 접속수단과; 상기 회로기판의 본드핑거 외주연에 상기 반도체칩이 외부의 빛을 수광함과 동시에 상기 반도체칩, 도전성와이어 등을 외부 환경으로부터 보호할 수 있도록 댐이 개재된 채 부착된 글래스와; 상기 회로기판 하면의 랜드에 형성되어 마더보드에 실장되는 도전성 볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 CCD는 Charge Coupled Devices의 약어로 반도체 소자의 일종인 전하결합 소자를 말하며 하나의 소자로부터 인접한 다른 소자로 전하를 전송할 수 있는 소자를 말한다. 텔레비전 카메라의 영상신호 계통에서 피사체의 빛은 렌즈를 통과한 후 색분해 광학계에 의해 3원색으로 분해돼 각각 촬상 디바이스의 수광면에 결상되는데 그 상을 소자내에서 전자적으로 주사해 전기신호로 변환시켜 출력하는 소자가 고체촬상소자이다. 이러한 CCD의 응용분야는 촬상디바이스, 대용량메모리, 아날로그 신호처리의 세가지이며 구조적으로는 MOS집적회로이기 때문에 MOS프로세스 기술을 사용해 고집적회로(LSI)화도 용이하다. CCD는 특히 자기주사 기능과 광전변환 기능을 함께 갖추고 있기 때문에 촬상디바이스에 주로 응용되며 일차원의 라인센서와 이차원의 에이리어 센서가 있으며 그 화소수는 일반적으로 라인센서는 1,500화소, 에이리어센서는 512×320화소의 것이 있다.
상기한 CCD 소자가 다수 형성된 CCD용 반도체칩을 탑재한 반도체패키지는 통상 그 반도체칩이 외부의 빛을 수광할 수 있도록 반도체칩의 상면에 글래스가 위치되어 있으며, 이러한 종래의 반도체패키지(100')를 도1을 참조하여 간단히 설명하면 다음과 같다.
먼저 다수의 입출력패드(2a)가 형성된 CCD용 반도체칩(2)이 구비되어 있고, 상기 CCD용 반도체칩(2)은 접착제에 의해 회로기판(10)에 접착되어 있다. 상기 회로기판(10)은 수지층(11)을 중심으로 상기 반도체칩(2)이 위치되는 영역에 일정한 공간이 형성되도록 중앙부에 대칭되는 계단형의 턱(15)이 형성되어 있다. 상기 계단형 턱(15)의 높이는 반도체칩(2)이 두께보다 크게 되어 있다. 상기 회로기판(10)의 계단형 턱(15)에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 회로기판(10)의 저면에는 실장용 패드(13)가 형성되어 있으며, 상기 회로패턴과 실장용 패드(13)는 도전성 비아홀(14)에 의해 상호 연결되어 있다.
상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)는 도전성와이어(20)에 의해 상호 전기적으로 접속되어 있다.
상기 회로기판(10)의 계단형 턱(15) 상면에는 접착제에 의해 상기 반도체칩(2) 및 도전성와이어(20) 등을 외부 환경으로부터 보호함은 물론 외부의 빛을 상기 반도체칩(2)이 용이하게 수광할 수 있도록 투명체의 글래스(30)가 접착되어 있다.
이러한 반도체패키지(100')는 상기 반도체칩(2)으로 수광된 빛에 의해 소정의 전기적 신호가 도전성와이어(20), 도전성비아홀(14) 및 실장용 패드(13)를 통해서 마더보드에 전달된다.
그러나 이러한 종래의 반도체패키지는 회로기판에 반도체칩을 탑재할 수 있도록 계단형 턱을 형성하여야 함으로써, 전체적인 반도체패키지의 생산비가 증가됨은 물론 회로기판상에 반도체칩이 위치됨으로써 반도체패키지의 두께 및 크기 등이 커지는 단점이 있다.
또한 상기와 같이 회로기판에 계단형 턱을 형성하고, 상기 계단형 턱 중 소정 부위에만 회로패턴을 형성하여야 함으로써 제조 공정이 복잡해지는 단점도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 기존의 인쇄회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 내지 도2c는 본 발명의 제1,2,3실시예인 반도체패키지를 도시한 단면도이다.
도3a 내지 도3g는 본 발명의 제1실시예에 의한 반도체패키지를 제조하기 위한 방법을 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100,101,103; 본 발명에 의한 반도체패키지
2; 반도체칩 2a; 입출력패드
10; 회로기판 11; 수지층
12; 본드핑거 13; 랜드
14; 도전성 비아홀 15; 캐비티
16; 단차 17; 도전성 볼
18; 커버코트 20; 글래스
21; 댐 30; 도전성와이어
50; 지지부재
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 형성된 반도체칩과; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 회로기판의 캐비티에 위치된 반도체칩을 지지할 수 있도록 상기 캐비티의 저면을 폐쇄하는 지지수단과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 접속수단과; 상기 회로기판의 본드핑거 외주연에 상기 반도체칩이 외부의 빛을 수광함과 동시에 상기 반도체칩, 도전성와이어 등을 외부 환경으로부터 보호할 수 있도록 댐이 개재된 채 부착된 글래스와; 상기 회로기판 하면의 랜드에 형성되어 마더보드에 실장되는 도전성 볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 지지수단은 접착테이프, 금속 계열, 비금속 계열 및 유기계열 중 어느 하나이다.
상기 접속수단은 도전성와이어이거나, 또는 본드핑거가 캐비티 내측까지 연장되어 상기 반도체칩의 입출력패드상에 직접 본딩된 것이다.
상기 댐은 필름 접착제, 양면 접착 테이프중 어느 하나이다.
상기 캐비티에는 단차가 형성될 수 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 수지층에 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 서로 연결된 회로기판을 제공하는 단계와; 상기 회로기판의 캐비티 저면을 폐쇄할 수 있도록 지지수단을 접착하는 단계와; 상기 회로기판의 캐비티 저면인 지지수단에 다수의 입출력패드가 구비된 반도체칩을 접착하는 단계와; 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 전기적으로 접속시키는 단계와; 상기 회로기판의 본드핑거 외주연에 일정 높이의 댐을 형성하는 단계와; 상기 댐상에 상기 반도체칩이 외부의 빛을 수광함과 동시에 상기 반도체칩 등이 외부 환경으로부터 보호될 수 있도록 글래스를 접착하는 단계와; 상기 회로기판의 각 랜드에 도전성 볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 지지수단은 접착테이프, 금속 계열, 비금속 계열 및 유기계열 중 어느 하나를 이용함이 바람직하다.
상기 접속수단은 도전성와이어를 이용하거나, 또는 본드핑거가 캐비티 내측까지 연장되어 상기 반도체칩의 입출력패드상에 직접 본딩되어 이루어질 수도 있다.
상기 댐은 필름 접착제, 양면 접착 테이프중 어느 하나를 이용할 수 있다.
상기 회로기판은 캐비티에 단차를 형성하여 그 반도체패키지의 두께를 더욱 얇게 할 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 회로기판에 반도체칩을 탑재할 수 있도록 종래와 같이 계단형 턱을 형성하지 않고, 회로기판을 직접 관통하는 캐비티를 형성하고 그 캐비티에 반도체칩이 탑재됨으로써 반도체패키지의 두께 및 크기 등이 박형화됨은 물론 반도체패키지의 제조 공정이 단순해지고 또는 생산비가 절감된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명의 제1,2,3실시예인 반도체패키지(100,101,102)를 도시한 단면도이다.
먼저 도2a에 도시된 반도체패키지(100)를 참조하면 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)이 위치되어 있다. 상기 반도체칩(2)은 회로기판(10)의 캐비티(15) 내측에 위치되어 있다. 이를 좀더 자세히 설명하면 상기 회로기판(10)은 수지층(11)을 중심으로 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 상기 수지층(11) 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 상호 연결되어 있다. 또한 상기한 바와 같이 반도체칩(2)이 위치될 수 있도록 수지층(11)의 중앙부근이 관통되어 일정 크기의 캐비티(15)를 형성하고 있다. 또한 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴은 커버코트(18)로 코팅되어 있다.
여기서, 상기 회로패턴 즉, 본드핑거(12) 및 랜드(13)를 포함하는 회로패턴은 일반적인 구리(Cu) 또는 얼로이(Alloy) 42 등을 이용한 금속 박막 형태이다.
또한 상기 본드핑거(12)에는 은(Ag)을 도금하여 차후 도전성와이어(30) 또는 반도체칩(2)의 입출력패드(2a)와의 직접적인 본딩이 양호하게 이루어지도록 하고, 랜드(13)에는 금(Au), 은(Ag), 니켈(Ni) 및 팔라디엄(Pd) 등이 더 도금되어 차후 입출력단자와의 양호한 본딩이 이루어지도록 되어 있다.
또한, 여기서 상기 회로기판(10)은 수지층(11)을 중심으로 그 상, 하면에 회로패턴이 형성된 일반적인 인쇄회로기판을 예로 하였으나, 이밖에도 써킷테이프(circuit tape), 써킷필름(circuit film) 등을 이용할 수도 있으며, 이는 당업자의 선택 사항에 불과하며, 여기서 한정하는 것은 아니다.
상기 회로기판(10)의 캐비티(15) 저면은 지지부재(50)가 접착되어 있고, 상기 캐비티(15) 저면의 지지부재(50) 상에 반도체칩(2)이 접착되어 있다. 상기 지지부재(50)는 통상적인 접착테이프, 금속계열, 비금속계열 또는 유기계열중 어느 것을 사용하여도 무방하며, 지지부재(50)의 상면에는 접착물질이 도포되어 있음으로써 반도체칩(2)이 양호하게 접착되어 있다.
상기 반도체칩(2)의 입출력패드(2a)와 상기 회로기판(10)의 본드핑거(12)는 골드와이어나 알루미늄와이어와 같은 도전성와이어(30) 등에 의해 전기적으로 접속되어 있다.
상기 회로기판(10)의 본드핑거(12) 외주연에는 필름 접착제 또는 양면 접착 테이프와 같은 다양한 접착성 물질로 댐(21)이 형성되어 있고, 상기 댐(21)상에는 반도체칩(2)이 외부의 빛을 수광하고 외부 환경으로부터 보호되도록 투명체의 글래스(20)가 부착되어 있다.
물론, 상기 댐(21)의 높이는 반도체칩(2)의 입출력패드(2a)와 본드핑거(12)를 전기적으로 접속시켜주는 도전성 와이어의 루프 높이보다 높게 형성되어 글래스(20)가 상기 도전성 와이어와 간섭하지 않토록 되어 있다.
상기 회로기판(10)의 저면에 형성된 다수의 랜드(13)에는 각각 입출력단자가 형성되어 마더보드에 실장가능하게 되어 있다. 즉, 입출력단자로서 솔더볼과 같은 도전성볼(17)이 융착되어 있다.
도2b의 반도체패키지(101)는 도2a와 다르게 회로기판(10)의 캐비티(15)에 단차(16)가 형성되어 있다.
즉, 2층의 수지층(11) 사이에 본드핑거(12)를 포함하는 회로패턴이 형성되어 있으며, 상기 회로패턴 상면의 수지층(11)이 본드핑거(12) 상면에는 형성되지 않고 저면에만 형성되어 있으며, 상면의 수지층(11)은 상기 본드핑거(12)의 외주연에 형성됨으로써 소위 단차(16)를 형성하고 있다.
상기와 같이 단차(16)가 형성됨으로써 그 상부에 형성되는 댐(21)의 높이를 낮출 수 있으며, 이로 인해 전체적인 반도체패키지의 두께를 박형화 할 수 있게 된다.
또한, 도2c의 반도체패키지(102)는 도2a와 다르게 본드핑거(12)가 회로기판(10)의 캐비티(15) 내측까지 연장되어 상기 반도체칩(2)의 입출력패드(2a)상에 직접 본딩되어 있다. 따라서, 상기 회로기판(10)의 상면에 형성되는 댐(21)의 높이를 도2b와 같이 낮출 수 있고, 결국 반도체패키지의 두께를 박형화할 수 있게 된다. 특히, 도2c의 반도체패키지(102) 경우에는 와이어 루프 높이를 고려하지 않아도 되기 때문에 반도체패키지의 두께를 더욱 얇게 할 수 있다.
도3a 내지 도3g는 본 발명의 제1실시예에 의한 반도체패키지(100)를 제조하기 위한 방법을 도시한 순차 설명도이다.
먼저, 수지층(11)에 반도체칩(2)이 위치될 수 있도록 일정 크기의 캐비티(15)가 관통되어 형성되어 있고, 상기 수지층(11)의 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되고, 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 서로 연결된 회로기판(10)을 제공한다.
여기서, 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴의 표면에는 커버코트(18)를 코팅할 수 있으며, 또한 전술한 바와 같이 상기 회로기판(10)은 써킷테이프 또는 써킷필름을 이용할 수도 있다.
또한 도면에 도시되어 있지는 않지만 상기 캐비티(15) 내측까지 본드핑거(12)가 연장된 회로기판(10)을 구비할 수도 있고, 더불어 상기 캐비티(15)에 단차(16)가 형성된 회로기판(10)을 제공할 수도 있다.
계속해서 상기 회로기판(10)의 저면에 지지부재(50)를 접착하여 일정 공간이 캐비티(15) 저면을 폐쇄시킨다.(도3a 참조) 여기서 상기 지지부재(50)는 전술한 바와 같이 접착테이프, 금속 계열, 비금속 계열 및 유기계열 등의 물질을 사용할 수 있으며, 상면에는 접착성 물질이 도포되어 있다.
이어서, 상기 회로기판(10)의 캐비티(15) 저면의 지지부재(50) 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)을 접착한다.(도3b 참조)
이때 상기한 바와 같이 지지부재(50) 상면 전체에는 접착층이 형성되어 있음으로써 반도체칩(2)이 쉽게 접착되며 소정의 열과 압력을 가하면 더욱 안정적으로 접착될 것이다.
이어서, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)를 골드와이어 또는 알루미늄와이어 등의 도전성와이어(30)를 이용하여 전기적으로 접속한다.(도3c 참조)
여기서, 상기와 같이 회로기판(10)의 캐비티(15) 내측으로 본드핑거(12)가 연장되어 있는 경우에는 상기 본드핑거(12)를 직접 반도체칩(2)의 입출력패드(2a)에 리드 본딩할 수도 있다.
계속해서 상기 회로기판(10)의 본드핑거(12) 외주연에 필름 접착제 또는 양면 접착 테이프를 이용하여 댐(21)을 형성한다.(도3d 참조) 이때 상기 댐(21)의 높이는 도전성 와이어의 루프 높이보다 높게 되도록 함이 바람직하다.
계속해서, 상기 댐(21)에 투명체의 글래스(20)를 접착하여 반도체칩(2)이 외부의 빛을 수광하도록 함은 물론, 외부 환경으로부터 반도체칩(2)이 보호되도록 한다.(도3e 참조)
마지막으로, 상기 회로기판(10) 저면의 랜드(13)에 솔더볼과 같은 도전성볼(17)을 융착하여 입출력 단자를 구비한다.(도3f 참조)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 회로기판에 반도체칩을 탑재할 수 있도록 종래와 같이 계단형 턱을 형성하지 않고, 회로기판을 직접 관통하는 캐비티를 형성하고 그 캐비티에 반도체칩이 탑재됨으로써 반도체패키지의 두께 및 크기 등이 박형화되는 효과가 있다
더불어 반도체패키지의 제조 공정중 통상적인 몰딩 공정이 제거됨은 물론 종래의 복잡한 계단형 턱을 형성하지 않아도 되기 때문에 제조 공정이 단순해지고 생산비가 절감되는 효과가 있다.

Claims (8)

  1. 상면에 다수의 입출력패드가 형성된 반도체칩과;
    수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과;
    상기 회로기판의 캐비티에 위치된 반도체칩을 지지할 수 있도록 상기 캐비티의 저면을 폐쇄하는 지지수단과;
    상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 접속수단과;
    상기 회로기판의 본드핑거 외주연에 상기 반도체칩이 외부의 빛을 수광함과 동시에 상기 반도체칩, 도전성와이어 등을 외부 환경으로부터 보호할 수 있도록 댐이 개재된 채 부착된 글래스와;
    상기 회로기판 하면의 랜드에 형성되어 마더보드에 실장되는 도전성볼을 포함하여 이루어진 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 지지수단은 접착테이프, 금속 계열, 비금속 계열 및 유기계열 중 어느 하나인 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 접속수단은 본드핑거가 캐비티 내측까지 연장되어 상기 반도체칩의 입출력패드상에 직접 본딩되어 이루어진 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 댐은 필름 접착제, 양면 접착 테이프, 금속계열, 비금속계열 또는 유기계열중 어느 하나인 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 캐비티는 단차가 형성된 것을 특징으로 하는 반도체패키지.
  6. 수지층에 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 서로 연결된 회로기판을 제공하는 단계와;
    상기 회로기판의 캐비티 저면에 다수의 입출력패드가 구비된 반도체칩을 접착하는 단계와;
    상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 전기적으로 접속시키는 단계와;
    상기 회로기판의 본드핑거 외주연에 일정 높이의 댐을 형성하는 단계와;
    상기 댐상에 상기 반도체칩이 외부의 빛을 수광함과 동시에 상기 반도체칩등이 외부 환경으로부터 보호될 수 있도록 글래스를 접착하는 단계와;
    상기 회로기판의 각 랜드에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체패키지의 제조 방법.
  7. 제6항에 있어서, 상기 회로기판의 캐비티 저면을 폐쇄할 수 있도록 지지수단을 더 접착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  8. 제6항에 있어서, 상기 접속수단은 본드핑거가 캐비티 내측까지 연장되어 상기 반도체칩의 입출력패드상에 직접 본딩되어 이루어진 것을 특징으로 하는 반도체패키지의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893213B2 (en) 2014-08-18 2018-02-13 Optiz, Inc. Method of forming a wire bond sensor package
US11189593B2 (en) 2019-09-13 2021-11-30 Analog Devices International Unlimited Company Integrated device package

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010007997A (ko) * 2000-11-01 2001-02-05 김영선 촬상소자용 플라스틱 패캐지
JP4746847B2 (ja) 2004-04-27 2011-08-10 三洋電機株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03245541A (ja) * 1990-02-23 1991-11-01 Matsushita Electric Ind Co Ltd 表面実装部品用回路基板装置
JPH0629503A (ja) * 1992-07-08 1994-02-04 Sony Corp 固体撮像装置
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH1117065A (ja) * 1997-06-27 1999-01-22 Kyocera Corp 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JPH11176990A (ja) * 1997-12-09 1999-07-02 Kyocera Corp 半導体素子収納用パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03245541A (ja) * 1990-02-23 1991-11-01 Matsushita Electric Ind Co Ltd 表面実装部品用回路基板装置
JPH0629503A (ja) * 1992-07-08 1994-02-04 Sony Corp 固体撮像装置
JPH10256429A (ja) * 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH1117065A (ja) * 1997-06-27 1999-01-22 Kyocera Corp 配線基板とそれを用いた半導体素子収納用パッケージおよびその実装構造
JPH11176990A (ja) * 1997-12-09 1999-07-02 Kyocera Corp 半導体素子収納用パッケージ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893213B2 (en) 2014-08-18 2018-02-13 Optiz, Inc. Method of forming a wire bond sensor package
KR101837808B1 (ko) * 2014-08-18 2018-03-12 옵티즈 인코포레이티드 와이어 본드 센서 패키지 및 방법
US11189593B2 (en) 2019-09-13 2021-11-30 Analog Devices International Unlimited Company Integrated device package

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