KR100689133B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 칩 사이즈 패키지형의 반도체 장치 및 그 제조 방법에 있어서, 신뢰성의 향상을 도모한다. 패드 전극(11)이 형성된 반도체 기판(10)을 준비하고, 반도체 기판(10) 표면에, 에폭시 수지로 이루어진 제1 보호층(20)을 형성한다. 그 후, 반도체 기판(10)의 이면으로부터 패드 전극(11)에 도달하는 비아홀(12)을 형성한다. 다음으로, 비아홀(12)을 통해서 패드 전극(11)과 전기적으로 접속되고, 또한 비아홀(12)로부터 반도체 기판(10)의 이면에 연장되는 배선층(13)을 형성한다. 그 후, 제2 보호층(14), 도전 단자(15)를 형성하고, 또한 다이싱에 의해 반도체 기판(10)을 개개의 반도체 칩(10A)으로 분리한다.
비아홀, 에폭시 수지, 도전 단자, 다이싱

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 6은 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 종래예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 반도체 기판
10A, 50A : 반도체 칩
11, 51 : 패드 전극
12, 52 : 비아홀
13, 53 : 배선층
14 : 제2 보호층
14a, 30a : 개구부
15, 55 : 도전 단자
20 : 제1 보호층
21 : 보호 테이프
30 : 레지스트층
54 : 보호층
60 : 지지체
특허 문헌 1 : 일본 특개 2003-309221호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 패키지형의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 패키지형의 반도체 장치로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 치수와 대략 동일 사이즈의 외형 치수를 갖는 소형 패키지이다.
종래부터, CSP의 일종으로서, BGA(Ball Grid Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어진 볼 형상의 도전 단자를 패키지의 일 주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른 주면 위에 탑재되는 반도체 칩과 전기적으로 접속한 것이다. 다음으로, 종래예에 따른 BGA형의 반도체 장치의 제조 방법에 대하여, 도면을 참조하여 설명한다. 도 6은 종래예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 도 7은 종래예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
최초로, 도시되지 않은 전자 디바이스가 형성되어 이루어진 반도체 기판(50)의 표면에, 해당 도시되지 않은 전자 디바이스로부터 연장되는 패드 전극(51)이 형성된다. 또한, 반도체 기판(50)의 표면에 지지체(60)가 형성된다. 이 지지체(60)는, 예를 들면 실리콘 기판, 글래스 기판, 혹은 세라믹 기판, 금속 기판 등으로 이루어져, 반도체 기판(50)을 지지함과 함께, 해당 반도체 기판(50)의 균열이나 휘어짐을 억지하는 기능을 갖고 있다. 다음으로, 지지체(60)에 지지된 반도체 기판(50)에 대하여 이면 연삭을 행한다. 이 이면 연삭에 의해, 반도체 기판(50)은, 소정의 얇기로 되도록 가공된다.
그 후, 도 6에 도시한 바와 같이 반도체 기판(50)에는, 그 이면으로부터 패드 전극(51)에 이르러 해당 반도체 기판(50)을 관통하는 비아홀(52)이 형성된다. 비아홀(52)에는, 패드 전극(51)과 전기적으로 접속된 배선층(53)이 형성된다. 여기서, 배선층(53)과의 사이에는, 도시되지 않은 절연막이 형성되어 있다. 배선층 (53) 상에는, 그 일부를 노출하도록 하여 보호층(54)이 형성되고, 해당 노출하는 배선층(53) 상에는, 외부의 프린트 기판 등과 접속할 수 있는 도전 단자(55)가 형성된다.
다음으로, 도 7에 도시한 바와 같이 도시되지 않은 다이싱라인을 따라 다이싱이 행해져, 반도체 기판(50)이 반도체 칩(50A)으로 분할된다. 그리고, 반도체 칩(50A)의 표면에 접착되어 있는 지지체(60)가 박리 혹은 제거되고, 패키지형의 반도체 장치가 완성된다.
또, 관련하는 기술 문헌으로서는, 예를 들면 상기한 특허 문헌을 예로 들 수 있다.
그러나, 전술한 패키지형의 반도체 장치의 제조 방법에 따르면, 이면 연삭이나 비아홀(52)의 형성 등의 가공을 행할 때에 반도체 기판(50)의 지지에 이용한 지지체(60)를, 상기 가공의 종료 후에, 반도체 칩(50A)으로부터 제거할 필요가 있었다. 이에 의해, 반도체 장치의 제조 공정이 번잡해짐과 함께, 제조 코스트가 증대한다는 문제가 발생하였다.
또한, 지지체(60)를 제거한 후의 반도체 장치의 표면측에서, 반도체 칩(50A)의 보호(외부로부터의 수분의 침입의 억지 등)가 불충분해지고 있었다. 이에 의해, 반도체 칩의 신뢰성이 저하한다는 문제가 발생하였다. 혹은, 반도체 칩(50A)을 보호하기 위한 재가공을, 반도체 칩(50A)(혹은 반도체 기판(50))의 표면에 대하여 행할 필요가 있었기 때문에, 반도체 장치의 제조 공정이 번잡해짐과 함께, 제조 코스트가 증대한다는 문제가 발생하였다.
그래서 본 발명은, 패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정을 번잡하게 하지 않고, 또한 제조 코스트를 극력 낮게 억제하면서, 신뢰성의 향상을 도모하는 것이다.
본 발명의 반도체 장치는, 상기 과제를 감안하여 이루어진 것으로, 반도체 칩의 제1 주면 위에 형성된 패드 전극과, 반도체 칩의 제1 주면에 접착된 제1 보호층과, 반도체 칩의 제2 주면으로부터 패드 전극의 표면에 관통하는 비아홀과, 비아홀 및 반도체 칩의 제2 주면 위에 형성된 절연막과, 비아홀을 통해서 패드 전극과 전기적으로 접속되고, 또한 비아홀로부터 반도체 칩의 제2 주면 위에 연장되는 배선층을 갖는 것을 특징으로 한다. 여기서, 제1 보호층은, 예를 들면 에폭시 수지로 이루어진다.
또한, 본 발명의 반도체 장치는, 상기 구성 외에, 배선층과 접속된 도전 단자가 형성되어 있는 것을 특징으로 한다. 혹은, 해당 반도체 장치는 배선층 위를 피복하는 보호층, 및 배선층과 접속된 도전 단자가 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 패드 전극이 형성된 반도체 기판을 준비하고, 반도체 기판의 제1 주면에 제1 보호층을 형성하는 공정과, 반도체 기판의 제2 주면으로부터 패드 전극의 표면에 도달하는 비아홀을 형성하는 공정과, 비아홀의 측벽 및 반도체 기판의 제2 주면 위에 절연막을 형성하는 공정과, 비아홀 을 통해서 패드 전극과 전기적으로 접속되고, 또한 비아홀로부터 반도체 기판의 제2 주면 위에 연장되는 배선층을 형성하는 공정을 포함하는 것을 특징으로 한다. 여기서, 제1 보호층은, 예를 들면 에폭시 수지에 의해 형성된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 배선층을 형성하는 공정 후에, 배선층 위에 도전 단자를 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 한다. 혹은, 해당 제조 방법은, 상기 배선층을 형성하는 공정 후에, 배선층 위를 피복하도록 하여 반도체 기판의 제2 주면에 제2 보호층을 형성하는 공정과, 배선층의 일부 상에 도전 단자를 형성하는 공정과, 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
다음으로, 본 실시예의 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 상세히 설명한다. 도 1 내지 도 4는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 5는 본 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다. 또, 도 1 내지 도 5에서는, 반도체 장치를 구성하는 반도체 기판 중, 도시되지 않은 다이싱라인의 근방을 나타내고 있다.
최초로, 도 1에 도시한 바와 같이 도시되지 않은 전자 디바이스가 형성된 반도체 기판(10)을 준비한다. 도시되지 않은 전자 디바이스는, 반도체 기판(10)의 제1 주면인 표면에 형성되어 있다. 여기서, 반도체 기판(10)의 표면에는, 도시되지 않은 전자 디바이스로부터 연장되는 패드 전극(11)이 형성되어 있다.
그리고, 도시되지 않은 전자 디바이스 위 및 패드 전극(11) 위를 포함하는 반도체 기판(10)의 표면 상에, 이들을 피복하도록 하여, 제1 보호층(20)을 형성한다. 제1 보호층(20)은, 도시되지 않은 전자 디바이스 및 패드 전극(11)을 포함하는 반도체 기판(10)의 표면을 보호함과 함께, 해당 반도체 기판(10)을 지지하는 기능을 갖고 있다. 즉, 제1 보호층(20)의 두께는, 반도체 기판(10)을 지지할 수 있는 소정의 두께를 갖고 형성된다. 상기 소정의 두께는, 특별히 한정되지 않지만, 예를 들면 반도체 기판(10)과 동일 혹은 대략 동일한 두께이면 된다. 혹은, 상기 소정의 두께는, 후술하는 반도체 기판(10)의 이면 연삭 후에, 해당 반도체 기판(10)을 지지할 수 있는 정도의 두께이어도 된다.
제1 보호층(20)은, 예를 들면 에폭시 수지를 상기 소정의 두께로 되도록 도포함으로써 형성된다. 혹은, 제1 보호층(20)은, 도시되지 않은 전자 디바이스 및 패드 전극(11)을 포함하는 반도체 기판(10)의 표면을 보호함과 함께 해당 반도체 기판(10)을 지지할 수 있는 것이면, 투명, 반투명, 불투명을 막론하고 에폭시 수지 이외의 재료에 의해 형성되어도 된다.
예를 들면, 제1 보호층(20)은, 일반적인 반도체 장치의 제조 공정에서 패터닝 등에 이용되는 레지스트층의 재료로 이루어진 것이어도 된다. 이 경우, 동일한 재료를 이용하여 제1 보호층(20) 및 해당 레지스트층의 양자를 형성할 수 있다. 이에 의해, 제조 공정을 번잡하게 하지 않고, 또한 제조 코스트를 극력 낮게 억제하면서, 해당 제1 보호층(20)을 형성하는 것이 가능해진다.
다음으로, 도 2에 도시한 바와 같이 제1 보호층(20)의 표면에, 도전성 재료 로 이루어진 보호 테이프(21)를 접착한다. 이 보호 테이프(21)는, 정전 척 등의 도시되지 않은 반송 장치에 의해 반도체 기판(10)을 이동 혹은 반전시킬 때에, 해당 반송 장치에 반도체 기판(10)을 정전 흡착에 의해 유지하기 위한 것이다. 클램퍼 등의 기계적인 반송 장치에 의해 반도체 기판(10)을 이동 혹은 반전시킬 때에는, 보호 테이프(21)의 접착은 생략되어도 된다.
다음으로, 도시되지 않은 반송 장치에 의해, 반도체 기판(10)의 표면이 가공면으로 되도록, 해당 반도체 기판(10)의 주면의 방향을 반전시킨다. 그리고, 반도체 기판(10)의 제2 주면인 이면을, 소정의 두께에 이르기까지 연삭한다. 즉, 이면 연삭(백 그라인드)을 행한다. 여기서, 반도체 기판(10)은, 그 표면에 형성된 제1 보호층(20)에 보호됨과 함께 지지되기 때문에, 해당 반도체 기판(10)을 이면 연삭할 때의 상기 소정의 두께가, 예를 들면 130㎛ 이하인 경우에도, 반도체 기판(10)의 균열이나 휘어짐을 극력 억지하는 것이 가능해진다. 또한, 반도체 기판(10)의 표면에 형성된 도시되지 않은 전자 디바이스의 전기적 특성의 열화를 극력 낮게 억제하는 것이 가능해진다.
다음으로, 도 3에 도시한 바와 같이 반도체 기판(10)의 이면에 레지스트층(30)을 형성한다. 여기서 레지스트층(30)은, 패드 전극(11)에 대응하는 반도체 기판(10)의 이면의 일부 상에 개구부(30a)를 갖고 형성된다. 다음으로, 이 레지스트층(30)을 마스크로 하여, 반도체 기판(10)의 에칭을 행한다. 이에 의해, 반도체 기판(10)의 이면으로부터 패드 전극(11)에 이르러 해당 반도체 기판(10)을 관통하는 비아홀(12)이 형성된다. 그리고, 비아홀(12)의 측벽 및 반도체 기판(10)의 이 면 상에, 도시되지 않은 산화막을 형성한다.
그 후, 도 4에 도시한 바와 같이 비아홀(12)로부터 반도체 기판(10)의 이면에 걸쳐서, 예를 들면 Cu(구리) 등의 금속으로 이루어진 배선층(13)을 형성한다. 이 배선층(13)은, 비아홀(12)의 바닥부에서 노출하는 패드 전극(11)과 전기적으로 접속된다. 배선층(13)은, 반도체 칩의 이면 상에 연장되지 않고, 비아홀(13)에만 형성되어도 된다.
다음으로, 배선층(13) 상을 포함하는 반도체 기판(10)의 이면 상에, 이들을 피복하도록 하여, 제2 보호층(14)을 형성한다. 그 후, 제2 보호층(14)의 소정 위치를 선택적으로 제거하여, 배선층(13)의 일부를 노출하는 개구부(14a)를 형성함과 함께, 도시되지 않은 다이싱라인의 근방의 영역에서의 제2 보호층(14)을 제거한다. 다음으로, 개구부(14a)에서 노출하는 배선층(13) 상에, 해당 반도체 장치를 외부의 프린트 기판 등과 접속하기 위한 도전 단자(15)를 형성한다. 또, 본 실시예에 따른 반도체 장치는, 반드시 BGA형일 필요는 없고, LGA(Land Grid Array)형이면, 도전 단자(15)의 형성은 생략되어도 된다.
마지막으로, 도 5에 도시한 바와 같이 도시되지 않은 다이싱라인을 따라 다이싱을 행하고, 또한 보호 테이프(21)를 박리시킴으로써, 개개의 반도체 칩(10A)으로 이루어진 패키지형의 반도체 장치가 완성된다.
전술한 바와 같이, 본 실시예에 따르면, 반도체 칩(10A)의 표면에 제1 보호층(20)이 형성됨으로써, 반도체 칩(10A)(제조 과정에서는 반도체 기판(10))의 지지 및 보호가 가능해진다. 특히, 반도체 칩(10A)이 얇은 두께(예를 들면 130㎛ 이하 의 얇기)를 갖고 형성되는 경우, 제1 보호층(20)은, 이면 연삭 시에 필요해지는 지지체로서 유효하게 기능한다.
또한, 제1 보호층(20)은 반도체 칩(10A)를 보호하는 기능을 갖고 있기 때문에, 제조 공정에서 제1 보호층(20)을 제거할 필요는 없다. 따라서, 패키지형의 반도체 장치의 제조 공정을 종래예에 비하여 간이하게 행하는 것이 가능해지고, 제조 코스트를 극력 낮게 억제하는 것이 가능해진다. 또한, 반도체 칩(10A)의 표면이 제1 보호층(20)에 의해 보호되기 때문에, 해당 표면보다 외부로부터의 수분이 반도체 칩(10A)의 내부로 침입하는 것을 극력 방지하는 것이 가능해진다.
결과적으로, 패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정을 번잡하게 하지 않고, 또한 제조 코스트를 극력 낮게 억제하면서, 신뢰성의 향상을 도모하는 것이 가능해진다.
본 발명에 따르면, 반도체 칩의 제1 주면인 표면에 보호층이 형성됨으로써, 반도체 칩의 지지 및 보호가 가능해진다. 특히, 반도체 칩이 얇게 형성되는 경우, 상기 보호층은 이면 연삭 시에 필요해지는 지지체로서 유효하게 기능한다.
또한, 제조 공정에서 해당 보호층을 제거할 필요가 없다. 따라서, 패키지형의 반도체 장치의 제조 공정을 종래예에 비하여 간이하게 행하는 것이 가능하게 되어, 제조 코스트를 극력 낮게 억제하는 것이 가능해진다. 또한, 반도체 칩의 표면이 보호층에 의해 보호되기 때문에, 해당 표면보다 외부로부터의 수분이 반도체 칩의 내부로 침입하는 것을 극력 방지하는 것이 가능해진다.
결과적으로, 패키지형의 반도체 장치 및 그 제조 방법에서, 제조 공정을 번잡하게 하지 않고, 또한 제조 코스트를 극력 낮게 억제하면서, 신뢰성의 향상을 도모하는 것이 가능해진다.

Claims (9)

  1. 반도체 칩의 제1 주면 위에 형성된 패드 전극과,
    상기 반도체 칩의 제1 주면에 접착된 제1 보호층과,
    상기 반도체 칩의 제2 주면으로부터 상기 패드 전극의 표면에 관통하는 비아홀과,
    상기 비아홀 및 상기 반도체 칩의 제2 주면 위에 형성된 절연막과,
    상기 비아홀을 통해서, 상기 패드 전극과 전기적으로 접속되고, 또한 상기 비아홀로부터 상기 반도체 칩의 제2 주면 위에 연장되는 배선층과,
    상기 배선층 위를 피복하도록 하여, 상기 반도체 칩의 제2 주면에 형성된 제2 보호층과,
    상기 제2 보호층의 일부를 개구하는 개구부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선층 위의 개구부에, 도전 단자가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 제1 보호층은, 에폭시 수지로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 제1 주면에 제1 보호층을 형성하는 공정과,
    상기 반도체 기판의 제2 주면으로부터 상기 패드 전극의 표면에 도달하는 비아홀을 형성하는 공정과,
    상기 비아홀의 측벽 및 상기 반도체 기판의 제2 주면 위에 절연막을 형성하는 공정과,
    상기 비아홀을 통해서, 상기 패드 전극과 전기적으로 접속되고, 또한 상기 비아홀로부터 상기 반도체 기판의 제2 주면 위에 연장되는 배선층을 형성하는 공정과,
    상기 배선층 위를 피복하도록 하여, 상기 반도체 기판의 제2 주면에, 제2 보호층을 형성하는 공정과,
    상기 제2 보호층의 일부를 제거하여, 상기 배선층의 일부를 노출하는 개구부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 배선층을 형성하는 공정 후에,
    상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 개구부에서 노출하는 상기 배선층 위에 도전 단자를 형성하는 공정과,
    상기 반도체 기판을 복수의 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 보호층은, 에폭시 수지로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 보호층의 표면에, 상기 반도체 기판을 유지하기 위한 도전성 테이프를 접착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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