CN100359693C - 半导体集成电路及其制造方法 - Google Patents
半导体集成电路及其制造方法 Download PDFInfo
- Publication number
- CN100359693C CN100359693C CNB2003101024166A CN200310102416A CN100359693C CN 100359693 C CN100359693 C CN 100359693C CN B2003101024166 A CNB2003101024166 A CN B2003101024166A CN 200310102416 A CN200310102416 A CN 200310102416A CN 100359693 C CN100359693 C CN 100359693C
- Authority
- CN
- China
- Prior art keywords
- contact
- interval
- contact array
- array
- mentioned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims abstract description 107
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 claims abstract description 77
- VYMDGNCVAMGZFE-UHFFFAOYSA-N phenylbutazonum Chemical compound O=C1C(CCCC)C(=O)N(C=2C=CC=CC=2)N1C1=CC=CC=C1 VYMDGNCVAMGZFE-UHFFFAOYSA-N 0.000 claims description 8
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 230000002265 prevention Effects 0.000 abstract 2
- 230000014509 gene expression Effects 0.000 description 99
- 238000003491 array Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 21
- 230000011218 segmentation Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000012467 final product Substances 0.000 description 6
- 230000007812 deficiency Effects 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明的课题是,实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。为此,具备在纵向和横向排列敷设多个接触的接触阵列。该接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。由此,可将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数,从而可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
Description
技术领域
本发明涉及半导体集成电路及其制造方法。特别是,涉及可通过削减接触孔数目,既防止形成接触的层及绝缘膜剥落、又防止LSI(大规模集成电路)遭到破坏的半导体集成电路的结构及其制造方法。
背景技术
现在,在半导体集成电路的设计方面,在进行布线时调换布线层的场合,在不同布线的相互重叠的布线区域之间,按照由每种工艺的设计规则决定的高度、宽度、间隔,在接触的高度方向和接触的宽度方向整齐地排列敷设可开孔的数目的接触。
上述所谓由每种工艺的设计规则决定的高度是指矩形接触的纵向尺寸。同理,所谓宽度是指矩形接触的横向尺寸。再有,以下,将“由每种工艺的设计规则决定”简称为“由工艺决定”。
另外,在调换2层以上布线层时,中间层的接触也在与上下层的布线重叠的区域相同的区域,按照由工艺决定的高度、宽度、间隔,凭借整齐地开孔来敷设。
接触阵列按照预定的大小和间隔整齐地呈2维排列,也就是说,由排列成矩阵状的多个接触构成。例如,用自动布局装置联结不同层的布线之间时,提出了防止上述结构的接触阵列彼此之间通过相互邻接而发生的设计规则错误的方法(特开2000-284536号公报(第1页,图2)。
这样,一般而言,接触阵列在调换布线层的场合,在与不同布线的重叠区域相同的区域,按照由工艺决定的接触的高度、宽度、间隔,整齐地敷设可开孔的数目的接触。
另外,伴随近年来工艺微细化的进步,一个个的接触的面积既减小,接触间隔也变窄。因此,如图13所示,在从纵向的布线1301向横向的布线1302调换布线层时,在不同布线的重叠区域,如果按照由工艺决定的接触的高度、宽度、间隔,整齐地敷设可开孔的数目的接触,则接触阵列1303中所占的接触数目增大。其结果是,有超过在由每种工艺的设计规则决定的每单位面积,例如规定大小的每个矩形区域可敷设的接触数目的可能性。
如图13所示,如接触近距离地大量敷设,则往往形成接触的层及绝缘膜剥落,防止LSI遭到破坏。为了防止形成这样的接触的层及绝缘膜剥落,削减在布线层的重叠区域所占的接触数目是有效的。
发明内容
本发明是为解决上述现有技术的问题而进行的,其目的在于:通过将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或其以下的个数,提供了可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏的半导体集成电路及其制造方法。
为了解决上述课题,本发明第1方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列。而且,接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
按照本结构,由于接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数是可能的。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第2方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列。而且,接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
按照本结构,由于接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数是可能的。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。而且,由于接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,可在纵向和横向这两个方向防止剥落,更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第3方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列,接触阵列具有将第1和第2接触阵列单元重合而合成的结构,第1和第2接触阵列单元具有在纵向和横向排列敷设多个接触的结构。然后,使第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且使第1和第2接触阵列的重合的位置错开,以便第1接触阵列的接触形成位置在纵向和横向皆位于第2接触阵列的接触形成位置的中间。
按照本结构,第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且第1接触阵列的接触形成位置在纵向和横向皆位于第2接触阵列的接触形成位置的中间。因此,将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数是可能的。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。而且,在相同的面积上以相同大小、相同个数敷设时,在纵向和横向均能以较宽的间隔敷设接触,可提高防止剥落发生的效果。
本发明第4方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列,允许由制造工艺决定的单位面积区域的重叠,对整个芯片进行扫描,求得单位面积的区域内存在的在纵横方向排列敷设的接触的个数或面积,通过改变接触的敷设位置或者削减接触数,从而加宽接触敷设间隔,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
按照本结构,在单位面积的区域单位看,不会超过可敷设的接触数目,可防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
在本发明的上述第1至第4部分的半导体集成电路中,可使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
按照本结构,可防止因小面积的接触阵列中的接触的过分削减引起的微迁移、IR-DROP现象(相当于电流I×布线电阻R的电压降)发生。
本发明第5方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列,将接触阵列分割成2个以上的接触阵列区域。而且,在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,在剩下的接触阵列区域中,按照比上述至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设接触。
按照本结构,由于在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,在剩下的接触阵列区域中,按照比上述至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设接触,所以更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第6方面的半导体集成电路具备在纵向和横向排列敷设多个接触的接触阵列,将接触阵列分割成3个以上的接触阵列区域。而且,求得单位面积的区域内存在的接触的个数或面积,在空出指定区域间隔而配置的至少2个以上的接触阵列区域的每一区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
按照本结构,由于在2个以上的接触阵列区域中,空出指定区域间隔,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,所以更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
在本发明的上述第1至第4部分的半导体集成电路中,能以如下方式构成。即,具有接触阵列在纵向堆积至3层以上的结构,中间层的接触阵列加宽了接触敷设间隔的结果是,通过将留在中间层的接触阵列中的接触按照由工艺决定的接触间隔以上的间隔重新排列,可使中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。再有,在本结构中,可使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同的结构组合在一起。
按照本结构,由于中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄,所以中间层的接触阵列的侧面的同一布线层可作为其它布线的布线区域使用。因此,可防止因布线资源不足而未连线。
本发明第7方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,可使接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
按照本方法,借助于使接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,可将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第8方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,可使接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
按照本方法,借助于使接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,可将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。而且,借助于使接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,可防止在纵向和横向这两个方向剥落,更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第9方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,将在纵向和横向排列敷设了多个接触的第1和第2接触阵列单元重合,合成接触阵列。这时,使第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且使第1和第2接触阵列的重合的位置错开,以便第1接触阵列的接触形成位置在纵向和横向皆位于第2接触阵列的接触形成位置的中间。
按照本方法,第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且第1接触阵列的接触形成位置在纵向和横向皆位于第2接触阵列的接触形成位置的中间。因此,可将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数。由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。而且,在相同的面积上以相同大小、相同个数敷设时,在纵向和横向均能以较宽的间隔敷设接触,可提高防止剥落发生的效果。
本发明第10方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,允许由制造工艺决定的单位面积区域的重叠,对整个芯片进行扫描,求得单位面积的区域内存在的在纵横方向排列敷设的接触的个数或面积,通过改变接触的敷设位置或者削减接触数,从而加宽接触敷设间隔,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
按照本方法,在单位面积的区域单位看,不会超过可敷设的接触数目,可防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
在本发明的上述第7至第10部分的半导体集成电路的制造方法中,可使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
按照本方法,可防止因小面积的接触阵列中的接触的过分削减引起的微迁移、IR-DROP现象发生。
本发明第11方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,将接触阵列分割成2个以上的接触阵列区域,在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,在剩下的接触阵列区域中,按照比至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设接触。
按照本方法,由于在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,在剩下的接触阵列区域中,按照比至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设接触,所以更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
本发明第12方面的半导体集成电路的制造方法是制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路的方法,将接触阵列分割成3个以上的接触阵列区域,求得单位面积的区域内存在的接触的个数或面积,在上述分割后的接触阵列区域的至少一个中不敷设接触,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
按照本方法,由于在2个以上的接触阵列区域中,空出指定区域间隔,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设接触,所以更能可靠地实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。
在本发明的上述第7至第10部分的半导体集成电路的制造方法中,能以如下方式构成。即,具有接触阵列在纵向堆积至3层以上的结构,中间层的接触阵列加宽了接触敷设间隔的结果是,通过将留在中间层的接触阵列中的接触按照由工艺决定的接触间隔以上的间隔重新排列,可使中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。再有,在本结构中,可使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同的结构组合在一起。
按照本方法,由于中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄,所以中间层的接触阵列的侧面的同一布线层可作为其它布线的布线区域使用。因此,可防止因布线资源不足而未连线。
本发明第13方面的半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,在合成在纵向和横向排列敷设多个接触的接触阵列时,相对于接触阵列的奇数行的接触组,上述接触阵列的偶数行的接触组配置在行方向大致移动半个间距的位置上,奇数行的接触组的接触间隔和偶数行的接触组的接触间隔、以及奇数行的接触组彼此之间的行间隔和偶数行的接触组彼此之间的行间隔之中的至少某一方的间隔比由制造工艺决定的接触敷设间隔宽。
按照本结构,可将在接触阵列中所形成的接触的个数减少至由工艺决定的每单位面积上可敷设的个数或比其少的个数由此,可实现防止形成接触的层及绝缘膜剥落,防止LSI遭到破坏。而且,在相同的面积上以相同大小、相同个数敷设时,在纵向和横向也能按照较宽的间隔敷设接触,可提高防止剥落发生的效果。
附图说明
图1A是示出本发明第1实施例的半导体集成电路中的横向宽间距接触阵列的示意图。
图1B是示出本发明第1实施例的半导体集成电路中的纵向宽间距接触阵列的示意图。
图2是示出本发明第2实施例的半导体集成电路中的两个方向宽间距接触阵列的示意图。
图3A是示出本发明第3实施例的半导体集成电路中的交错接触阵列的示意图。
图3B是示出本发明第3实施例的半导体集成电路中的一方的接触阵列单元的示意图。
图3C是示出本发明第3实施例的半导体集成电路中的另一方的接触阵列单元的示意图。
图4A是示出在同一网络中邻接的现有技术的2个的接触阵列的示意图。
图4B是示出假想地将图4A中的2个接触阵列视作1个接触阵列的示意图。
图4C是示出在本发明第4实施例中敷设的接触阵列的示意图。
图5是示出将图4的接触阵列返回到原来的接触阵列的大小的结果的示意图。
图6A是示出现有技术的接触阵列的示意图。
图6B是示出用本发明第1至第3实施例中的某一方法敷设的接触阵列的示意图。
图6C是示出在本发明第5实施例中改变削减率生成接触阵列的结果的示意图。
图7A是示出在本发明第6实施例中将敷设接触的区域分割成2个以上的结果的示意图。
图7B是示出在本发明第6实施例中在第1接触阵列分割区域内敷设了现有技术的接触的结果的示意图。
图7C是示出在本发明第6实施例中在第1接触阵列分割区域以外的第2~第4接触阵列分割区域内也敷设了接触的结果的示意图。
图8A是示出在本发明第7实施例中将敷设接触阵列的区域分割成3个以上的结果的示意图。
图8B是示出在本发明第7实施例中以指定区域间隔敷设了现有技术的接触的结果的示意图。
图9是示出堆积并连接现有技术的接触阵列的剖面图。
图10A是示出在本发明第8实施例中中间层的接触阵列的立体图。
图10B是示出在本发明第8实施例中重新敷设的接触阵列的立体图。
图11是示出在本发明第8实施例中缩小了中间层的接触阵列的结果的立体图。
图12是示出在本发明第8实施例中将中间层的接触阵列分割成多个接触阵列而配置的结果的剖面图。
图13是示出现有技术的接触阵列的示意图。
图14A是示出本发明第9实施例的半导体集成电路中的交错接触阵列的示意图。
图14B是示出本发明第9实施例的半导体集成电路中的接触阵列单元的示意图。
具体实施方式
(第1实施例)
现在用附图说明本发明中的第1实施例。
在实施本发明时,采用以与一般的布局设计相同的工艺决定的设计规则生成各种布线。再有,采用由工艺决定的设计规则,按照由工艺决定的接触的高度、宽度、间隔,仅靠呈矩阵状整齐地开孔来敷设接触。
这时,在生成超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列时,为了避免这种情形,采用图1A和图1B中所示的一个方向宽间距接触阵列进行布线。
图1A和图1B示出2种一个方向宽间距接触阵列。在图1A中,符号101表示纵向的布线,符号102表示与布线101不同的层的横向的布线,符号103表示X(横)方向宽间距接触阵列,符号105表示排列配置成矩阵状的接触。在图1B中,符号104表示Y(纵)方向宽间距接触阵列。其它的符号与图1A所示的符号相同。
X方向宽间距接触阵列103与按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设接触的现有技术的接触阵列不同。即,接触105的高度、宽度和纵向的敷设间隔被设定为由每种工艺的设计规则决定的接触的高度、宽度、敷设间隔。可是,接触105的横向的敷设间隔却被设定为比由工艺决定的间隔宽的间隔。
Y方向宽间距接触阵列104与按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设接触的现有技术的接触阵列不同。即,接触105的高度、宽度和横向的敷设间隔被设定为由每种工艺的设计规则决定的接触的高度、宽度、敷设间隔。可是,接触105的纵向的敷设间隔却被设定为比由工艺决定的间隔宽的间隔。
再有,在第1实施例中,记述了布线时设置仅在横向或纵向中的某一方向接触敷设间隔比起由工艺决定的敷设间隔宽的接触阵列103、104的方法。不限于此,相对于采用现有技术的接触阵列一次进行全部的布线的布线结果,采用仅将超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列置换成X方向宽间距接触阵列103或者Y方向宽间距接触阵列104的方法即可。
在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,可进行削减,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则通过按照比由工艺决定的间隔宽的间隔来敷设接触105,可将接触阵列103、104内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可实现防止形成接触105的层及绝缘膜的剥落的发生,从而可实现防止LSI遭到破坏。
(第2实施例)
现在用附图说明本发明中的第2实施例。
与第1实施例所述的方法一样,采用由工艺决定的设计规则生成各种布线。再有,采用由工艺决定的设计规则,按照由工艺决定的接触的高度、宽度、间隔,凭借呈矩阵状整齐地开孔来敷设接触。
这时,在生成超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列时,为了避免这种情形,采用图2所示的两个方向宽间距接触阵列进行布线。
图2示出两个方向宽间距接触阵列。在图2中,符号101表示纵向的布线,符号102表示与布线101不同的层的横向的布线,符号201表示两个方向宽间距接触阵列。符号202表示排列配置成矩阵状的接触。
两个方向宽间距接触阵列201与按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设接触的现有技术的接触阵列不同。即,接触202的高度、宽度被设定为由工艺决定的接触的高度、宽度。可是,接触202的横向和纵向的敷设间隔却被设定为皆比由工艺决定的间隔宽的间隔。
采用在第1实施例中说明过的方法可有效地防止形成接触的层及绝缘膜的剥落的发生。但是,这仅在横向和纵向中的某一方向可防止形成接触的层及绝缘膜的剥落的发生。在本实施例中,则可防止来自横向和纵向的两个方向的形成接触的层及绝缘膜的剥落的发生。
再有,在第2实施例中,记述了布线时敷设在两个方向的接触敷设间隔皆宽的接触阵列201的方法,但相对于采用现有技术的接触阵列一次进行全部的布线的布线结果,仅将超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列置换成两个方向宽间距接触阵列201即可。
在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,可进行削减,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则通过以比由工艺决定的间隔宽的间隔敷设接触202,可将接触阵列201内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触202的层及绝缘膜的剥落,可防止LSI遭到破坏。
进而,通过在横向和纵向皆以比由工艺决定的间隔宽的间隔敷设接触202,可防止来自横向和纵向的两个方向的形成接触202的层及绝缘膜的剥落的发生。
(第3实施例)
现在用附图说明本发明中的第3实施例。
与第1实施例所述的方法一样,采用由工艺决定的设计规则生成各种布线。再有,采用由工艺决定的设计规则,按照由工艺决定的接触的高度、宽度、间隔,凭借呈矩阵状整齐地开孔来敷设接触。
这时,在生成超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列时,为了避免这种情形,采用图3A所示的交错接触阵列进行布线。
图3A示出交错接触阵列。在图3A中,符号101表示纵向的布线,符号102表示与布线101不同的层的横向的布线,符号301表示交错接触阵列。符号306表示排列配置成交错网格状的接触,在奇数行和偶数行中以错位半个间距的方式配置,或者在奇数列和偶数列中以错位半个间距的方式配置。
图3B表示用于构成交错接触阵列301的2个接触阵列单元的一方。在该图中,符号302表示第1接触阵列单元,符号303表示排列配置成矩阵状的接触。
图3C表示构成交错接触阵列的2个接触阵列单元的另一方。在该图中,符号304表示第2接触阵列单元,符号305表示排列配置成矩阵状的接触。
交错接触阵列301与按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设接触的现有技术的接触阵列不同。即,使在横向和纵向皆以比由工艺决定的间隔宽的间隔敷设的第1接触阵列单元302和第2接触阵列单元304相互重叠,敷设成交错网格状。
如上所述,交错接触阵列301由奇数行的接触组和相对于奇数行的接触组配置在行方向大致移动半个间距的位置的偶数行的接触组构成。而且,奇数行的接触组的接触间隔和偶数行的接触组的接触间隔,以及奇数行的接触组彼此之间的行间隔和偶数行的接触组彼此之间的行间隔之中的至少某一方的间隔比由制造工艺决定的接触敷设间隔宽。
另外,奇数行的接触组312和偶数行的接触组313各自的接触间隔被设定为相同的值。另外,奇数行的接触组312彼此之间的行间隔和偶数行的接触组313彼此之间的行间隔也被设定为相同的值。另外,奇数行的接触组312和偶数行的接触组313的行间隔被设定为均匀。
这时,不言而喻,构成奇数行的接触组的各接触与构成偶数行的接触组的各接触之间的间隔往往被设定为不比制造工艺所需要的间隔窄。
采用在第2实施例中说明过的方法可有效地防止来自横向和纵向的形成接触的层及绝缘膜的剥落的发生。
但是,在相同的面积上以相同大小、相同个数敷设接触时,用本实施例的结构敷设的一方可在纵向和横向皆以较大的间隔敷设接触306,可提高防止形成接触306的层及绝缘膜的剥落发生的效果。
再有,相对于采用现有技术的接触阵列一次进行全部的布线的布线结果,仅将超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列置换成交错接触阵列301即可。
另外,在上述实施例中,第1和第2接触阵列单元302、304虽然在纵向和横向皆以比由工艺决定的间隔宽的间隔配置接触,但只要在某一方向加宽间隔即可。
如果可将接触数目削减至由工艺决定的每单位面积上可敷设的接触面积以下,即使采用变更了由工艺决定的接触的高度、宽度的接触,也可得到同样的效果。如具体地进行说明,则在使接触的个数减少时,增大接触的高度、宽度即可。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路的膜剥落防止方法,则在相同的面积上以相同大小、相同个数敷设接触时,可在纵向和横向皆以比第2实施例大的间隔敷设。
另外,可将接触阵列内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,还可防止形成接触的层及绝缘膜的剥落,防止LSI遭到破坏。
(第4实施例)
现在用附图说明本发明中的第4实施例。
相对于采用现有技术的接触阵列一次进行全部的布线的布线结果,在进行检验的检验步骤中,可检验是超过由工艺(每种工艺的设计规则)决定的区域单位中每单位面积上可敷设的接触数目,还是没有超过。
这里,通过容许由制造工艺决定的单位面积的区域的重叠对整个芯片进行扫描,求得单位面积的区域内存在的在纵横方向排列敷设的接触的个数或面积,以此进行检验。所谓容许单位面积的区域的重叠对整个芯片进行扫描,具体地说,是指在对单位面积的区域进行取样时,依次将取样区域与单位面积的区域的水平和垂直方向的尺寸进行比较,一边使各微小尺寸在水平方向和垂直方向依次错开,一边进行扫描。
这时,在由工艺决定的区域内仅存在1个接触阵列时,即使是不超过由工艺决定的每单位面积上可敷设的接触数目的场合,在由工艺决定的区域内邻接的同一网络的其它接触阵列存在时,也往往超过每单位面积上可敷设的接触数目。
图4A是示出在同一网络中邻接的现有技术的接触阵列。在图4A中,符号401表示纵向的布线,符号402a、402b表示与布线401不同的层的横向的布线,符号403和404表示现有技术的接触阵列。符号405、406表示分别设置于接触阵列403、404的接触,各自排列配置成矩阵状。按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设接触405、406。
现有技术的接触阵列404是仅以整体存在时不超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列。但是,由于在由工艺决定的区域(例如矩形区域)内邻接的同一网络的接触阵列403存在,所以在该区域内超过每单位面积上可敷设的接触数目。
因此,在本发明中,可确认由工艺决定的单位面积的区域内邻接的同一网络的接触阵列403、404是否存在。当由工艺决定的单位面积的区域内邻接的同一网络的接触阵列403、404存在时,假想地将2个接触阵列403、404视作1个接触阵列。
如上所述,假想地在视作1个接触阵列的区域内,采用与第1至第3实施例中所述的某一方法相同的方法敷设接触,以便去求由工艺决定的单位面积的区域内存在的半导体集成电路的网格状的接触数目或面积,使每单位面积的接触数目或面积在规定值以下。
图4B示出了假想地将2个接触阵列403、404视作1个接触阵列的情形。在图4B中,符号401表示纵向的布线,符号402a、402b表示与布线401不同的层的横向的布线,408表示假想接触阵列。假想接触阵列408将邻接的同一网络的接触阵列视作1个接触阵列。409是假想接触阵列408中的接触。符号407表示单位面积的区域。
图4C示出重新敷设了接触的接触阵列。在图4C中,符号401表示纵向的布线,符号402a、402b表示横向的布线,符号410表示接触阵列。符号411表示接触阵列410中的接触,例如被排列配置成交错网格状(参照第3实施例)。可采用与第1或第2实施例相同的方法形成接触。
在本实施例中,可在假想的接触阵列408的区域采用与第1至第3实施例中所述的某一方法相同的方法生成接触阵列410。
采用与第1至第3实施例中说明过的方法对于形成不超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列是有效的。但是,由于采用布线后的检验可确认在由工艺决定的区域单位中是否超过由工艺决定的每单位面积上可敷设的接触数目,所以在同一网络中邻接的接触阵列存在时,往往会超过可敷设的接触数目。采用本方法由于在由工艺决定的区域单位中进行处理,所以在区域单位中看也不会超过可敷设的接触数目。
再有,在采用与第1至第3实施例中所述的某一种方法相同的方法生成接触阵列406后,如图5所示,可返回到与原来的接触阵列403、404相同大小的2个接触阵列501、502,使用接触阵列501、502之间的区域作为其它布线的布线区域。
图5示出了将接触阵列410返回到原来的大小的结果。在图5中,符号401表示纵向的布线,符号402表示横向的布线,符号501和502表示接触阵列。符号503、504分别表示接触。可知通过将接触阵列410返回到原来的大小,可在与其它布线的同一布线层中利用接触阵列501、502之间的区域。
在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,可进行削减,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则由于在由工艺决定的区域单位中进行处理,所以在区域单位中看也不会超过每单位面积上可敷设的接触数目。
另外,通过采用比由工艺决定的间隔宽的间隔敷设接触411、503、504,可将接触阵列410、501、502内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触的层及绝缘膜的剥落,可防止LSI遭到破坏。
(第5实施例)
现在用附图说明本发明中的第5实施例。
相对于采用现有技术的接触阵列进行全部的布线的布线结果,在采用第4实施例中记述了超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列的方法相同的方法敷设接触阵列。但是,对于接触阵列的大小较大者和较小者而言,如以相同的削减率削减接触,则在小的接触阵列中接触的过分削减往往成为发生电迁移、IR-DROP现象的原因。例如,通过减少接触数目,既造成接触短缺,又会因电源供给不足而使LSI发生误工作。
图6A示出现有技术的接触阵列。在图6A中,符号601表示纵向的布线,符号602a、602b表示与布线601不同的层的横向的布线,符号603、604表示现有技术的接触阵列。符号605、606表示分别设置于接触阵列603、604中的接触。可知2个接触阵列603、604尽管其大小不同,但可按照由工艺决定的接触的高度、宽度、间隔,凭借整齐地开孔来敷设。
图6B示出了采用与第4实施例中所述的方法相同的方法敷设的接触阵列。在图6B中,符号601表示纵向的布线,符号602a、602b表示横向的布线,符号607、608表示接触阵列。符号609、610表示设置于接触阵列607、608中的接触。可知接触阵列607、608尽管其大小不同,但都是采用与第4实施例中所述的方法相同的方法敷设的接触阵列,是不超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列。另外,接触阵列607、608由于以相同的削减率削减接触,所以它们处于在接触阵列608中接触610的过分削减成为容易发生电迁移、IR-DROP现象的原因的状态。
在本发明中,为了避免敷设超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列,削减了接触阵列中的接触数目,但应使接触的削减率随接触阵列的大小而改变,生成接触阵列。
图6C示出了改变削减率、生成接触阵列的结果。在图6C中,符号601表示纵向的布线,符号602表示横向的布线,符号607、611表示接触阵列。符号609、612表示接触。可知由于改变了接触阵列611中的接触的削减率,其接触数目比图6B的接触阵列608的接触数目多。
采用在第4实施例中说明过的方法,由于以相同的削减率削减接触而与接触阵列的大小无关,所以在小的接触阵列中接触的过分削减往往成为发生电迁移、IR-DROP现象的原因。在本发明中,由于接触的削减率随接触阵列的大小而改变,所以可防止在小的接触阵列611中接触612的过分削减成为发生电迁移、IR-DROP现象的原因。
在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,可进行削减,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则越是面积小的接触阵列,就越要减少接触数目的削减率,从而可防止在小的接触阵列中接触的过分削减成为发生电迁移、IR-DROP现象的原因。
另外,通过按照比由工艺决定的间隔宽的间隔敷设接触609、612,可将接触阵列607、611内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触609、612的层及绝缘膜的剥落,防止LSI遭到破坏。
(第6实施例)
现在用附图说明本发明中的第6实施例。
在小的区域看接触阵列时,与现有技术的接触阵列同样地按照由工艺决定的接触的高度、宽度、间隔敷设了接触,这成为抗膜剥落的结构,但如果与现有技术的接触阵列同样地按照由工艺决定的接触的高度、宽度、间隔大量地敷设,则形成接触的层及绝缘膜的剥落便容易发生。
在本发明中,在采用现有技术的接触阵列一次进行全部的布线后,对于超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列,将敷设接触的区域分割为2个以上,将其一部分与现有技术一样,按照由工艺决定的接触的高度、宽度、间隔来敷设。剩下的区域则采用与第1至第3实施例中所述的某一方法相同的方法敷设接触。
图7A示出了将敷设接触阵列的区域分割成2个以上(在本例中为4个)的结果。在图7A中,符号701表示纵向的布线,符号702表示与布线701不同的层的横向的布线,符号703表示第1接触阵列分割区域,符号704表示第2接触阵列分割区域,符号705表示第3接触阵列分割区域,符号706表示第4接触阵列分割区域。可知已将敷设接触阵列的区域分割成2个以上。
图7B示出了在第1接触阵列分割区域703内敷设了现有技术的接触的结果。在图7B中,符号701表示纵向的布线,符号702表示横向的布线,符号703表示第1接触阵列分割区域,符号704表示第2接触阵列分割区域,符号705表示第3接触阵列分割区域,符号706表示第4接触阵列分割区域,符号707表示现有技术的接触。可知在第1接触阵列分割区域703中,与现有技术一样,按照由工艺决定的接触的高度、宽度、间隔来敷设接触707。
图7C示出了在第1接触阵列分割区域703以外的区域也敷设了接触的结果。在图7C中,符号701表示纵向的布线,符号702表示横向的布线,符号703表示第1接触阵列分割区域,符号704表示第2接触阵列分割区域,符号705表示第3接触阵列分割区域,符号706表示第4接触阵列分割区域,符号707表示现有技术的接触,符号708表示采用与第1至第3实施例中说明过的某一方法相同的方法所敷设的接触。可知在第1接触阵列分割区域以外的区域704~706中,采用与第1至第3实施例中说明过的方法敷设接触708。
采用与第1至第3实施例中说明过的方法的结果是,由于在接触阵列内没有以与现有技术同样的方法敷设的接触区域,不用说具有抗膜剥落的结构。在本发明中,在接触阵列的一部分区域中,与现有技术一样,通过按照由工艺决定的接触的高度、宽度、间隔敷设接触,可取得抗膜剥落的结构,可防止膜剥落。
再有,在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,可削减现有技术的接触区域以外的接触,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则对于接触阵列的一部分区域而言,与现有技术一样,按照由工艺决定的接触的高度、宽度、间隔敷设接触,可取得抗膜剥落的结构。因此,可防止膜剥落。
对于接触阵列剩余的区域而言,借助于按照比由工艺决定的间隔宽的间隔来敷设接触,可将接触阵列内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触的层及绝缘膜的剥落,防止LSI遭到破坏。
再有,在上述实施例中,说明了在第1接触阵列分割区域703中按照由工艺决定的接触的高度、宽度、间隔来敷设接触,但也可按照比其大的高度、宽度、间隔来敷设接触。这时,可得到抗膜剥落的结构。但是,必须比接触阵列分割区域704~706的接触高度、宽度、间隔减小。
另外,接触阵列可在计算各接触(孔)的坐标的基础上通过分别指定位置来制成。
(第7实施例)
现在用附图说明本发明中的第7实施例。
在小的区域看接触阵列时,与现有技术的接触阵列同样地按照由工艺决定的接触的高度、宽度、间隔敷设了接触,这成为抗膜剥落的结构,但如果与现有技术的接触阵列同样地按照由工艺决定的接触的高度、宽度、间隔大量地敷设,则形成接触的层及绝缘膜的剥落便容易发生。
在本发明中,在采用现有技术的接触阵列一次进行全部的布线后,对于超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列,将敷设接触的区域分割成3个以上,求得由工艺决定的每单位面积上可敷设的接触数目,按照指定区域间隔,而且与现有技术一样,按照由工艺决定的接触的高度、宽度、间隔来敷设接触,使之不超过该接触数目。
对上述指定区域间隔,从接触阵列上所敷设的接触总数和敷设接触的区域数目或区域的面积研究并决定了按照何种程度的区域间隔进行敷设即可很好地达到平衡。由于如果只进入最上段的区域而不进入中段、最下段,则平衡很差,故所谓平衡良好是指,统观接触阵列全体,以良好的平衡进行敷设。理想情况是,希望配置成图8B的交错状。
图8A示出了将敷设接触阵列的区域分割成3个以上的结果。在图8A中,符号801表示纵向的布线,符号802表示与布线801不同的层的横向的布线,符号803表示多个接触阵列分割区域。可知已将敷设接触阵列的区域分割成3个以上。
图8B示出了按照指定区域间隔敷设了现有技术的接触的结果。在图8B中,符号801表示纵向的布线,符号802表示横向的布线,符号803表示多个接触阵列分割区域,符号804表示现有技术的接触。可知在多个接触阵列分割区域803中,按照指定区域间隔,而且与现有技术一样,按照由工艺决定的接触的高度、宽度、间隔来敷设接触。
在第6实施例中说明过的方法中,由于采用与现有技术同样的方法仅对接触阵列的一部分区域进行敷设,所以形成难以发生膜剥落的结构,但在本发明中,在对所敷设的接触全部隔开了指定区域间隔的接触阵列的多个接触阵列分割区域803中,与现有技术一样,通过按照由工艺决定的接触的高度、宽度、间隔进行敷设,可取得抗膜剥落的结构。因此,可更牢靠地防止膜剥落。
再有,在将接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下时,考虑到电迁移、IR-DROP的结果是,在可进一步削减接触的个数时,进行削减,或者在留有若干裕量的基础上进行削减。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路的膜剥落防止方法,则在隔开了指定区域间隔的接触阵列的多个接触阵列分割区域803中,与现有技术一样,通过按照由工艺决定的接触的高度、宽度、间隔进行敷设,可更牢靠地防止膜剥落。
另外,可将接触阵列内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触804的层及绝缘膜的剥落,防止LSI遭到破坏。
再有,在上述实施例中,说明了在接触阵列分割区域803中按照由工艺决定的接触的高度、宽度、间隔来敷设接触,但也可按照比其大的高度、宽度、间隔来敷设接触。这时,也可得到抗膜剥落的结构。
另外,接触阵列可在计算各接触(孔)的坐标的基础上通过分别指定位置来制成。
(第8实施例)
现在用附图说明本发明中的第8实施例。
在一次调换第1层的布线层至第5层的布线层时,通过采用现有技术的接触阵列在纵向堆积第1层至第2层、第2层至第3层、第3层至第4层、第4层至第5层这4个接触阵列,进行第1层的布线层与第5层的布线层之间的连接。因此,本接触阵列成为纵剖半导体晶片的一大障碍。往往因布线资源不足而发生未连线的布线。
图9是示出通过在纵向堆积现有技术的接触阵列将第1层的布线层与第5层的布线层连接起来的剖面图。在图9中,符号901表示第1层布线,符号903表示第2层布线,符号905表示第3层布线,符号907表示第4层布线,符号909表示第5层布线。符号902表示将第1层布线901与第2层布线903连接起来的接触阵列。符号904表示将第2层布线903与第3层布线905连接起来的接触阵列。符号906表示将第3层布线905与第4层布线907连接起来的接触阵列。符号908表示将第4层布线907与第5层布线909连接起来的接触阵列。可知借助于在纵向堆积4个接触阵列,可进行第1层布线901与第5层布线909的连接。
在本发明中,相对于采用现有技术的接触阵列一次进行全部的布线结果,采用与在第1至第3实施例中所述的某一方法相同的方法重新生成接触阵列。接着,只限于对不直接与布线连接的中间层的接触阵列904、906,按照由工艺决定的间隔重新敷设接触阵列内的接触,而且为了重新敷设接触而使中间层的布线所需的尺寸也缩小时,进行是否超过由工艺决定的每单位面积上可敷设的接触数目的确认。
在不超过由工艺决定的每单位面积上可敷设的接触数目时,按照由工艺决定的间隔敷设接触,而且为了重新敷设接触而使中间层的布线所需的尺寸缩小。
图10A是示出中间层的接触阵列的立体图。在图10A中,符号1002表示第3层布线,符号1001表示将第2层布线(未图示)与第3层布线1002连接起来的接触阵列,符号1003表示将第3层布线1002与第4层布线(未图示)连接起来的接触阵列。可知在图10A中,在接触阵列1001、1003中,采用与在第1至第3实施例中所述的某一方法相同的方法重新生成接触阵列(在图10A中,示出了在第3实施例中所示的例子)。
图10B是示出重新敷设后的接触阵列的立体图。在图10B中,符号1005表示第3层布线,符号1004表示将第2层布线与第3层布线1005连接起来的接触阵列,符号1006表示将第3层布线1005与第4层布线连接起来的接触阵列。可知在图10B中,在接触阵列1004、1006中,按照由工艺决定的间隔重新敷设接触,而且为了重新敷设接触而使中间层的布线所需的尺寸缩小。
图11是示出缩小了中间层的接触阵列的结果的剖面图。在图11中,符号901表示第1层布线,符号903表示第2层布线,符号1005表示第3层布线,符号907表示第4层布线,符号909表示第5层布线。符号902表示将第1层布线901与第2层布线903连接起来的接触阵列。符号1004表示将第2层布线903与第3层布线1005连接起来的接触阵列。符号1006表示将第3层布线1005与第4层布线907连接起来的接触阵列。符号908表示将第4层布线907与第5层布线909连接起来的接触阵列。
可知为了通过按照由工艺决定的间隔重新敷设接触而使接触阵列1004、第3层布线1005和接触阵列1006缩小,可将接触阵列1004、第3层布线1005和接触阵列1006的横向部分用作与其它布线为同一布线层的布线区域。
采用与第1至第3实施例中说明过的方法,中间层的接触阵列也与直接与布线连接的接触阵列有相同的大小,但在本发明中,由于只要可缩小中间层的接触阵即缩小之,并可将中间层的接触阵列的横向部分用作与其它布线为同一布线层的布线区域,故可防止因布线资源不足而引起的未连线。
再有,在重新敷设不直接与布线连接的中间层的接触阵列,而且也使中间层的布线缩小时,在超过由工艺决定的每单位面积上可敷设的接触数目的情况下,如图12所示,可分割配置成不超过由工艺决定的每单位面积上可敷设的接触数目的多个接触阵列。
图12是示出分割配置成多个接触阵列的结果的剖面图。在图12中,符号901表示第1层布线,符号903表示第2层布线,符号1202表示第3层布线,符号907表示第4层布线,符号909表示第5层布线。符号902表示将第1层布线901与第2层布线903连接起来的接触阵列。符号1201表示将第2层布线903与第3层布线1202连接起来的接触阵列。符号1203表示将第3层布线1202与第4层布线907连接起来的接触阵列。符号908表示将第4层布线907与第5层布线909连接起来的接触阵列。
可知为了将接触阵列1201、第3层布线1202和接触阵列1203分割配置成多个,可将接触阵列1201、第3层布线1202与接触阵列1203之间用作与其它布线为同一布线层的布线区域。
对于布线结果,在采用与在第1至第3实施例中所述的某一方法相同的方法重新生成接触阵列时,只限于对不直接与布线连接的中间层的接触阵列,按照由工艺决定的间隔以上的间隔重新敷设接触阵列内的接触,而且为了重新敷设接触而使中间层的布线所需的尺寸也缩小时,假想地进行是否超过由工艺决定的每单位面积上可敷设的接触数目的确认,在不超过时,按照由工艺决定的间隔敷设接触,而且为了重新敷设接触而使中间层的布线所需的尺寸缩小。
采用以上的方法可防止形成接触的层及绝缘膜的剥落的发生。
如果采用如此构成的半导体集成电路及其制造方法,则由于只要可缩小中间层的接触阵列即缩小之,并可将中间层的接触阵列的侧面的同一布线层用作其它布线的布线区域,故可防止因布线资源不足而引起的未连线。
另外,借助于按照比由工艺决定的间隔宽的间隔来敷设接触,可将接触阵列内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,可防止形成接触的层及绝缘膜的剥落,防止LSI遭到破坏。
(第9实施例)
现在用附图说明本发明中的第9实施例。
与第1实施例所述的方法同样地采用由工艺决定的设计规则生成各种布线。再有,采用由工艺决定的设计规则,按照由工艺决定的接触的高度、宽度、间隔,凭借呈矩阵状整齐地开孔来敷设接触。
这时,在生成超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列时,为了避免这种情形,采用图14A所示的交错接触阵列进行布线。
图14A示出交错接触阵列。在图14A中,符号101表示纵向的布线,符号102表示与布线101不同的层的横向的布线,符号310表示交错接触阵列。符号311表示排列配置成交错网格状的接触,在奇数行和偶数行以错位半个间距的方式配置,或者在奇数列和偶数列以错位半个间距的方式配置。
图14B仅图示出交错接触阵列310。在该图中,符号312表示奇数行的接触组。符号313表示偶数行的接触组。如上所述,该交错接触阵列310由奇数行的接触组312和相对于奇数行的接触组312配置在行方向大致移动半个间距的位置的偶数行的接触组313构成。而且,奇数行的接触组312的接触间隔和偶数行的接触组313的接触间隔,以及奇数行的接触组312彼此之间的行间隔和偶数行的接触组313彼此之间的行间隔之中的至少某一方的间隔比由制造工艺决定的接触敷设间隔宽。
另外,奇数行的接触组312和偶数行的接触组313各自的接触间隔被设定为相同的值。另外,奇数行的接触组312彼此之间的行间隔和偶数行的接触组313彼此之间的行间隔也被设定为相同的值。另外,奇数行的接触组312和偶数行的接触组313的行间隔被设定为均匀。
该交错接触阵列310通过在纵向和横向以不同的间隔配置接触311,而且在奇数行和偶数行计算并指定不同的偏移位置,在一个接触阵列上将接触311排列成交错网格状。
作为另一方法,交错接触阵列310可在计算各接触(孔)的坐标的基础上通过分别指定位置来制成。
这时,不言而喻,构成奇数行的接触组312的各接触与构成偶数行的接触组313的各接触之间的间隔往往被设定为不比制造工艺所需要的间隔窄。
采用在第2实施例中说明过的方法可有效地防止来自横向和纵向的形成接触的层及绝缘膜的剥落的发生。
但是,在相同的面积上以相同大小、相同个数敷设接触时,用本实施例的结构敷设的一方可在纵向和横向皆以较大的间隔敷设接触311,可提高防止形成接触311的层及绝缘膜的剥落发生的效果。
再有,相对于采用现有技术的接触阵列一次进行全部的布线的布线结果,仅将超过由工艺决定的每单位面积上可敷设的接触数目的接触阵列置换成交错接触阵列310即可。
如果可削减至由工艺决定的每单位面积上可敷设的接触面积以下,即使采用变更了由工艺决定的接触的高度、宽度的接触,也可得到同样的效果。如具体地进行说明,则在使接触的个数减少时,增大接触的高度、宽度即可。
如果采用如此构成的半导体集成电路的膜剥落防止方法,则在相同的面积上以相同大小、相同个数敷设接触时,可在纵向和横向皆以比第2实施例大的间隔敷设。
另外,可将接触阵列内的接触数目削减至由工艺决定的每单位面积上可敷设的接触数目以下。因此,还可防止形成接触的层及绝缘膜的剥落,防止LSI遭到破坏。
Claims (30)
1.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
上述接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
2.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
上述接触阵列中的纵向和横向双方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
3.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
上述接触阵列具有将第1和第2接触阵列单元重合而合成的结构,上述第1和第2接触阵列单元具有在纵向和横向排列敷设多个接触的结构,使上述第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且使上述第1和第2接触阵列的重合的位置错开,以便上述第1接触阵列的接触形成位置在纵向和横向皆位于上述第2接触阵列的接触形成位置的中间。
4.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
允许由制造工艺决定的单位面积区域的重叠,对整个芯片进行扫描,求得上述单位面积的区域内存在的在纵横方向排列敷设的上述接触的个数或面积,通过改变接触的敷设位置或者削减接触数,从而加宽接触敷设间隔,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
5.如权利要求1所述的半导体集成电路,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
6.如权利要求2所述的半导体集成电路,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
7.如权利要求3所述的半导体集成电路,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
8.如权利要求4所述的半导体集成电路,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
9.如权利要求1所述的半导体集成电路,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列区的区域比最上层和最下层的接触阵列区的区域窄。
10.如权利要求2所述的半导体集成电路,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列区的区域比最上层和最下层的接触阵列区的区域窄。
11.如权利要求3所述的半导体集成电路,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列区的区域比最上层和最下层的接触阵列区的区域窄。
12.如权利要求4所述的半导体集成电路,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列区的区域比最上层和最下层的接触阵列区的区域窄。
13.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
将上述接触阵列分割成2个以上的接触阵列区域,在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设上述接触,在剩下的接触阵列区域中,按照比上述至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设上述接触。
14.一种半导体集成电路,它具备在纵向和横向排列敷设多个接触的接触阵列,其特征在于:
将上述接触阵列分割成3个以上的接触阵列区域,求得单位面积的区域内存在的上述接触的个数或面积,在空出指定区域间隔而配置的至少2个以上的接触阵列区域的每一区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设上述接触,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
15.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
使上述接触阵列中的纵向和横向的某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
16.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
使上述接触阵列中的纵向和横向两方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽。
17.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
在将在纵向和横向排列敷设了多个接触的第1和第2接触阵列单元重合并合成上述接触阵列时,使上述第1和第2接触阵列单元各自在纵向和横向的至少某一方的接触敷设间隔比由制造工艺决定的接触敷设间隔宽,而且使上述第1和第2接触阵列的重合的位置错开,以便上述第1接触阵列的接触形成位置在纵向和横向皆位于上述第2接触阵列的接触形成位置的中间。
18.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
允许由制造工艺决定的单位面积区域的重叠,对整个芯片进行扫描,求得上述单位面积的区域内存在的在纵横方向排列敷设的上述接触的个数或面积,通过改变接触的敷设位置或者削减接触数,从而加宽接触敷设间隔,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
19.如权利要求15所述的半导体集成电路的制造方法,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
20.如权利要求16所述的半导体集成电路的制造方法,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
21.如权利要求17所述的半导体集成电路的制造方法,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
22.如权利要求18所述的半导体集成电路的制造方法,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
23.如权利要求15所述的半导体集成电路的制造方法,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。
24.如权利要求16所述的半导体集成电路的制造方法,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。
25.如权利要求17所述的半导体集成电路的制造方法,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。
26.如权利要求18所述的半导体集成电路的制造方法,其特征在于:
接触阵列在纵向被堆积至3层以上,通过在中间层的接触阵列以外的接触阵列中以由工艺决定的接触间隔以上的间隔来敷设接触,在上述中间层的接触阵列中以由工艺决定的接触间隔来敷设接触,从而使上述中间层的接触阵列的区域比最上层和最下层的接触阵列的区域窄。
27.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
将上述接触阵列分割成2个以上的接触阵列区域,在至少1个接触阵列区域中,按照由制造工艺决定的接触敷设间隔以上的间隔来敷设上述接触,在剩下的接触阵列区域中,按照比至少1个接触阵列区域的接触敷设间隔宽的接触敷设间隔来敷设上述接触。
28.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
将上述接触阵列分割成3个以上的接触阵列区域,求得单位面积的区域内存在的上述接触的个数或面积,在上述分割后的接触阵列区域的至少一个中不敷设接触,以便使单位面积的区域内部包含的接触的个数或面积在规定值以下。
29.一种半导体集成电路的制造方法,用来制造具备在纵向和横向排列敷设多个接触的接触阵列的半导体集成电路,其特征在于:
在合成在纵向和横向排列敷设多个接触的接触阵列时,相对于上述接触阵列的奇数行的接触组,上述接触阵列的偶数行的接触组配置在行方向大致移动半个间距的位置上,上述奇数行的接触组的接触间隔和上述偶数行的接触组的接触间隔、以及上述奇数行的接触组彼此之间的行间隔和上述偶数行的接触组彼此之间的行间隔之中的至少某一方的间隔比由制造工艺决定的接触敷设间隔宽。
30.如权利要求29所述的半导体集成电路的制造方法,其特征在于:
使加宽接触敷设间隔时的接触的削减率随接触阵列的大小而不同。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP304218/02 | 2002-10-18 | ||
JP2002304218 | 2002-10-18 | ||
JP304218/2002 | 2002-10-18 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101695065A Division CN101174609B (zh) | 2002-10-18 | 2003-10-17 | 半导体集成电路及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1497723A CN1497723A (zh) | 2004-05-19 |
CN100359693C true CN100359693C (zh) | 2008-01-02 |
Family
ID=32211557
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101695065A Expired - Lifetime CN101174609B (zh) | 2002-10-18 | 2003-10-17 | 半导体集成电路及其制造方法 |
CNB2003101024166A Expired - Lifetime CN100359693C (zh) | 2002-10-18 | 2003-10-17 | 半导体集成电路及其制造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101695065A Expired - Lifetime CN101174609B (zh) | 2002-10-18 | 2003-10-17 | 半导体集成电路及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6989597B2 (zh) |
CN (2) | CN101174609B (zh) |
TW (1) | TWI248192B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1924868B (zh) * | 2005-09-02 | 2011-04-20 | 上海集成电路研发中心有限公司 | 一种缩小集成电路芯片面积的方法 |
JP5130719B2 (ja) * | 2007-01-12 | 2013-01-30 | 富士通セミコンダクター株式会社 | 配線設計方法 |
JP4688824B2 (ja) * | 2007-01-12 | 2011-05-25 | 村田機械株式会社 | 天井走行車システム及び天井走行車システムの周囲の処理装置の搬出入方法 |
JP5802534B2 (ja) * | 2011-12-06 | 2015-10-28 | 株式会社東芝 | 半導体装置 |
JP5718265B2 (ja) | 2012-03-27 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5899738A (en) * | 1997-05-23 | 1999-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal plugs in stacked vias for multilevel interconnections and contact openings while retaining the alignment marks without requiring extra masking steps |
US5981377A (en) * | 1997-02-28 | 1999-11-09 | Sony Corporation | Semiconductor device with improved trench interconnected to connection plug mating and method of making same |
US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
CN1247383A (zh) * | 1998-09-04 | 2000-03-15 | 日本电气株式会社 | 埋置布线结构及其制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5477933A (en) * | 1994-10-24 | 1995-12-26 | At&T Corp. | Electronic device interconnection techniques |
CN1047026C (zh) * | 1995-04-18 | 1999-12-01 | 联华电子股份有限公司 | 防止焊盘金属剥离的装置 |
KR100267105B1 (ko) * | 1997-12-09 | 2000-11-01 | 윤종용 | 다층패드를구비한반도체소자및그제조방법 |
JP3407020B2 (ja) * | 1998-05-25 | 2003-05-19 | Necエレクトロニクス株式会社 | 半導体装置 |
JP4209577B2 (ja) | 2000-03-31 | 2009-01-14 | 川崎マイクロエレクトロニクス株式会社 | ビア形成領域決定方法 |
-
2003
- 2003-10-14 TW TW092128392A patent/TWI248192B/zh not_active IP Right Cessation
- 2003-10-16 US US10/685,387 patent/US6989597B2/en not_active Expired - Lifetime
- 2003-10-17 CN CN2007101695065A patent/CN101174609B/zh not_active Expired - Lifetime
- 2003-10-17 CN CNB2003101024166A patent/CN100359693C/zh not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5981377A (en) * | 1997-02-28 | 1999-11-09 | Sony Corporation | Semiconductor device with improved trench interconnected to connection plug mating and method of making same |
US5899738A (en) * | 1997-05-23 | 1999-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal plugs in stacked vias for multilevel interconnections and contact openings while retaining the alignment marks without requiring extra masking steps |
US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
CN1247383A (zh) * | 1998-09-04 | 2000-03-15 | 日本电气株式会社 | 埋置布线结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101174609B (zh) | 2011-07-20 |
CN1497723A (zh) | 2004-05-19 |
US6989597B2 (en) | 2006-01-24 |
TW200414504A (en) | 2004-08-01 |
TWI248192B (en) | 2006-01-21 |
US20040089911A1 (en) | 2004-05-13 |
CN101174609A (zh) | 2008-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5977574A (en) | High density gate array cell architecture with sharing of well taps between cells | |
JP3154411B2 (ja) | Cadによってレイアウトされた2金属層集積回路ゲート・アレイ | |
JP4882455B2 (ja) | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム | |
KR100375753B1 (ko) | 반도체 소자의 파워/그라운드 금속 경로 설정 | |
US5341049A (en) | Integrated circuit having alternate rows of logic cells and I/O cells | |
US7737554B2 (en) | Pitch by splitting bottom metallization layer | |
JP2001127161A (ja) | 集積回路 | |
EP0203025A1 (en) | Gate array with reduced isolation | |
JPH09162279A (ja) | 半導体集積回路装置およびその製造方法 | |
JP4820542B2 (ja) | 半導体集積回路 | |
CN101140924A (zh) | 半导体集成电路中的电源布线结构 | |
US4947229A (en) | Semiconductor integrated circuit | |
US5990502A (en) | High density gate array cell architecture with metallization routing tracks having a variable pitch | |
CN100399562C (zh) | 电源接线结构 | |
CN100359693C (zh) | 半导体集成电路及其制造方法 | |
US7514794B2 (en) | Semiconductor integrated circuit and the method of designing the layout | |
US6603158B1 (en) | Semiconductor integrated circuit having high-density base cell array | |
JPH0334348A (ja) | セル構造電力用半導体装置 | |
US4857987A (en) | Semiconductor device | |
JPH08213466A (ja) | 半導体集積回路 | |
JP4627621B2 (ja) | 半導体集積回路 | |
US7358549B2 (en) | Multi-layered metal routing technique | |
US7376925B2 (en) | Method for production of a standard cell arrangement, and apparatus for carrying out the method | |
JPH06112450A (ja) | 半導体集積回路のブロックレイアウト方法 | |
TW202301599A (zh) | 積體電路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20080102 |