CN100350603C - 用于维持在引脚位置中的精确性的引脚焊料的封闭 - Google Patents

用于维持在引脚位置中的精确性的引脚焊料的封闭 Download PDF

Info

Publication number
CN100350603C
CN100350603C CNB028190548A CN02819054A CN100350603C CN 100350603 C CN100350603 C CN 100350603C CN B028190548 A CNB028190548 A CN B028190548A CN 02819054 A CN02819054 A CN 02819054A CN 100350603 C CN100350603 C CN 100350603C
Authority
CN
China
Prior art keywords
pin
independently
substrate
package substrates
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028190548A
Other languages
English (en)
Other versions
CN1572023A (zh
Inventor
M·J·贝里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1572023A publication Critical patent/CN1572023A/zh
Application granted granted Critical
Publication of CN100350603C publication Critical patent/CN100350603C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Flanged Joints, Insulating Joints, And Other Joints (AREA)
  • Mechanical Coupling Of Light Guides (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)

Abstract

将引脚(18)连接到微电子封装基底(10)的焊点(24)被封闭材料(14)掩盖。这样，即使引脚焊料随后熔化了，也可以限制引脚的移动。

Description

用于维持在引脚位置中的精确性的引脚焊料的封闭
技术领域
本发明总的涉及微电子电路，更具体的，本发明涉及微电子电路的封装。
背景技术
在很多引脚网格阵列(PGA)的封装过程中，在安装相应的电路小片以前，引脚接附到封装基底。在接下来的电路小片接附过程中，如果相关的处理温度太高，将引脚连接到基底的焊料会熔化。如果引脚焊料熔化，引脚会摆动，且移出插口插入所要求的位置范围。为了防止引脚焊料熔化，在电路小片接附期间，传统使用较低温度的焊料，使得不超过引脚焊料的熔化温度。然而，在电路小片封装过程中，使用较高熔化温度的焊料(例如，无铅焊料)变得更加普遍。这样的焊料的使用使得在微电子电路封装期间避免引脚焊料熔化愈来愈困难。
发明内容
本发明提出了一种避免上述问题的方法、基底和电子器件。
本发明提出了一种用于组装微电子电路封装的方法，其包括：应用聚合物材料到封装基底的表面；将焊料元件放置在聚合物材料中所期望的位置上；通过焊料重熔来将引脚通过所述聚合物材料接附到所述封装基底；以及允许所述聚合物材料围绕与所述引脚相关的焊点固化。
本发明还提出了一种在微电子器件封装的制作期间使用的方法，其包括：通过焊料重熔来将独立的引脚接附到封装基底的表面上的多个接触盘；以及选择性地围绕与所述独立的引脚相关的焊点应用封闭材料，所述封闭材料用来在随后的高温处理期间维持所述独立的引脚在所述封装基底上的位置。
本发明还提出了一种用于微电子电路封装中的基底，其包括：在所述基底的第一表面上的多个引脚接触盘；焊接到在所述基底的所述第一表面上的相应的独立的引脚接触盘的多个独立的引脚；以及围绕与每个所述独立的引脚相关的焊点的封闭材料的单独部分，以便当所述基底经历高温时防止所述独立的引脚移动。
本发明也提出了一种微电子器件包括：在其第一表面上具有引脚接触盘的封装基底；焊接到在所述封装基底的所述第一表面上的相应的独立的引脚接触盘的多个独立的引脚；围绕与每个所述独立的引脚相关的焊点的封闭材料的单独部分，以便当所述封装基底经历高温时防止所述独立的引脚移动；以及连接到所述封装基底微电子电路小片，所述微电子电路小片具有通过所述封装基底可导电地连接到所述独立的引脚的结合盘。
附图说明
图1、2、3、4和5是示出了根据本发明的实施例的用于将引脚接附到微电子封装基底的方法的一系列简化的截面侧视图；
图6、7、8、9和10是示出了根据本发明的另一个实施例的用于将引脚接附到微电子封装基底的方法的一系列简化的截面侧视图；以及
图11和12示出了根据本发明可以使用的电路小片接附技术。
具体实施方式
在接下来的详细描述中，参考附图，这些附图通过示例性的方式示出了可以实践本发明的具体的实施例。充分详细地描述了这些实施例，以使得本领域中的普通技术人员可以实践本发明。应该理解，尽管本发明的各种实施例是不同的，但是没有必要相互排斥。例如，这里结合一个实施例描述的一种具体的特征、结构或者特性可以在不偏离本发明的精神和范围的情况下在其它实施例中实现。此外，应该理解，在每个公开的实施例中的单个元件的位置和安排可以在不偏离本发明的精神和范围的情况下进行修改。因此，接下来的详细描述不是限制性的。在附图中，相同的数字表示遍及几个视图的相同的或者类似的功能性。
本发明涉及在例如电路小片接附过程期间，当引脚焊料熔化时，可以用来限制微电子封装的引脚移动的方法和结构。使用固体材料来围绕与引脚相关的焊点，使得即使当焊料熔化时也可以约束引脚的移动。这样，在整个封装过程中，引脚都保持在插口插入所要求的位置范围。本发明原理可以结合很多种类的在封装上利用引脚来提供与外部电路电连接的微电器件(例如，使用PGA的器件)来使用。本发明的原理对于在电路小片接附期间使用高温(例如，无沿)焊料的封装过程中的使用尤其有利。
图1-5是示出了根据本发明的实施例的用于将引脚接附到封装基底的方法的一系列简化的截面侧视图。参考图1，基底10设置为具有设置在其表面上的引脚接附接触盘12。如图2所示，聚合物材料14(例如，封闭材料)沉积在基底10的接触盘12上。在至少一个实施例中，聚合物材料14在基底10上丝网印刷。可以选择多种其它沉积技术中的任何一种来沉积聚合物材料14，包括例如喷涂、液态分配和薄膜层压。如图2所示，在一种方法中，分开的聚合物材料14部分应用到基底10上的每个单个的接触盘12。在另一种方法中，聚合物材料14以预定的组应用到接触盘12。在还有一种方法中，使用单层聚合物材料14来覆盖基底10上的所有接触盘12。如要理解的，本发明不限于聚合物材料14的应用模式。尽管没有示出，可以在聚合物材料14中的所期望的引脚位置中设置开口或者凹陷。
在聚合物材料14已经沉积以后，焊料球16(或者类似形式的焊料元件)放置在聚合物材料14的相应于所期望的引脚位置的位置中，如图3所示。在一种方法中，使用机械装置(例如，夹具)将焊料球16物理压入聚合物材料14。在另一种方法中，熔化的焊料滴到聚合物材料14的所期望的位置上。如果在聚合物材料14中设置了开口或者凹陷，那么焊料球16可以沉积到开口或者凹陷中。在一种优选的技术中，所有的焊料球16同时应用。
在焊料球16处于合适的位置以后，接附引脚18。如图4所示，在一个实施例中，引脚18装载到夹具20中，其以固定的相互关系保持引脚18。应该理解，根据本发明也可以单个地放置引脚18(即，不使用夹具放置)。夹具20放置在基底10之上，且与基底10对准，使得引脚18与相应的接触盘12对准。组件加热到合适的温度(通常是高于引脚焊料的熔化温度的一个固定的量)，且在基底10的方向上将力22施加到夹具20。在一种方法中，所使用的所有的力就是重力。在另一种方法中，施加额外的外部力到夹具20，以确保与每个引脚18相关的焊料浸渍相应的接触盘12，而不是简单地在聚合物材料14中漂浮。尽管没有显示，可以使用引导件来防止当夹具20朝着基底10移动时的侧向移动。在引脚18接触相应的的接触盘12以后，允许冷却该组件，其间，聚合物材料14固化。在进行了充分冷却以后，夹具20移开，结果产生了如图5所示的组件。如图5中所示，每个引脚18在相应的焊点24处连接到接触盘12。重要的，聚合物材料14已经以这样的方式围绕焊点24固化，即，其将约束相关的引脚18在接下来的处理期间的引脚焊料熔化产生的移动。
在上述过程中使用的聚合物材料14应该是这样一种材料，即，当施加压力时，允许引脚18和其相关的焊料穿透材料14，如图4所示。聚合物材料14还应该是这样一种材料，即，一旦固化，即使它随后遇到相对高的温度也能维持其形状和结构完整性。在至少一个实施例中，使用的聚合物材料14还具有助熔能力，以有利于形成焊点24。如要理解的，使用具有助熔能力的聚合物材料14可以不需要在引脚接附过程期间应用单独的助熔剂，这样减小了相关的处理成本。在一种方法中，任何许多市场上可以买到的“不流动”材料可以用作聚合物材料14。这些材料可以包括，例如，Cookson 2071E、Questech EF71或者LF-8、高级聚合物溶液(APS)UFR 1.0到1.5、Kester SolderSE-CURE 9101、Emerson&Cuming RTP-100-1、Sumotomo CRP 4700，以及Loctite FF2000和FF2200。
图6-10是示出了根据本发明的另一个实施例的用于将引脚接附到封装基底的方法的一系列简化的截面侧视图。参考图6，基底30设置为具有设置在其表面上的引脚接附接触盘32。焊料隆起34(或者类似的焊料结构)沉积在接触盘32上，如图7所示(或者，焊料可以应用到引脚36的接触表面，或者应用到引脚36和接触盘32两者)。参考图8，引脚36装载到夹具38中，夹具38放置在基底30之上，且与在底30对准(也可以单个的放置引脚)。然后，组件加热到合适的温度，且在基底30的方向上将力40施加到夹具38。和前面一样，该力可以是重力或者外部施加的力。然后，允许冷却该组件，且夹具38移开，导致如图9所示的结构。如图9中所示，每个引脚36在相应的焊点42处可导电地连接到接触盘32。如图10所示，接下来封闭材料44以掩盖与每个引脚36相关的焊点42的方式应用到组件。然后，在进行随后的处理步骤之前，允许封闭材料44固化到硬化的状态。类似于前面的实施例，该硬化的封闭材料44将约束在随后处理期间引脚36的相关的引脚焊料熔化产生的移动。
在上述过程中，可以使用任何宽范围的封闭材料44。在一种方法中，例如，任何通常在微电子组件中用作底层填料的材料可以用作封闭材料44。这可以包括，例如，环氧材料、聚酰亚胺材料(例如SPARK)、Dow Chemical BCB(例如，Cyclotene)、Dexter CNB868-10以及SEC 5230JP或者5114。在另一种方法中，一种注模化合物用作封闭材料44。如图10所示，在至少一个实施例中，封闭材料44选择性地应用到单个引脚36的焊点。这可以通过使用例如液态分配过程来沉积封闭材料44来实现。可以选择性地使用许多其它沉积技术来沉积封闭材料44，包括例如注模、喷涂、薄膜涂覆等。在另一种方法中，使用单层封闭材料44来掩盖基底30上的所有引脚36的焊点42。其它技术也是可能的。
在微电子封装的引脚已经接附到封装基底以后，微电子电路小片可以接附到基底。通常，引脚由封装的卖主来接附，而电路小片由微电子器件制造商来接附。其它情况也是可能的。图11和12示出了根据本发明可以使用的一种可能的电路小片接附过程。应该理解，可以选择性地使用许多其它电路小片接附技术。如图11所示，基底50设置为已经有引脚52接附到其第一表面。基底50还具有许多设置在其第二表面上的电路小片接附接触盘54。微电子电路小片56设置为在其表面上包括许多盘58。在电路小片56上的盘58可以包括，例如，接附到电路小片56上的下面结合盘的焊料隆起。在本发明的至少一个实施例中，使用高熔化温度的无铅焊料来将电路小片56连接到基底50。如图11所示，电路小片56定位在基底50之上，且与基底50对准。部件的温度增加到合适的水平(通常是高于电路小片焊料的熔化温度的一个固定的量)，且电路小片56与基底50接触，使得在电路小片56上的盘58连接到基底50上的相应的接触盘54。然后允许冷却组件。如图12所示，底层填料60可以注入电路小片的互相连接的区域中，以为组件是供额外的结构刚度。
尽管图1-12示出了本发明的各种视图和实施例，但是这些图并不意味着以精确的细节来描绘微电子组件。例如，这些图通常不是按比例的。相反，这些图以相信可以更清楚地表达本发明的概念的方式来示出微电组件。
尽管结合某些实施例来描述了本发明，但是应该理解，在不偏离本发明的精神和范围的情况下可以进行改进和变化，如本领域中的普通技术人员容易理解的。这样的改进和变化被认为是在本发明的权限和范围内。

Claims (13)

1.一种在微电子器件封装的制作期间使用的方法，其包括：
通过焊料重熔来将独立的引脚接附到封装基底的表面上的多个接触盘；以及
选择性地围绕与所述独立的引脚相关的焊点应用封闭材料，所述封闭材料用来在随后的高温处理期间维持所述独立的引脚在所述封装基底上的位置。
2.如权利要求1所述的方法，其特征在于：接附引脚包括：
将所述引脚放置在夹具中；
将焊料应用到以下中的至少一个：所述引脚和所述接触盘；
使所述夹具与所述封装基底对准；以及
在等于或者超过所述焊料的熔化温度的温度下施加压力到所述夹具。
3.如权利要求1所述的方法，其特征在于：
应用封闭材料包括应用不流动的材料。
4.如权利要求1所述的方法，其特征在于：
所述封闭材料包括以下中的至少一种：环氧基材料和聚酰亚胺基材料。
5.一种用于微电子电路封装中的基底，其包括：
在所述基底的第一表面上的多个引脚接触盘；
焊接到在所述基底的所述第一表面上的相应的独立的引脚接触盘的多个独立的引脚；以及
围绕与每个所述独立的引脚相关的焊点的封闭材料的单独部分，以便当所述基底经历高温时防止所述独立的引脚移动。
6.如权利要求5所述的基底，其特征在于：
所述封闭材料包括聚合物材料。
7.如权利要求5所述的基底，其特征在于：
所述封闭材料包括不流动的材料。
8.如权利要求5所述的基底，其特征在于：
所述封闭材料包括以下中的至少一种：环氧基材料和聚酰亚胺基材料。
9.一种微电子器件包括：
在其第一表面上具有引脚接触盘的封装基底；
焊接到在所述封装基底的所述第一表面上的相应的独立的引脚接触盘的多个独立的引脚；
围绕与每个所述独立的引脚相关的焊点的封闭材料的单独部分，以便当所述封装基底经历高温时防止所述独立的引脚移动；以及
连接到所述封装基底微电子电路小片，所述微电子电路小片具有通过所述封装基底可导电地连接到所述独立的引脚的结合盘。
10.如权利要求9所述的微电子器件，其特征在于：
所述微电子器件使用具有相对高的熔化温度的无铅焊料来连接到所述封装基底。
11.如权利要求9所述的微电子器件，其特征在于：
所述封闭材料包括聚合物材料。
12.如权利要求9所述的微电子器件，其特征在于：
所述封闭材料包括不流动的材料。
13.如权利要求9所述的微电子器件，其特征在于：
所述封闭材料包括以下中的至少一种：环氧基材料和聚酰亚胺基材料。
CNB028190548A 2001-09-27 2002-09-26 用于维持在引脚位置中的精确性的引脚焊料的封闭 Expired - Fee Related CN100350603C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/965,555 US6974765B2 (en) 2001-09-27 2001-09-27 Encapsulation of pin solder for maintaining accuracy in pin position
US09/965,555 2001-09-27

Publications (2)

Publication Number Publication Date
CN1572023A CN1572023A (zh) 2005-01-26
CN100350603C true CN100350603C (zh) 2007-11-21

Family

ID=25510133

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028190548A Expired - Fee Related CN100350603C (zh) 2001-09-27 2002-09-26 用于维持在引脚位置中的精确性的引脚焊料的封闭

Country Status (6)

Country Link
US (2) US6974765B2 (zh)
EP (1) EP1430532B1 (zh)
CN (1) CN100350603C (zh)
AT (1) ATE309616T1 (zh)
DE (1) DE60207282T2 (zh)
WO (1) WO2003028100A2 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8421158B2 (en) 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6974765B2 (en) * 2001-09-27 2005-12-13 Intel Corporation Encapsulation of pin solder for maintaining accuracy in pin position
US6911726B2 (en) * 2002-06-07 2005-06-28 Intel Corporation Microelectronic packaging and methods for thermally protecting package interconnects and components
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7417305B2 (en) * 2004-08-26 2008-08-26 Micron Technology, Inc. Electronic devices at the wafer level having front side and edge protection material and systems including the devices
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US20080283999A1 (en) * 2007-05-18 2008-11-20 Eric Tosaya Chip Package with Pin Stabilization Layer
JP4993754B2 (ja) * 2008-02-22 2012-08-08 新光電気工業株式会社 Ｐｇａ型配線基板及びその製造方法
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
JP5281346B2 (ja) * 2008-09-18 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
CN102291974B (zh) * 2010-06-18 2014-04-02 亚旭电脑股份有限公司 切边定位型焊接垫及防止引脚偏移的方法
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
EP3859776A1 (en) * 2020-01-31 2021-08-04 Infineon Technologies AG Power semiconductor device and method for fabricating a power semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303862A (en) * 1992-12-31 1994-04-19 International Business Machines Corporation Single step electrical/mechanical connection process for connecting I/O pins and creating multilayer structures
EP0631311A2 (en) * 1993-06-17 1994-12-28 International Business Machines Corporation Pinned ceramic chip carrier
CN1110046A (zh) * 1993-12-09 1995-10-11 迈索德电子公司 印制塑料电路和接触头及其制造方法
JPH0945844A (ja) * 1995-07-31 1997-02-14 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部ｉ／ｏピン接合構造及びその製造方法
JPH09102560A (ja) * 1995-10-05 1997-04-15 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部リードピン接合構造

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4233620A (en) 1979-02-27 1980-11-11 International Business Machines Corporation Sealing of integrated circuit modules
JP2573225B2 (ja) * 1987-02-10 1997-01-22 株式会社東芝 電子部品の製造方法
US5088914A (en) * 1990-05-11 1992-02-18 Romano Brambilla Double flighted extrusion screw
US5196251A (en) 1991-04-30 1993-03-23 International Business Machines Corporation Ceramic substrate having a protective coating thereon and a method for protecting a ceramic substrate
EP0546285B1 (en) * 1991-12-11 1997-06-11 International Business Machines Corporation Electronic package assembly with protective encapsulant material
US5469333A (en) * 1993-05-05 1995-11-21 International Business Machines Corporation Electronic package assembly with protective encapsulant material on opposing sides not having conductive leads
US5243133A (en) * 1992-02-18 1993-09-07 International Business Machines, Inc. Ceramic chip carrier with lead frame or edge clip
US5249101A (en) * 1992-07-06 1993-09-28 International Business Machines Corporation Chip carrier with protective coating for circuitized surface
US5435482A (en) * 1994-02-04 1995-07-25 Lsi Logic Corporation Integrated circuit having a coplanar solder ball contact array
JPH0823160A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp プリント配線板と電子部品の接続方法
JP3037885B2 (ja) 1995-10-31 2000-05-08 日本特殊陶業株式会社 Ｐｇａ型電子部品用基板
JPH09129769A (ja) 1995-11-06 1997-05-16 Sumitomo Kinzoku Erekutorodebaisu:Kk セラミックパッケージ
US5708056A (en) * 1995-12-04 1998-01-13 Delco Electronics Corporation Hot melt epoxy encapsulation material
US5891754A (en) * 1997-02-11 1999-04-06 Delco Electronics Corp. Method of inspecting integrated circuit solder joints with x-ray detectable encapsulant
DE1025587T1 (de) * 1997-07-21 2001-02-08 Aguila Technologies Inc Halbleiter-flipchippackung und herstellungsverfahren dafür
US6353182B1 (en) * 1997-08-18 2002-03-05 International Business Machines Corporation Proper choice of the encapsulant volumetric CTE for different PGBA substrates
JP3381601B2 (ja) * 1998-01-26 2003-03-04 松下電器産業株式会社 バンプ付電子部品の実装方法
US6229207B1 (en) * 2000-01-13 2001-05-08 Advanced Micro Devices, Inc. Organic pin grid array flip chip carrier package
US6578755B1 (en) * 2000-09-22 2003-06-17 Flip Chip Technologies, L.L.C. Polymer collar for solder bumps
TW527676B (en) * 2001-01-19 2003-04-11 Matsushita Electric Ind Co Ltd Photo-semiconductor module and method for manufacturing
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP2002359328A (ja) * 2001-03-29 2002-12-13 Hitachi Ltd 半導体装置
US6974765B2 (en) 2001-09-27 2005-12-13 Intel Corporation Encapsulation of pin solder for maintaining accuracy in pin position
US6610559B2 (en) * 2001-11-16 2003-08-26 Indium Corporation Of America Integrated void-free process for assembling a solder bumped chip
JP2004281634A (ja) * 2003-03-14 2004-10-07 Renesas Technology Corp 積層実装型半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303862A (en) * 1992-12-31 1994-04-19 International Business Machines Corporation Single step electrical/mechanical connection process for connecting I/O pins and creating multilayer structures
EP0631311A2 (en) * 1993-06-17 1994-12-28 International Business Machines Corporation Pinned ceramic chip carrier
CN1110046A (zh) * 1993-12-09 1995-10-11 迈索德电子公司 印制塑料电路和接触头及其制造方法
JPH0945844A (ja) * 1995-07-31 1997-02-14 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部ｉ／ｏピン接合構造及びその製造方法
JPH09102560A (ja) * 1995-10-05 1997-04-15 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部リードピン接合構造

Also Published As

Publication number Publication date
ATE309616T1 (de) 2005-11-15
US6974765B2 (en) 2005-12-13
EP1430532A2 (en) 2004-06-23
WO2003028100A3 (en) 2003-11-20
US7211888B2 (en) 2007-05-01
EP1430532B1 (en) 2005-11-09
DE60207282D1 (de) 2005-12-15
WO2003028100A2 (en) 2003-04-03
DE60207282T2 (de) 2006-05-24
US20030057572A1 (en) 2003-03-27
CN1572023A (zh) 2005-01-26
US20050275094A1 (en) 2005-12-15

Similar Documents

Publication Publication Date Title
CN100350603C (zh) 用于维持在引脚位置中的精确性的引脚焊料的封闭
US6020221A (en) Process for manufacturing a semiconductor device having a stiffener member
US5639696A (en) Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array
US5120678A (en) Electrical component package comprising polymer-reinforced solder bump interconnection
KR100403062B1 (ko) 전도성 소자의 형성방법 및 3차원 회로의 형성방법, 칩-스케일 패키지의 형성방법, 웨이퍼 레벨 패키지의 형성방법, ｉｃ 칩/리드 프레임 패키지의 형성방법 및 칩-온-플렉스 패키지의 형성방법
US7892883B2 (en) Clipless integrated heat spreader process and materials
EP1894239B1 (en) Flip chip die assembly using thin flexible substrates
US5761048A (en) Conductive polymer ball attachment for grid array semiconductor packages
US20020162679A1 (en) Package level pre-applied underfills for thermo-mechanical reliability enhancements of electronic assemblies
WO2014052273A1 (en) PoP STRUCTURE WITH ELECTRICALLY INSULATING MATERIAL BETWEEN PACKAGES
US20060252177A1 (en) Semiconductor package with selective underfill and fabrication method therfor
US6657313B1 (en) Dielectric interposer for chip to substrate soldering
US20060273467A1 (en) Flip chip package and method of conducting heat therefrom
US20020089836A1 (en) Injection molded underfill package and method of assembly
US20030205799A1 (en) Method and device for assembly of ball grid array packages
US9184065B2 (en) Method of molding semiconductor package
EP0949668B1 (en) Method for forming bump and semiconductor device
JPH11186455A (ja) 突起電極の形成方法
EP1286577B1 (en) Method of fixing electronic part
CN117810101A (zh) 半导体封装方法、半导体组件及电子设备
JPH01208851A (ja) 電子部品の実装構造
Ginsberg Chip-and-Wire Technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071121

Termination date: 20120926