CN100334698C - 一种制造半导体器件的方法及其半导体器件 - Google Patents

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Abstract

本发明涉及制造半导体器件的方法及其器件。在适当制备的衬底上，进行选择性蚀刻工艺，露出沟道区的侧面(晶体管本体)。非常薄的硅化停止材料层，例如SiGe位于蚀刻区，覆盖沟道区的露出侧面。硅化停止材料针对制成的MOSFET类型(n沟道或p沟道)适当地掺杂(高度地)。然后，蚀刻区填充硅，例如通过Si处理工艺。然后在新填充的区域上进行硅化(形成例如CoSi2)。硅化停止材料限制对硅填充材料的硅化，但防止硅化物延展越过硅化停止材料。

Description

一种制造半导体器件的 方法及其半导体器件
技术领域
本发明涉及半导体制造和加工技术，尤其涉及金属氧化物半导体场效应晶体管(MOSFET)的横向延伸层的形成。
背景技术
在过去的几十年里，半导体器件制造商已经在减小集成的MOSFET(金属氧化物半导体场效应晶体管)器件尺寸(尺度)同时提高速度、降低能耗方面作出了相当大的努力。随着新一代MOSFET器件的缩小(减小尺寸)，速度和密度增加，而能耗降低。
为了支持MOSFET器件的继续缩小(减小尺寸)，必须在每一代减小所述器件的串联电阻(包括所述源极和漏极的横向延伸层电阻)。没有串联电阻的这种降低，晶体管沟道的缩小在器件的总体性能上产生收益渐减，因为串联电阻(而不是晶体管沟道电阻)成为限制驱动电流(ION)的主要因素。
通常，在现代MOSFET器件中，源极和漏极区由硅化物(例如，硅化钴-CoSi2，硅化镍-NiSi，硅化钛-TiSix)形成的。在硅半导体技术中，硅化物普遍用作导体和触点材料，因为它们具有非常高的导电性，与硅的兼容性，且适于小几何形状的半导体器件。源/漏极硅化物的高导电性(低电阻率)用于将源漏区的寄生电阻对MOSFET器件的串联电阻的贡献最小化。硅化物的寄生串联电阻本身通常较小，以致于它对整个串联电阻的贡献通常认为可以忽略，且不是器件性能的限制因素。
典型MOSFET器件的串联电阻是源/漏极硅化物接触电阻(在硅化物和掺杂硅之间)、延伸层电阻和所述延伸层与沟道之间的扩展电阻的总和。为了使横向延伸电阻最小化，所述延伸层非常短。典型的横向延伸层形成浅的掺杂区，其导电性基本上低于典型的硅化物。在现代MOSFET器件中典型的延伸深度低于约50nm，并且可以浅至10nm。由于较低的导电性和较浅的深度的组合效应，横向延伸层可以引入相当大的串联电阻，从而阻止电流流经晶体管。为此，所述延伸层做得尽可能短。然而，如果延伸层太短，源/漏极硅化物可能穿透延伸层，而与所述沟道直接接触，且由于相对较低的沟道载流子浓度和产生较宽的肖特基势垒，在硅化物和沟道之间的有效接触电阻会非常高。而且，硅化物可以与晶体管本体直接接触产生泄漏，并且增加电路能耗。
理想地，通过在硅化物和沟道之间形成适当的过渡界面，在源/漏极硅化物和沟道之间的高度掺杂薄层(延伸层)将有效接触电阻减小到可接受的水平，从而基本上消除由于在硅化物和晶体管本体之间的直接接触而产生的上述较宽的肖特基势垒和增大的泄漏而带来的负面影响。
然而，常规的加工技术在硅化物延伸层和沟道之间形成高度掺杂薄层上存在着很大的障碍。例如：一种形成这种高度掺杂层的方法是在栅极周围设置非常薄的氮化物间隔层，然后，在延伸层区进行硅化过程。这种技术的一个问题是由于混杂硅和金属原子的扩散工艺的大致各向同性而造成在间隔层下形成硅化物。而且，由于硅化物越过理想的各向同性扩散工艺限定的边界而“钉入”硅中，硅化物/硅界面通常是不均匀的。而且，由于多种促进硅化物在间隔层下生长的因素，硅化物的横向“粗糙度”可能相当大。这些因素的示例包括：硅化物沿特定晶向的优先生长，硅化物在局部应力区域的优先生长，和/或硅化物在硅晶体缺陷高浓度区域的优先生长。这些因素带来了硅化物冲破高度掺杂薄层而与沟道直接接触的可能性，有效地增加了硅化物延伸层和沟道的接触电阻，且使高度掺杂薄层的良好作用无效。
如果高掺杂层的厚度充分增加，而使硅化物与沟道直接接触的可能性很小，那么所述层的串联电阻增加。
考虑到前述内容，希望提供一种在源/漏极硅化物和MOSFET沟道区之间可靠地形成高度掺杂薄层，而没有硅化物冲破的危险的结构和方法。
发明内容
本发明的技术克服了上述问题，通过采用既作为“硅化停止”阻挡层、又作为随后形成的源/漏硅化物和沟道/晶体管本体之间的薄界面层的SiGe延伸层，提供了具有非常薄的横向延伸层和非常低的串联电阻的MOSFET器件。
本发明提供了一种形成半导体器件的方法，包含：提供一半导体结构，该结构包含硅衬底和在该硅衬底上形成的栅极结构，所述栅极结构还包含栅极接触和栅极绝缘体；在所述衬底上选择性地形成蚀刻区，露出在所述栅极结构下方的沟道区的侧面；在所述蚀刻区内设置硅化停止材料形成的高度掺杂薄层，所述硅化停止材料部分地填充所述蚀刻区，并形成硅化停止延伸层；在所述硅化停止材料上方在所述蚀刻区内设置硅填料层；以及执行硅化过程，在所述硅填料层中形成硅化物，从而形成源/漏极硅化物区；其中，所述硅填料层在硅化停止延伸层之上填充所述蚀刻区，以便所述硅化停止延伸层设置于硅填料层和所述沟道区之间以及所述硅填料层和所述衬底之间。
在适当制备的衬底(即，已经适当地限定了沟道区，且已经完成了任何需要的注入)上形成栅极结构后，执行选择性蚀刻工艺，使栅极下方的沟道区侧面露出。蚀刻区将随后成为硅化物源/漏区的位置。一层非常薄(例如10-100)的高度掺杂硅化停止材料位于所述蚀刻区，涂敷于沟道区的暴露侧面和蚀刻区的衬底。硅化停止材料针对要形成的MOSFET类型(n沟道或p沟道)适当地掺杂。然后蚀刻区用硅填充，例如，通过Si外延工艺。并且在所述硅填料上进行硅化工艺。
所述硅化停止材料具有高于硅的硅化门限温度(高于该温度则发生硅化过程的温度)的硅化门限温度。通过在高于硅的硅化门限温度、而低于硅化停止材料的硅化门限温度的温度下，在硅填充区进行硅化过程，硅化过程仅限于在硅填料，而不会延伸入或穿过硅化停止材料，从而避免了硅化停止材料被硅化物冲破。
根据本发明的一个方面，所述硅化停止材料是SiGe，它用作在低于780℃下避免形成CoSi2(硅化钴)的硅化停止层。
根据本发明的另一方面，所述源/漏极硅化物区是CoSi2。
根据本发明的另一方面，硅化过程在高于硅中的硅化物的硅化门限温度、而低于硅化停止材料中的硅化物的硅化门限温度的温度下进行。其中所述硅化停止材料是SiGe，所述硅化物是CoSi2，所述硅化步骤在高于硅(Si)中形成CoSi2的门限温度，而低于SiGe中形成CoSi2的门限温度的温度下进行。对于SiGe和CoSi2，所述温度分别是640℃和780℃。
根据本发明的另一方面，所述硅化停止材料的厚度小于相邻活性区域上的硅化物厚度的50％。
根据本发明的另一方面，所述硅化停止延伸层的厚度大于由在所述硅化停止材料中活性掺杂剂浓度的耗尽厚度限定的最小厚度。典型的活性掺杂剂浓度大于1019原子/cm3。对于5×1019原子/cm3的活性掺杂剂浓度水平，所述最小厚度是15。
预期本发明技术描述的半导体结构将成为包括多个本发明技术的半导体结构的更大半导体器件的一部分。例如，所述半导体结构可以成为未完成的p沟道或n沟道MOSFET的一部分，或包括体现本发明技术的p沟道或n沟道MOSFET的CMOS或混合技术器件的一部分。
附图说明
参照下面的描述和附图，本发明的这些和其他特征将更为明显，其中：
图1是根据本发明用于形成超薄硅化停止延伸层的起始半导体结构的剖面图。
图2是根据本发明在进行蚀刻工艺之后图1所示的半导体结构剖面图。
图3是根据本发明在淀积了高度掺杂薄层之后图2所示的半导体结构剖面图。
图4是根据本发明在硅填充工艺之后图3所示的半导体结构剖面图。
图5是根据本发明在硅化工艺之后图4所示的半导体结构剖面图。
图6是本发明的半导体结构的剖面图，示出了防止栅极氧化物损坏的第一种技术。
图7是本发明的半导体结构的剖面图，示出了防止栅极氧化物损坏的第二种技术。
在下面的详细描述中，相同的部件赋予相同的附图标记，无论它们是否在本发明的不同实施例中示出。为了更清晰、简明地示出本发明，所述附图没有按照比例绘出，且某些特征可能以示意的方式示出。
具体实施方式
通过用在部分延伸到MOSFET栅极结构下的蚀刻区内形成的高度掺杂薄层代替“传统”结构的源/漏极延伸层，本发明的技术生产出具有较低串联电阻的MOSFET器件。这些高度掺杂薄层用作硅化停止层和源/漏极横向延伸层。然后，在邻近所述薄横向延伸层的活性区域内的蚀刻区“填充”适当的硅化物，完成MOSFET的源/漏区。如下文更详细的描述，所述薄横向延伸层和硅化物的组合使用产生了紧凑的、表现出非常低的串联电阻的源/漏极结构。
在通常可以预计的条件下，当在掺杂硅上形成硅化物时(使用先前已知的技术)，希望所述硅化工艺可以生成约50％硅化物厚度的横向硅化物延展(生长)。这是由于在混杂硅和金属原子中涉及的扩散工艺的大致各向同性造成的。而且，由于硅化物越过“理想的”各向同性扩散工艺限定的边界“钉入”硅中，所述硅化物/硅界面通常是不均匀的。由于促进硅化物在间隔层下生长的多种因素，硅化物的横向“粗糙度”可能相当大。这些因素的示例包括：硅化物沿特定晶向的优先生长，硅化物在局部应力区的优先生长，和/或硅化物在硅晶体缺陷高浓度区的优先生长。即，对于300～400的硅化厚度(1＝1“埃”或“埃单位”，1埃＝10-10米)，在硅化过程中，硅化区的横向延展或生长可能希望至少150～200。因此，当在MOSFET晶体管结构的掺杂硅源/漏极延伸层形成硅化物时，通常必须使掺杂的源/漏极延伸层足够厚，而使在所述工艺中预期的200的硅化物横向延展层不会突破所述延伸层。通常，这要求300或更高的横向延伸层厚度。通常，在40nm的物理栅极长度的现有技术的晶体管中，所述横向延伸层厚度约为500。然而，在这一厚度下，所述延伸层的电阻显著增加。这导致较高的有效串联电阻，不利地影响了器件的性能——这是非常不希望的结果。
理想的情况是在源/漏极硅化物和沟道之间有非常薄的高度掺杂的硅延伸层(例如，在具有至少300厚的源/漏极硅化物的典型MOSFET结构中为10-100)。这将有效的硅化物接触电阻降低到可以接受的水平，且使所述横向延伸层的总串联电阻最小化。然而，如上所述，硅化物横向延伸层和“钉入”在实现这一目标上存在着严重的障碍。
本发明的技术通过采用作为源/漏极硅化物和沟道之间的薄界面层和硅化停止层的高度掺杂的薄延伸层，产生了在源/漏极硅化物和沟道之间极薄的、高度掺杂的硅延伸层和低延伸电阻这一“理想”组合。然后，硅置于邻近的活性区域上，(有效地将其填充)并进行硅化。由于薄延伸层的硅化停止特性，硅化过程受到严格地控制，导致产生其延伸范围边界分明且与横向延伸层“自对准”的硅化物结构。这可以在硅化之前形成极薄的、“抗冲破”SiGe层。
在一优选实施例中，硅化停止材料是SiGe，硅化物是CoSi2。下面更详细地描述SiGe相对于CoSi2的硅化停止特性。如本发明的技术中使用的，所述薄SiGe层提供了横向介于源/漏极硅化物和沟道之间的超薄SiGe层形式的基本上理想的、边界明确的横向结(junction)。这使横向延伸层和硅化物/硅结之间的串联电阻最小化，从而允许MOSFET的“缩小”到非常小的几何尺寸，且不会降低晶体管的性能，
试验表明当CoSi2到达SiGe层时，CoSi2的形成减慢。本发明的技术决不受任何特定的工作原理的束缚，认为这是因为SiGe中的Ge在硅化物(CoSi2)中不溶，且在SiGe中形成硅化物之前，必须被排挤到表面上。这导致SiGe的硅化物形成的最低温度(硅化门限温度)会明显增加。
作为示例，通过在高达900℃的恒定退火温度下，保持约10秒到几分钟的时间进行退火，使用8nm的Co(钴)在两试样上进行硅化。所述硅化工艺可包括数个退火步骤，每一步骤具有独立的退火温度设定点。这种硅化退火通常在市场上可得到的快速热退火炉(RTA)中进行，该退火炉能够保持从350℃到约1150℃的较宽范围的退火温度，且提供从约1℃/s到约100℃/s的加热和冷却温度。第一试样是硅衬底，第二试样是在SiGe上有20nm的Si。在两试样中，在约500℃下Co与覆盖的Si反应，形成第一相CoSi。在第二相的反应中，在640℃以上开始形成低电阻的CoSi2，并继续完成反应。
在两种不同的衬底(在第一试样中的纯硅和第二试样中的Si在SiGe上的SiGe)上硅化物的形成明显不同。在纯Si衬底上，在约640℃形成CoSi2，并继续完成反应。相对比，在SiGe衬底上，直到约780℃，硅化过程仍不能完成。在上述温度上升期间，在约640℃叠加的20nm Si层开始形成硅化物，且直到约780℃，有效地停止在SiGe衬底的边界处，然后在SiGe衬底上继续完成硅化物的形成。
这表明Si的硅化门限温度是约640℃，SiGe的硅化门限温度是约780℃。通过将Si置于SiGe上，且使用Co在高于640℃而低于780℃的温度下退火，SiGe用作“砖墙”硅化停止层，可以完成Si的硅化，且避免了穿过Si-SiGe边界硅化。
本领域的普通技术人员将理解，本发明的技术可以采用任何适当的硅化物/硅化物停止对，其中假定硅化物停止材料具有足够低的串联电阻，不会由关注的硅化物产生较宽的肖特基势垒，且与硅和硅加工过程兼容，而且相对于硅的硅化门限温度表现出升高的硅化门限温度。硅晶体管兼容的硅化停止层的一个示例是导电的(可取的是，具有比约5×1019cm-3更高的自由载流子浓度)外延或异质外延层，在与晶体管沟道材料(例如硅)的界面上有少量的不饱和键(可取的是，低于约1012键/cm2)。这种外延(异质外延)层的示例是掺杂有碳的硅Si1-x:Cx，其中碳的摩尔分数x小于约2％(x＜0.02)。认为这种Si:C层将有效地延迟金属原子的扩散，而成为硅化过程有效的硅化停止层，其中金属原子主要扩散入硅中而形成硅化物，例如形成硅化镍(NiSi)。为了在本发明的上下文中有效，硅化停止延伸层(SiGe)的厚度必须大于1019原子/cm3以上的给定活性掺杂剂的耗尽厚度。对于典型的掺杂浓度5×1019原子/cm3，耗尽厚度约15，因此需要硅化停止延伸层比15厚。
因为本发明的技术使用硅化停止层来限制或约束硅化过程，所以本发明的技术可以形成非常薄的侧向延伸层，作为小于源/漏极硅化物厚度的50％的“界面”层(在源/漏硅化物和MOSFET沟道之间)。这是不能通过常规技术实现的。例如，通过采用本发明的技术，其中SiGe作为CoSix的硅化停止层，远在150下的SiGe层易于在300厚的CoSix下形成，而没有硅化物冲破SiGe层的危险。实际上，超薄的、“抗冲破”的10-100厚的SiGe层可以通过本发明的技术在CoSix下可靠地生成。
有利的是，高度掺杂的延伸层可以制作得比半导体中电荷载流子的德布罗意波长更薄(例如，在室温下硅中电子的德布罗意波长约为170)。由于在这么小的空间范围内电荷载流子(电子或空穴)的波的性质，硅化物载流子波函数的一部分可以通过延伸入晶体管沟道耦合。这种波函数耦合也可解释为通过这种薄延伸层将硅化物载流子注入晶体管沟道内，而没有与半导体晶格相互作用，且几乎没有或没有散射。因为硅化物载流子带有大“费米”动量(“Fermi”momentum)，或换言之，以特征“费米”速度行进，这种从硅化物注入所述沟道的动量可以导致更高的电荷转移速度通过晶体管，或等价地，导致更高的“接通”电流。这种动量注入仅可以在小于半导体载流子的德布罗意波长的非常小的距离上发生。此时，掺杂的横向延伸层应做得比如上所述的硅化半导体肖特基二极管的耗尽层宽度更厚。因此，横向掺杂的薄延伸层的优选厚度范围为约10至100。
现在转向图1-5，其中示出了一系列用于形成本发明的薄横向延伸层的加工步骤。
图1示出了起始结构100，其中栅极结构104位于适当制备的衬底102(例如SOI)上。在制备衬底中使用的掺杂剂类型(即，它们的“极性”-n或p-及相对浓度)取决于制成的晶体管类型。(本领域的普通技术人员将立即理解适于硅MOSFET加工的掺杂剂类型、位置及浓度)。
半导体衬底102可包含多层结构，其中至少其顶层是半导体的，可取的是硅。多层衬底结构的示例包括例如Si/SiGe，绝缘硅(SOI)或应变绝缘硅(SSDOI)。一种高度推荐的衬底是SOI衬底。所述半导体衬底还可包含各种有用的结构，比如存储单元，隔离结构(例如隔离槽)，掺杂剂阱，局部应力区，具有不同结晶面的半导体岛，三维晶体管部件比如翅片和支柱，以及埋置的触点及互连。虽然这些结构在衬底102上的存在对实施本发明来说不是主要的，但它们通常在这一步骤出现在衬底102上。
所述栅极结构包含在薄栅极绝缘体106(例如氮化物或氧化物)和间隔层110上的栅电极108(通常是多晶硅)。
通过淀积或热氧化、氮化或氧氮化在半导体材料(例如硅)的表面上形成栅极绝缘体106。上述工艺的组合也可用于形成栅极绝缘体。所述栅极绝缘体由绝缘材料形成，包括氧化物、氮化物、氧氮化物或其任意组合。在本发明中用作栅极电介质的高度推荐的绝缘材料是氮化的SiO2或氧氮化物。虽然推荐使用氮化的SiO2或氧氮化物作为栅极电介质材料，但本发明还可使用绝缘材料，即具有比氮化的SiO2更高的介电常数k的电介质。例如，栅极电介质可包含氧氮化物-氮化物叠层，纯氮化物，高k氧化物或氧氮化物或相应的硅化物，比如Al2O3、HfO2、HfOxNy、HfSixOyNz。栅极电介质的物理厚度可变化，但通常栅极电介质具有约0.5至20nm的厚度，更加高度推荐的是约1.0至3.0nm。
栅电极108或栅极由导电材料形成，比如掺杂硅及其合金，比如硅-锗(SiGex)或硅-碳(SiCx)和/或其他导电材料，包括金属元素(W，Ta，Mo，Ti，Re，Ir，Al等)，金属硅化物(CoSix，NiSix，WSix，TiSix)金属氮化物(WN，TaN，TiN)及其合金。栅电极材料可以是结晶的，多晶的或非晶的。栅电极可包括多层不同的导电材料。一种高度推荐的栅电极材料是掺杂多晶硅。
栅电极材料图案化，形成窄窄的晶体管栅极108。图案化的步骤通常使用已知的光刻技术实现。通常采用反应离子蚀刻(RIE)完成到栅极上的光刻图案转移。栅极RIE步骤的最后部分是为针对在其上停止的特定选择的栅极绝缘体而具有高度选择性的。在栅极蚀刻之后，在每一栅极的任一侧设有薄间隔层110(可取的是，氮化硅和/或氧化硅)。所述间隔通过首先利用热氧化、氮化或已知的淀积方法形成共形材料层，随后定向RIE蚀刻而形成。优选的间隔层厚度范围是约30至250。
此时，还可完成HALO掺杂和退火。光晕注入(halo implant)可以在形成间隔层110之前或之后进行。可取的是，根据器件类型，1013-1014原子/cm2剂量的砷(As)、硼(B)、二氟化硼(BF2)或磷(P)以约10至30度的倾角注入，其中光晕注入能量约1KeV至100KeV。在光晕注入之后，可取的是，光晕掺杂物在900℃至1410℃下以100微秒至10秒(100μs至10s)激活。
通常，起始结构100是未完成(在生产中，而不是完全形成)的MOSFET。
然后在硅衬底102上执行具有可选辅助步骤的蚀刻顺序，产生图2所示的结构。
图2示出了结构200，其中已经形成蚀刻区114和116。这些蚀刻区114、116在栅极结构104下方部分横向地延伸，而露出栅极下方的沟道区118的侧面。在该图中，这一露出的沟道区118表现为一种支撑栅极结构104的基座。
用于获得图2所示结构的蚀刻顺序包含针对间隔层110选择的、适当的各向同性和各向异性蚀刻的组合。
第一蚀刻是定向(各向异性)蚀刻，它去除露出的栅极绝缘体106，使衬底102表面下凹，在栅极绝缘体-衬底界面之下。这种定向蚀刻的一个示例是硅的慢速RIE，对于氧氮化硅来说，这种蚀刻不是高度选择的。作为选择，露出的栅极绝缘体106可以在硅RIE之前在氢氟(HF)酸溶液中去除。在所有这些示例中，表面下凹的深度通过蚀刻速度和蚀刻加工时间进行控制。
作为选择，半导体衬底102的表面，由单晶半导体(例如硅)形成，首先在表面下凹之前转换成薄的非晶层。在一个示例中，硅表面通过以约1KeV至50KeV的注入能量在表面中注入1014-1016原子/cm2剂量的大离子(离子核等于或大于Si+，例如As+、Xe+、Ar+、Ge+和Si+)而非晶化。然后，首先通过RIE步骤或HF浸渍步骤剥离露出的栅极绝缘体。然后，使用为下面的结晶硅衬底102和栅极绝缘体106选择的蚀刻剂，将下面的非晶硅蚀刻掉。除了这种预非晶化步骤之外，随后进行的选择性蚀刻非晶层可以实现下凹的精确控制。在这种情况下，下凹深度主要由注入步骤控制。
一旦形成下凹，半导体衬底表面可以利用半导体蚀刻进行底切，而在栅电极108和蚀刻区114和116直接形成小重叠(可取的是，10-30的重叠)。这种明确的底切过程可以采用非常慢的各向同性半导体蚀刻，而横向地底切所述半导体。在一个示例中，硅衬底通过在NH3OH溶液中湿蚀刻而进行底切。
作为选择，可以使用沿不同的半导体结晶平面以不同的速度蚀刻的半导体蚀刻工艺，而露出特定的结晶平面(例如硅晶体的(111)平面)，在这种慢速蚀刻平面和衬底表面之间有小于90度的角度。申请人指出，这种依赖于结晶平面的底切口的其他优点是(111)硅平面比其他结晶平面在形成表面的氧化硅时更稳定。在硅表面上存有自然硅是很不利的，因为会影响外延工艺。还应当指出的是，这种依赖于结晶平面的底切可以在栅极结构104和蚀刻区114和116之间实现更大受控量的重叠。显然，由于固定的底切角度，重叠的变化仅涉及下凹深度的变化。
接着，在蚀刻区114和116上设置掺杂的硅化停止材料形成的薄层(如SiGe)，而生成图3所示的结构。
图3示出了在图2的蚀刻区114和116上设置高度掺杂的硅化停止材料而在沟道区118任一侧形成薄硅化停止延伸层120而产生的结构300。掺杂剂的“极性”(n+或p+)取决于制造的MOSFET类型(n沟道或p沟道)。薄硅化停止延伸层120覆盖蚀刻区114、116的侧面，包括沟道区118(已形成)的暴露侧面，部分填充蚀刻区114，116(图2)。硅化停止延伸层的厚度大于或等于硅化停止材料中的活性掺杂剂的耗尽厚度。
在一个示例中，SiGe硅化停止层使用公知的外延生长工艺形成。在进行这种外延生长工艺之前，清洗下凹的硅表面，去除露出表面上的任何材料(例如自然氧化物)。清洗步骤可包括HF基湿洗步骤，利用可易于去除的吸收剂进行硅表面钝化的步骤，和/或在减小的压力下在还原性气氛中(例如，H2)原地烘烤的步骤。
SiGe的外延生长在由硅和锗的前体(例如，分别为硅烷SiH4和锗烷GeH4)形成的环境中进行。工艺温度可以从约400℃至约900℃变化。在一个示例中，SiGe硅化停止层未掺杂生长，然后根据器件类型借助于硬掩模掺杂。未掺杂的硅化停止层可以通过任何已知的方法掺杂，比如气相掺杂、固体源掺杂，或倾斜注入。在另一实施例中，硅化停止层可以通过为生长环境增加适当的气态前体而原地掺杂。用于原地掺杂的典型气态前体包括用于p型硼掺杂剂的乙硼烷(B2H6)气体或用于n型的磷掺杂剂的磷化氢(PH3)或砷化氢(AsH3)气体。在原地掺杂的硅化停止层的情况下，外延生长工艺可以借助于硬掩模重复NFET和PFET层。在几个连续的外延生长步骤的情况下，外延生长针对间隔层/硬掩模材料选择性地进行，从而不在硬掩模上形成硅-锗。选择性硅-锗外延生长在本领域是公知的。在选择性外延生长的情况下，硅的气态前体是四氯化硅或二氯甲硅烷和盐酸的混和物。
接着，蚀刻区114，116在薄硅化停止延伸层120上填充Si，例如通过选择性Si外延工艺，而形成图4所示的结构。
图4示出了通过在硅化停止延伸层120上填充蚀刻区114和116而生成的结构400。现在在薄硅化停止层120上，硅填充区122完全填充蚀刻区114和116(见图2)，从而在Si填充区122和沟道区118(和衬底102)之间插入薄硅化停止延伸层120。
接着，进行结活化退火，从而电激活延伸层中的掺杂剂。结活化退火是短时间的高温退火，典型的持续时间约100μs至2s，典型的温度约900℃至约1400℃。结活化退火是在市场上可得到的快速退火工具之一中进行的，比如RTA，激光退火系统，或火花退火系统。具有数百微秒至几毫秒的特征时间的超短退火是高度推荐的，因为没有过度的掺杂剂扩散。
接着，通过适当的工艺进行硅填充区122的硅化，比如直接淀积在硅上的金属RTA(快速热退火)，在高于Si的硅化门限温度的温度，但低于硅化停止材料的硅化门限温度下。在CoSi2和SiGe分别是硅化物和硅化停止材料时，硅化过程在640℃以上，780℃以下的温度下进行(在Si和SiGe中分别形成CoSi2的硅化门限温度)。如上所述，在这些条件下的硅化过程限制了生成的硅化物向下和横向延展到硅填充区122和硅化停止SiGe延伸层120之间的边界。任何未反应的金属通过在强酸溶液(硫酸H2SO4溶液)中选择性金属蚀刻而去除。这导致产生图5所示的结构。
图5示出了通过图4的硅填充区122硅化而形成的结构500。在图5中，硅填充区122的硅化过程已经完成，受到薄硅化停止延伸层120的阻挡，从而形成通过薄硅化停止延伸层120与沟道区118(和衬底102)分离的边界明确的源/漏极硅化物区124。由于通过薄硅化停止延伸层精确地控制和限定硅化过程，由沟道区118、薄硅化物停止延伸层114，116和源/漏硅化物区124形成的横向结是紧凑的、且边界明确。硅化工艺的副产品是栅电极108的顶部转换成硅化物，从而形成叠加的栅极导体126，且与栅电极108电接触。
当源/漏极硅化物区和栅极(导体/电极)适当地偏置时，在栅极绝缘体106下方在硅化停止延伸层120之间形成浅沟道128，且电流由此通过。高度掺杂的硅化停止延伸层120在源/漏硅化物区124和沟道128之间形成界面，从而在硅化物和沟道区(118)之间没有形成宽的肖特基势垒，且延伸层120基本上在横向上较薄，从而使有效串联电阻最小化。
通过上面参照图1-5所述的本发明的技术，硅化停止延伸层可以做得非常薄，例如在300厚的CoSi2源/漏极硅化物下10-100的SiGe)，同时保持对硅化工艺的抗冲破性(以上述的方式)。
产生的一个潜在问题是对栅极氧化物/绝缘体的硅化损坏。如果栅极氧化物/绝缘体(106)被硅化工艺充分损坏/腐蚀，那么源/漏极硅化物(124)会直接接触栅电极108，实际上使源/漏极硅化物与栅极短路，从而使晶体管不能工作。本领域的普通技术人员将理解，有许多方案可以处理这一问题。两个代表性的可能方案是：在硅化物横向延伸层附近的边缘处加厚栅极氧化物/绝缘体(鸟喙结构)；控制栅极结构的“底切”量和薄硅化停止延伸层的厚度，使硅化过程不与栅极氧化物/绝缘体反应。这两种技术在下文中参照图6和7描述。
图6示出了一种结构600，类似于图5的结构500，但其中已经形成栅极绝缘体104的加厚部分106A，防止硅化工艺损坏栅极绝缘体106，而使源/漏极硅化物124接触栅极触点106。根据这种公知的技术，在栅极绝缘体边缘的“鸟喙”可以在形成间隔层110之前或过程中形成。
图7示出了结构700，类似于图5的结构500，但其中选择性蚀刻工艺(见上面参照图1，2所述的内容)和硅化停止层120的厚度(见参照图2，3所述的内容)已经得到控制，而使源/漏极硅化区124不延伸到栅极绝缘体106之下。
本领域的普通技术人员将理解，在采用互补的p沟道和n沟道MOSFET晶体管的CMOS工艺中，本发明的技术适用于p沟道和n沟道MOSFET。SiGe层必须针对适用的晶体管类型适当地掺杂。通常，需要硬掩模选择性地形成NFET和PFET延伸层。
由于较高的加工温度，不能采用典型的光致抗蚀剂(PR)基阻挡掩模，而在NFET和PFET中形成不同掺杂的硅化停止层。需要可以承受较高加工温度的硬掩模来形成不同掺杂的硅化停止层。作为示例，可以在衬底表面下凹步骤之前首先在整个衬底上设置一薄层类似于间隔层材料的氮化硅层。然后，采用PR基掩模，露出所需的区域，阻挡其他的区域。然后进行定向RIE步骤，在第一开口区域内形成薄栅极间隔层110，同时保留其他区域的PR(光致抗蚀剂)。在剥离PR之后，选择的器件(PFET或NFET)具有薄栅极间隔层110，具有露出的水平衬底表面，而其他器件(未选择的器件，即NFET或PFET)覆盖有氮化物衬层、硬掩模。然后可以通过上述工艺步骤的选择性外延工艺仅在第一区域内形成顶部填充有硅的掺杂硅化停止延伸层。然后可以在整个衬底上设置第二氮化物薄膜，并使用第二PR掩模图案化，在第二区域形成薄间隔层110，同时保护其他区域。在完成硅化停止延伸层且硅填充在第二区域时，可以进行覆盖层RIE间隔层蚀刻，而露出第一区域的硅填料。
本领域的普通技术人员可以理解，有许多其他的硬掩模材料和技术可以用于阻挡一个区域，同时在另一个区域选择性地外延生长和/或掺杂。理想地，这样选择硬掩模材料，即它可以选择性地蚀刻外部间隔层材料(例如氮化物)，栅极电介质(例如氮化物氧化物)和衬底(例如硅)。这种硬掩模材料的一个示例是碳。碳硬掩模可以通过针对氮化硅，氧氮化硅和硅选择的灰化工艺而容易地去除。
如果SiGe外延层不是原地掺杂，那么可以选择性地掺杂。这种选择性掺杂的一个特别有用的示例是固体源掺杂。掺杂的薄膜(掺杂剂固体源)比如掺杂的氧化物薄膜(例如硼硅酸盐玻璃BSG，砷硅酸盐玻璃ASG，或磷硅酸盐玻璃PSG)可以在SiGe外延之后淀积在任何位置。然后使掺杂的薄膜形成图案，并选择性地去除，而使其仅保留在第一区域。然后在RTA(快速热退火)系统或其他短时退火系统中对所述结构进行退火。退火过程的热预算应当使横向结深度小于15-100。在扩散退火之后，选择性地去除在第一区域内选择性掺杂所产生的掺杂薄膜。然后重复该工序，选择性地掺杂第二区域。可以采用BSG薄膜选择性地利用硼(p型掺杂剂)掺杂PFET延伸层，而ASG或PSG薄膜可用于选择性地利用砷或磷掺杂NFET延伸层。由于在给定热预算下砷的慢速扩散，ASG是推荐用于NFET延伸层的固体掺杂剂源，且通常在PFET延伸层掺杂之前进行。
本领域的普通技术人员将立即理解，特定的工艺比如光晕注入和/或结活化退火可以在本发明工艺的不同位置进行。例如，如果外延工艺或掺杂工艺的热预算对于NFET光晕掺杂剂(通常为硼)来说较高，那么光晕注入可以在形成延伸层之后进行。
本领域的普通技术人员将立即理解，为了减少结电容和电流拥挤作用，可以进行附加的注入步骤，使硅化物下方的掺杂区域加厚。这种可选的注入步骤可以随后有可选的退火步骤，修复注入损坏。
本领域普通技术人员可以理解的其他因素包括在硅化物形成之后典型的加工过程中选择低热预算的工艺，避免掺杂剂的明显扩散和钝化。
本领域的普通技术人员将立即理解并认识到半导体加工技术比如本发明的技术，用于在计算机的控制下在自动设备上执行。计算机通过一组指令指导，所述指令通常在计算机可读取的介质上提供给计算机，比如磁盘或磁带，或者通过电子传输介质，比如计算机网络或因特网。体现用于控制计算机而形成上述半导体结构和器件的、以计算机可读取的形式在所述计算机可读取的介质上的指令完全在本发明的主旨和范围内。
虽然已经参照一定的优选实施例示出和描述了本发明，但对于本领域的其他技术人员来说，在读取和理解本说明书和附图后，可以作出一定的等同变更和改变。尤其是关于上述部件(组件，器件，电路等)执行的各种功能，用于描述这些部件的术语(包括对“装置”的引用)用于对应，除非特别指出，执行上述部件的特定功能的任何部件(即功能上等同)，即使结构上不等同于执行本文中所示的本发明示例性实施例的功能的公开结构。此外，虽然本发明的特定特征可能已经仅参照数个实施例之一公开，但该特征可以与其他实施例的一或多个特征组合，这对于任何给定的或特定的应用来说可能是希望的和有利的。

Claims (14)

1.一种形成半导体器件的方法，包含：
提供一半导体结构，该结构包含硅衬底和在该硅衬底上形成的栅极结构，所述栅极结构还包含栅极接触和栅极绝缘体；
在所述衬底上选择性地形成蚀刻区，露出在所述栅极结构下方的沟道区的侧面；
在所述蚀刻区内设置硅化停止材料形成的高度掺杂薄层，其中所述硅化停止材料部分地填充所述蚀刻区，并形成硅化停止延伸层；
在所述硅化停止材料上方在所述蚀刻区内设置硅填料层；以及
执行硅化过程，在所述硅填料层中形成硅化物，从而形成源/漏极硅化物区；
其中，所述硅填料层在硅化停止延伸层之上填充所述蚀刻区，以便所述硅化停止延伸层设置于硅填料层和所述沟道区之间以及所述硅填料层和所述衬底之间。
2.如权利要求1所述的方法，其特征在于：
所述硅化步骤在高于硅中硅化物的硅化门限温度、但低于硅化停止材料中硅化物的硅化门限温度的温度下进行。
3.如权利要求2所述的方法，其特征在于：所述硅化停止材料是SiGe。
4.如权利要求3所述的方法，其特征在于：所述硅化物是CoSi2。
5.如权利要求4所述的方法，其特征在于：
所述硅化步骤在高于硅(Si)中形成CoSi2的硅化门限温度、但低于SiGe中形成CoSi2的硅化门限温度的温度下进行。
6.如权利要求4所述的方法，其特征在于：所述硅化步骤在高于640℃、低于780℃的温度下进行。
7.如权利要求1所述的方法，其特征在于：所述硅化停止材料是原地掺杂的。
8.如权利要求1所述的方法，其特征在于：所述硅化停止延伸层的厚度小于硅化物横向延伸层的厚度的50％。
9.如权利要求8所述的方法，其特征在于：所述硅化停止延伸层的厚度大于由硅化停止材料中的活性掺杂剂浓度的耗尽厚度所限定的最小厚度。
10.如权利要求9所述的方法，其特征在于：所述活性掺杂剂浓度大于1019原子/cm3。
11.如权利要求9所述的方法，其特征在于：所述最小厚度是10。
12.如权利要求1所述的方法，其特征在于：所述半导体结构是未完成的n沟道MOSFET。
13.如权利要求1所述的方法，其特征在于：所述半导体结构是未完成的p沟道MOSFET。
14.如权利要求1所述的方法，其特征在于：所述半导体结构是未完成的CMOS器件的一部分。
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