CH663721A5 - Steuereinheit fuer modellfahrzeuge, wie modellbahnzuege, modellautos. - Google Patents

Description

BESCHREIBUNG

Die Erfindung betrifft eine Steuereinheit für Modellfahrzeuge, wie Modellbahnzüge, Modellautos gemäss Oberbegriff des Anspruches 1.

Eine derartige Steuereinheit ist z.B. aus der DE-OS

2 846 801 bekannt. Mittels eines Encoders (Sender) wird über einen Leitungsbus einem Decoder (Empfanger) eine Information zugeführt, die aus einem Adressteil und einem Datenteil besteht. Stimmt der gesendete Adressteil der Information mit der hardwaremässig, einem Decoder der Steuereinheit vorgegebenen Adresse überein, so übernimmt der Decoder den auf die Adresse folgenden Datenteil in ein Register, wobei die einzelnen bits des Datenteils über parallele Datenausgänge für eine nachfolgende Logik verfügbar sind. Jeder bestimmten bit-Kombination des Datenteils ist ein bestimmter Steuerbefehl zugeordnet. So wird z.B. bei einem 4-bit-Datenteil 1-bit zur Fahrtrichtungsumkehr des Antriebsmotors eines Modellbahnzuges verwendet, während mit den übrigen 3-bit 8 Fahrstufen zwischen Stop und volle Fahrt angesteuert werden können. Über Verknüpfungslogiken werden die einzelnen bit-Konstellationen erkannt und die entsprechenden Fahrtstufen gesetzt.

In der Patentanmeldung P 3 232 303.4 (DE-A-3 232 303) ist ausführlich beschrieben, wie auf der Empfängerseite durch einfache Massnahmen mehr als acht Fahrstufen erzeugbar sind, ohne dass zusätzliche bits erforderlich werden. In dieser Patentanmeldung ist auch im einzelnen die Beschallung und Funktionsweise eines entsprechenden Empfängers (Decoder) beschrieben. Derartige hochkomplizierte digitale Empfängermodule haben jedoch den Nachteil, dass sie grundsätzlich nur bei Modellfahrzeugen Verwendung finden können, die von entsprechend ausgebildeten Sendern angesteuert werden. So kann z.B. eine Lokomotive mit einem Empfangermodul entsprechend der Patentanmeldung P

3 232 303.4 nicht auf einem herkömmlichen analog arbeitenden Schienennetz betrieben werden.

2

5

10

15

20

25

30

35

40

45

50

55

60

65

Der Erfindung liegt die Aufgabe zugrunde, die auf Empfängerseite verwendete Steuereinheit so auszubilden, dass sie bei Betrieb des Modellfahrzeuges sowohl auf einem digital arbeitenden Gleisnetz wie auf einem analog arbeitenden Gleisnetz funktionsfähig ist, d.h., dass ohne Umrüstung ein Modellfahrzeug mit digitaler Empfangslogik auf einem analogen Schienennetz betrieben werden kann.

Diese Aufgabe wird erfindungsgemäss durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.

Im Betriebszustand prüft die Digital/Analog-Erkennung der Steuereinheit in aufeinanderfolgenden Zyklen, ob sich das Modellfahrzeug auf einem digital arbeitenden Schienennetz oder einem analog arbeitenden Schienennetz fortbewegt. Wird festgestellt, dass über den Schleifer digitale Bi-när-Worte empfangen werden, d.h., dass sich das Modellfahrzeug auf einem digitalen Schienennetz bewegt, so werden die in der Auswerteschaltung entsprechend den übermittelten Daten erzeugten Steuerimpulse auf die Schaltelemente im Leistungskreis des Motors durchgeschaltet. Stellt die Digital/Analog-Erkennung hingegen fest, dass über den Schleifer lediglich ein analoges Signal abgegriffen wird, so wird sie die Verbindung der Auswerteschaltung zu den Schaltelementen sperren und die Schaltelemente voll durchschalten, so dass die Drehzahl des Motors nunmehr lediglich über den Effektivwert des analogen Signals veränderbar ist. Durch die erfindungsgemässe Ausbildung der Steuereinheit ist es möglich, ein Modellfahrzeug ohne technisch bedingte Fahrtunterbrechung von einem digital geführten Schienennetz auf ein analoges Schienennetz wechseln zu lassen.

In einfacher Ausgestaltung der Erfindung wird ein BCD-Zähler verwendet, dessen höchstwertiger Datenausgang mit dem Set-Eingang eines zwischenspeichernden Flip-Flops verbunden ist, dessen Q-Ausgang mit dem Dateneingang eines als Speicher vorgesehenen D-Flip-Flops verbunden ist, an dessen Takteingang ein den Reset-Impulsen zeitlich geringfügig voreilender Taktimpuls anliegt.

Weitere Vorteile der Erfindung ergeben sich aus den abhängigen Ansprüchen in Verbindung mit der Beschreibung und der Zeichnung.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben.

Der Eingangskreis mit dem Empfangerbaustein 1 (Decoder) entspricht dem in der Patentanmeldung P 3 232 303.4 des gleichen Anmelders beschriebenen Eingangskreis. Er besteht im wesentlichen aus einem Brückengleichrichter 4, dem über die Schleifer 7, 8 eines nicht dargestellten, insbesondere schienengebundenen Modellfahrzeuges, die Speisespannung sowie das Informationssignal zugeführt ist, wobei die Speisespannung der zu übertragenden Information entsprechend kodiert sein kann und dann gleichzeitig das Informationssignal bildet.

Der positive Gleichspannungsausgang des Brückengleichrichters 4 ist über eine in Flussrichtung geschaltete Diode 5 sowie einen Widerstand R2 mit dem Spannungseingang 16 des Decoders 1 verbunden, wobei zur Spannungsstabilisierung eine Zenerdiode ZD2 mit einem parallel liegenden Elektrolytkondensator Kl vom Spannungseingang 16 des Decoders gegen Masse geschaltet ist. Der Schleifer 7 ist über einen Widerstand R3 unmittelbar mit dem Dateneingang 9 des Decoders 1 verbunden, wobei die empfangenen Datensignale über die Diode 6, die vom Dateneingang 9 zum Spannungseingang 16 geschaltet ist, auf das Potential der Spannungsversorgung heruntergezogen werden.

Die RC-Beschaltungen 2 und 3 des Decoders 1 entsprechen seinen bauteilebedingten Anforderungen und sind der Frequenz des zu empfangenden Informationssignals entsprechend ausgelegt, um dem Adress- und Datenteil der empfangenen Binär-Worte entsprechende Zeitfenster zu erzeugen.

663 721

Bezüglich der Anpassung des nicht gezeigten Encoder-Bau-steines zum dargestellten Decoder 1 wird auf die Patentanmeldung P 3 232 303.4 verwiesen.

Die Kodierung des Decoders 1, d.h. die Zuordnung einer vorgegebenen Adresse, erfolgt über den Codierblock 9, der aus einzelnen Schaltern gebildet sein kann, die die Codiereingänge 1 bis 4 des Decoders 1 wahlweise auf logisch «0», «1» oder «Z» (Z= offener Eingang) legen, um so dem Decoder hardwaremässig eine Adresse einzuprägen.

Empfängt der Decoder 1 ein Binär-Wort mit einer seiner hardwaremässigen Codierung entsprechenden Adresse, so wird der dem Adressteil folgende Datenteil in ein Register des Decoders 1 übernommen und abgespeichert, bis ein neuer, dem Decoder 1 zugeordneter Datenteil empfangen wird.

Die Daten liegen im Binär-Code an den Datenausgängen 12 bis 15 des Decoders 1 an und legen die Fahrstufe, die Fahrtrichtung und ggf. die Stellung von Sonderfunktionen fest. Entsprechend der gewählten Fahrstufe sowie der Fahrtrichtung werden die im Leistungskreis angeordneten Dar-lington-Transistoren Dl bzw. D2 durch Impulsfolgen angesteuert, wobei die Breite der einzelnen Impulse der gewählten Fahr stufe entsprechend durch die Auswerteschaltung A erzeugt wird. Hierzu sind die Datenausgänge 12 bis 15 des Decoders 1 einem 4-bit-Komparator A2 zugeführt, der die logischen Zustände der Datenausgänge 12 bis 15 mit den entsprechenden Binär-Ausgängen 3 bis 6 eines Ringzählers Z vergleicht, der entsprechend einer eingeprägten Frequenz eines Oszillators O ständig von logisch 0000 (Dezimal: 0) bis logisch 1111 (Dezimal: 15) hochzählt. Über eine Verknüpfung aus drei AND-Gattern A5, A6 und A7 wird bei dem dezimalen Wert 15 am Ausgang des Gatters A5 ein Reset-Impuls erzeugt, der dem Reset-Eingang des Ringzählers Z aufgegeben ist, so dass dieser bei jedem Reset-Impuls auf logisch 0000 (Dezimal: 0) rücksetzt. Im dargestellten Ausführungsbeispiel ist die Frequenz des Oszillators so gewählt,

dass etwa alle 12 Millisekunden ein Reset-Impuls am Ausgang der AND-Verknüpfung abgegeben wird.

Das von der AND-Verknüpfung A5, A6, A7 erzeugte Reset-Signal wird dem Set-Eingang eines Flip-Flops A3 zugeführt, dessen Reset-Eingang mit dem Ausgang des 4-bit-Komparators A2 verbunden ist. Mit jedem Reset-Impuls am Set-Eingang des Flip-Flops A3 wird dieses gesetzt, d.h., sein Q-Ausgang nimmt den logischen Zustand «1» ein. Bei Gleichstand der an den Binär-Ausgängen des Ringzählers Z anstehenden Zählstufe mit der an den Binär-Datenausgän-gen 12 bis 15 des Decoders 1 anliegenden, über den Dateneingang 9 eingegebenen Fahrstufe gibt der 4-bit-Kompara-tor A2 ein Signal ab, das über den Reset-Eingang des Flip-Flops A3 dieses zurücksetzt. Am Q-Ausgang liegt daher ein Impuls an, dessen Breite von der im Decoder 1 abgespeicherten Fahrstufe abhängig ist. Wird eine kleine Fahrstufe vorgewählt, so folgt auf den das Flip-Flop A3 setzenden Reset-Impuls relativ rasch das Rücksetzsignal des 4-bit-Kompara-tors A2, so dass der Impuls am Ausgang Q des Flip-Flops nur relativ schmal ist. Bei höheren Fahrstufen (z.B. Fahrstufe Dezimal 13, d.h. Digital 1101) folgt das das Flip-Flop A3 rücksetzende Signal des 4-bit-Komparators relativ spät, wodurch die Impulsbreite des am Ausgang Q anliegenden Signals relativ gross ist.

Da bei der Fahrstufe Dezimal 15 (Digital 1111) das das Flip-Flop A3 setzende Signal der AND-Verknüpfung A5, A6, A7 und das das Flip-Flop A3 rücksetzende Signal des 4-bit-Komparators A2 fast gleichzeitig kommen und daher der Q-Ausgang des Flip-Flops A3 — entgegen der gewählten Fahrstufe — nur einen sehr schmalen Impuls abgibt, ist ein die Binär-Datenausgänge 12 bis 15 des Decoders 1 verknüpfendes 4-bit AND-Gatter AI vorgesehen, dessen Ausgang über ein OR-Gatter A4 mit dem Q-Ausgang des Flip-Flops

3

5

10

15

20

25

30

35

40

45

50

55

60

65

663 721

A3 verknüpft ist, so dass am Ausgang A9 der Auswerteschaltung A immer ein Impuls mit einer der gewählten Fahrstufe entsprechenden Impulsbreite anliegt, der — über nachfolgend noch im einzelnen beschriebene Gatter — die Darlington-Leistungstransistoren Dl bzw. D2 ansteuert.

Über die Verknüpfungslogik B wird die Fahrtrichtung bzw. ein Wechsel der Fahrtrichtung eingelesen. Der Fahrtrichtungswechsel wird entsprechend dem anliegenden logischen Wert des niederwertigsten Datenausgangs 15 des Decoders 1 eingelesen und zwar immer nur dann, wenn alle hö-henwertigen Ausgänge eine logische «0» aufweisen. Die drei höherwertigen Ausgänge 12, 13 und 14 werden einem 3-In-put NOR-Gatter B1 zugeführt, dessen Ausgang jeweils einem Eingang eines 2-Input NAND-Gatters B2 bzw. B3 aufgeschaltet ist. Der andere Eingang des NAND-Gatters B2 ist mit dem niederwertigsten Ausgang 15 unmittelbar verbunden, während der andere Eingang des NAND-Gatters B3 mit dem invertierten Ausgang 15 verbunden ist.

Der Ausgang des NAND-Gatters B2 wird invertiert dem Set-Eingang eines als Fahrtrichtungsspeicher C geschalteten Flip-Flops zugeführt. Der Reset-Eingang R des Fahrtrichtungsspeichers C ist mit dem Ausgang eines NOR-Gatters 16 verbunden, dessen einer Eingang mit dem Ausgang des NAND-Gatters B3 verbunden ist.

Die am Ausgang A9 der Auswerteschaltung abgegebenen Impulse zur Steuerung der Darlington-Transistoren Dl und D2 sind jeweils einem Eingang eines 2-Input AND-Gatters Cl bzw. C2 zugeführt. Der zweite Eingang des AND-Gatters Cl wird vom Q-Ausgang des Fahrtrichtungsspeichers C, der zweite Eingang des AND-Gatters C2 vom Q-Ausgang des Fahrtrichtungsspeichers C angesteuert.

Liegt nun am Datenausgang des Decoders 1 der digitale Wert 0001 an, so wird der Fahrtrichtungsspeicher C über die Verknüpfungslogik B gesetzt, und die dann am Q-Ausgang anliegende logische «1» schaltet das AND-Gatter Cl frei, so dass von der Auswerteschaltung A ankommende Impulse den Darlington-Transistor Dl ansteuern, der einen entsprechend der Impulsbreite zeitlich begrenzten Strom durch die Erregerwicklung 30 und den Motor 32 zulässt, so dass der Motor in einer der gewählten Fahrstufe entsprechenden Drehzahl in der der Erregerwicklung zugeordneten Drehrichtung läuft.

Liegt an den Datenausgängen des Decoders logisch 0000 an, so wird der Fahrtrichtungsspeicher C durch die Verknüpfungslogik B rückgesetzt und über den Q-Ausgang das AND-Gatter C2 geöffnet, wobei gleichzeitig das AND-Gatter Cl gesperrt wird. Nunmehr wird entsprechend der Impulsbreite der auf der Ausgangsleitung A9 anstehenden Impulse nur der Darlington-Transistor D2 aufgesteuert und durch die Erregerwicklung 31 und den Motor 32 ein Strom zugelassen, wobei der Motor nunmehr in entgegengesetzter Richtung in einer der gewählten Fahrstufe entsprechenden Drehzahl dreht.

Der Motor 32 liegt zusammen mit der angesteuerten Erregerwicklung 30 bzw. 31 beim Durchsteuern eines Darlington-Transistors Dl bzw. D2 jeweils an der vollen Gleichspannung des Brückengleichrichters 4.

Von den Ausgängen der NAND-Glieder B2 und B3 werden weiterhin zwei dem Ausgang A9 in Reihe nachgeschaltete AND-Gatter 11 und 12 angesteuert. Mit diesen AND-Gattern soll sichergestellt werden, dass nur bei festliegender Fahrtrichtung, d.h., wenn die Verknüpfungsschaltung B einen einer Fahrtrichtung entsprechenden stabilen Zustand eingenommen hat, die der Fahrstufe entsprechenden Impulse durchgeschaltet werden. Hierzu ist der Ausgang A9 mit dem Ausgang des NAND-Gatters B3 über das AND-Gatter 11 verknüpft, dessen Ausgang mit dem Ausgang des NAND-Gatters B2 über das AND-Gatter 12 miteinander verknüpft sind. Bei nicht definierten logischen Zuständen sperrt zumindest ein AND-Gatter 11 oder 12 und setzt somit das Modellfahrzeug still, da — bei digitalem Betrieb — die Darlington-Transistoren Dl bzw. D2 nicht angesteuert werden können.

Um das Modellfahrzeug mit analoger sowie mit digitaler Fahrspannung störungsfrei betreiben zu können, ist eine Analog/Digital-Erkennung E vorgesehen, die im wesentlichen aus einem Zähler El und zwei Flip-Flops E2 und E3 besteht. Der Zähleingang ZE des Binär-Zählers El wird entsprechend dem Dateneingang 9 des Decoders 1 mit den Impulsen der über den Leitungsbus übertragenen Binär-Worte gespeist. Der Reset-Eingang des Zählers El ist mit dem Ausgang der Verknüpfungslogik A5, A6 und A7 verbunden, d.h., der BCD-Zähler El wird gleichzeitig mit dem Ringzähler Z zurückgesetzt, und zwar jeweils dann, wenn der Ringzähler den digitalen Wert 1111 erreicht hat. Am höchstwertigen Ausgang Q4 (Dezimal 8) ist der Set-Eingang des Flip-Flops E2 angeschlossen, dessen Reset-Eingang R mit dem Reset-Eingang des Zählers El verbunden ist. Der Q-Ausgang des Flip-Flops E2 ist mit dem Dateneingang D des D-Flip-Flops E3 verbunden, das im vorliegenden Ausführungsbeispiel als Speicher geschaltet ist. Der Takteingang CP des D-Flip-Flops E3 ist mit dem Ausgang eines AND-Gatters 10 verbunden, dessen Eingänge so beschaltet sind, dass das AND-Gatter 10 jeweils dann ein Signal abgibt, wenn der Ringzähler Z Dezimal 14 erreicht hat. Der Q-Ausgang des D-Flip-Flops E3 ist über ein AND-Gatter 14 mit dem Ausgang der Reihenschaltung der AND-Gatter 11 und 12 verbunden, so dass die auf der Ausgangsleitung A9 anstehenden Impulse nur dann durchgeschaltet werden, wenn einerseits die Verknüpfungslogik B einen definierten Zustand eingenommen hat und andererseits das D-Flip-Flop E3 gesetzt ist, was den Digital-Betrieb anzeigt. Der Ausgang des AND-Gatters 14 ist dabei über ein OR-Gatter 15 jeweils einem Eingang der vom Fahrtrichtungsspeicher C angesteuerten Gatter Cl und C2 zugeführt, um entsprechend der gewählten Fahrstufe auf den einen oder anderen Darlington-Transistor Dl oder D2 durchgeschaltet zu werden, wie vorstehend schon im einzelnen ausgeführt wurde.

Die Digital/Analog-Erkennung E arbeitet wie folgt:

Der Binär-Zähler El zählt innerhalb eines Zyklus von ca. 12 msec., der durch die Reset-Impulse der Verknüpfung A5 bis A7 in Verbindung mit dem Ringzähler Z erzeugt wird, die auf dem Leitungsbus ankommenden Impulse der Binär-Worte, d.h., die Impulse der vom Schleifer 7 abgegriffenen Spannung. Gehen innerhalb zwei aufeinanderfolgender Re-set-Impulse, die den Zyklus (Torzeit) bestimmen, mehr als 8 Impulse auf dem Zähleingang ein, was beim Digitalbetrieb grundsätzlich überschritten wird, so steht am Q4-Datenaus-gang des Binär-Zählers El eine logische «1» an, worauf das Flip-Flop E2 gesetzt wird. Auf den Dateneingang D des D-Flip-Flops E3 ist der Q-Ausgang des Flip-Flops E2 geschaltet, so dass bei gesetztem Flip-Flop E2 am Dateneingang D eine logische «1» anliegt. Erreicht der Ringzähler Z den Zählerstand Dezimal 14, so gibt das AND-Gatter 10 einen Impuls ab, und die am Dateneingang D des D-Flip-Flops E3 anstehende «1» wird eingelesen, d.h., das D-Flip-Flop E3 wird gesetzt. Erreicht der Ringzähler Z nunmehr Dezimal 15, so wird das Flip-Flop E2 und der Binär-Zähler El wie-. der rückgesetzt und der Zählzyklus beginnt von neuem.

Zählt der Zähler El weniger als 8 Impulse, so wird der Q4-Ausgang nicht gesetzt, mit der Folge, dass bei einem folgenden Impuls des AND-Gatters 10 am Ausgang Q des Flip-Flops E2 anstehende logische «0» in das D-Flip-Flop E3 übernommen wird. Der am Takteingang CP des D-Flip-Flops E3 anliegende Taktimpuls liegt, wie sich aus dem vor4

s io

15

20

25

30

35

40

45

50

55

60

65

stehenden ergibt, zeitlich immer kurz vor dem Reset-Impuls, der das Flip-Flop E2 und den Zähler El rücksetzt.

Die Ausgänge des D-Flip-Flops E3 geben unmittelbar an, ob am Schleifer 7 ein analoges oder ein digitales Eingangssignal anliegt. Liegtam Q-Ausgang des D-Flip-Flops E3 eine logische «1» an (Q-Ausgang ist dann logisch «0»), so wird das AND-Gatter 14 freigeschaltet und die Darlington-Transistoren Dl bzw. D2 werden in Abhängigkeit der in der Auswerteschaltung A erzeugten Impulse und des Fahrtrichtungsspeichers C angesteuert. Liegt am Ausgang Q eine logische «0» an, so wird das AND-Gatter 14 gesperrt. Die am Ausgang Q dann anliegende logische «1» ist einem AND-Gatter 20 zugeführt, dessen anderer Eingang mit dem invertierenden Ausgang eines Schmitt-Triggers STI verbunden ist, dessen Eingang wiederum über eine Zenerdiode ZD1 und einen Widerstand R1 am Pluspol des Brückengleichrichters liegt und über eine Parallelschaltung aus einem Widerstand R4 und einem Kondensator K2 mit Masse verbunden ist. Bei einer am Schleifer 7 anliegenden analogen Spannung wird daher am Ausgang des AND-Gatters 20 eine logische «1» anliegen, wodurch über das OR-Gatter 15 und das vom Fahrtrichtungsspeicher C freigegebene Gatter Cl oder C2 der jeweilige Darlington-Transistor Dl oder D2 voll aufgesteuert wird, so dass die Drehzahl des Motors 32 nunmehr lediglich über eine Änderung des Effektivwertes der Fahrspannung verändert werden kann.

Der Ausgang des AND-Gatters 20 ist weiterhin auf einen Eingang des OR-Gatters 18 geschaltet, was in der Zeichnung durch die aufeinander gerichteten Pfeile AS (Analogsignal) angedeutet ist. Aufgrund des Ausgangssignals des AND-Gatters 20 werden Sonderfunktionsschaltungen S im Analogbetrieb abgeschaltet, da im Analogbetrieb lediglich die Fahrtgeschwindigkeit und die Fahrtrichtung wählbar ist.

Der Ausgang des invertierenden Schmitt-Triggers STI ist über einen weiteren invertierenden Schmitt-Trigger ST2 mit dem Q-Ausgang des D-Flip-Flops E3 über ein AND-Gatter 21 verknüpft, dessen Ausgang einerseits mit dem Taktein663 721

gang des Fahrtrichtungsspeichers C und andererseits mit einem Eingang eines OR-Gatters 17 verbunden ist. Der andere Eingang des OR-Gatters 17 ist über einen Widerstand R5 mit dem Q-Ausgang des D-Flip-Flops E3 verbunden und über einen Kondensator K3 auf Masse gelegt. Der Ausgang dieses OR-Gatters 17 ist mit dem freien Eingang des NOR-Gatters 16 verbunden. Mit der RC-Beschaltung des einen Eingangs des OR-Gatters 17 wird gewährleistet, dass der Fahrtrichtungsspeicher C bei Inbetriebnahme der Schaltung über den Reset-Eingang rückgesetzt wird, womit eine Vorzugsfahrtrichtung festgelegt ist und die Schaltung bei Inbetriebnahme einen definierten Ausgangszustand einnimmt.

Die Fahrtrichtungsumschaltung erfolgt im Analogbetrieb durch ein Überspannungssignal, das über den Schleifer 7 der Schaltung aufgegeben wird. Liegt ein Überspannungssignal an, so wird aufgrund des Kondensators K2 der Schmitt-Trigger STI kurzzeitig auf logisch «0» gesetzt, wodurch das AND-Gatter 20 kurzzeitig sperrt, an seinem Ausgang also eine logische «0» anliegt, wodurch für die Dauer des Überspannungssignales die beiden AND-Gatter Cl und C2 gesperrt werden, so dass das Überspannungssignal auf den Motor 32 ohne Einfluss bleibt. Am Ausgang des Schmitt-Triggers ST2 liegt im Zeitpunkt des Überspannungssignals eine logische «1» an, wodurch das AND-Gatter 21 durchgeschaltet wird, da an seinem anderen Eingang eine logische «1» der Digital/Analog-Erkennung E anliegt. Das Ausgangssignal des AND-Gatters 21 ist auf den Takteingang CP des Fahrtrichtungsspeichers C gegeben, wodurch dieser — nunmehr im Toggle-Betrieb arbeitend — umgeschaltet wird. Bei anliegendem Taktsignal wird das am Dateneingang D des Fahrtrichtungsspeichers C anliegende Signal eingelesen, wobei der Dateneingang D mit dem Ausgang Q unmittelbar verbunden ist. Über die Gatter 16 und 17 wird bei anüegender «1» des AND-Gatters 21 gleichzeitig sichergestellt, dass der Reset-Eingang des Fahrtrichtungsspeichers C auf logisch «0» liegt.

5

5

10

15

20

25

30

35

40

45

50

55

60

65

S

1 Blatt Zeichnungen

Claims (9)

663 721 PATENTANSPRÜCHE
1. ( 1 ) anliegenden, zugeordneten Zuständen, vorzugsweise digital 0000 und 0001 gesteuert ist, und dass der Fahrtrichtungsspeicher (C) unabhängig von dem Set- und dem Reset-Eingang auch über den Takteingang (CP) steuerbar ist, wobei der Dateneingang (D) mit einem Ausgang (Q, Q) des Fahrtrichtungsspeichers (C) und der Takteingang (CP) mit dem Ausgang eines AND-Gatters (21) verbunden ist, dessen Eingänge einerseits mit dem Q-Ausgang des D-Flip-Flops (E3) der Digital/Analog-Erkennung (E) und andererseits über zwei invertierende Schmitt-Trigger (STI und ST2) mit der gleichgerichteten Spannung des Leitungsbusses verbunden sind, und dass die Ausgänge (Q, Q) des Fahrtrichtungsspeichers (C) jeweils ein Gatter (Cl, C2) ansteuern, an dessen anderem Eingang die die Schaltelemente ansteuernden Impulse anliegen.

   1. Steuereinheit für Modellfahrzeuge, die zum voneinander unabhängigen Betrieb über einen gemeinsamen Stromkreis mit Energie versorgt und von einem Sender angesteuert werden, der über einen vom Stromkreis gebildeten Leitungsbus aus einem Adressteil und einem Datenteil bestehende Binärworte an einen im Modellfahrzeug angeordneten Empfanger abgibt, wobei der dem Adressteil entsprechend kodierte Empfanger den empfangenen Datenteil in ein Register mit parallelen Datenausgängen übernimmt und an eine Auswerteschaltung weitergibt, die den Daten entsprechende Zustände und im Leistungskreis des Motors des Modellfahrzeuges angeordnete Schaltelemente schaltet, dadurch gekennzeichnet, dass der Steuereinheit ein Zähler (El) zugeordnet ist, dessen Reset-Eingang mit Reset-Impulsen fester Frequenz beaufschlagt ist und dessen Zähleingang mit dem Leitungsbus verbunden ist, derart, dass innerhalb eines durch zwei aufeinanderfolgende Reset-Impulse definierten Zeitfensters die Impulse empfangener Binärworte eingezählt werden, und dass der Dateneingang eines Speichers (E3) in Abhängigkeit des Zählerstandes gesetzt wird, derart, dass unterhalb eines vorgegebenen Zählerstandes der Dateneingang (D) einen ersten logischen Zustand und ab dem vorgegebenen Zählerstand einen zweiten logischen Zustand einnimmt, wobei der am Dateneingang (D) anhegende logische Zustand zeitlich kurz vor dem folgenden Reset-Impuls in den Speicher (E3) abgespeichert wird, und dass abhängig vom Speicherinhalt die Schaltelemente (Dl, D2) über ein Gatter (14) entsprechend den durch die Auswerteschaltung (A) geschalteten Zuständen zeitbegrenzt betätigt oder voll durchgeschaltet sind.
2. 2. Steuereinheit nach Anspruch 1, dadurch gekennzeichnet, dass der Zähler (El) ein Binär-Zähler ist, dessen höchstwertiger Datenausgang (Q4) mit dem Set-Eingang eines zwischenspeichernden Flip-Flops (E2) verbunden ist, dessen Q-Ausgang mit dem Dateneingang des Speichers (E3) verbunden ist.
3. 3. Steuereinheit nach Anspruch 2, dadurch gekennzeichnet, dass das Flip-Flop (E2) mit dem Reset-Eingang des Zählers (El) verbunden ist.
4. 4. Steuereinheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als Speicher ein D-Flip-Flop (E3) vorgesehen ist, an dessen Takteingang (CP) ein dem Reset-Impuls zeitlich geringfügig voreilender Taktimpuls anliegt.
5. 5. Steuereinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Q-Ausgang des D-Flip-Flops (E3) mit den Ausgangssignalen der Auswerteschaltung (A) über ein AND-Gatter (14) verknüpft ist, dessen Ausgang mindestens ein im Leistungskreis des Motors (32) liegendes Schaltelement steuert.
6. 6. Steuereinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Q-Ausgang des D-Flip-Flops (E3) mit dem invertierten Ausgangssignal eines Schmitt-Triggers (STI) über ein AND-Gatter verknüpft ist, dessen Ausgangssignal mindestens ein im Leistungskreis liegendes Schaltelement steuert, und dass der Eingang des Schmitt-Triggers (STI) mit dem positiven Pol der gleichgerichteten Spannung des Leitungsbusses und über eine Parallelschaltung aus einem Kondensator (K2) und einem Widerstand (R4) mit Masse verbunden ist.
7. 7. Steuereinheit nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass ein als Fahrtrichtungsspeicher (C) gesteuertes Flip-Flop vorgesehen ist, dessen Set- und dessen Reset-Eingang über eine Verknüpfungslogik (B) unmittelbar von zwei an den Datenausgängen des Empfängers
8. 8. Steuereinheit nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass ein mit eingeprägter Frequenz hochzählender Ringzähler (Z) vorgesehen ist, der vor Zählbeginn ein Flip-Flop (A3) setzt, das vom Ausgangssignal eines 4-bit-Komparators (A2) dann rückgesetzt wird, wenn die logischen Zustände der Datenausgänge des Empfängers (1) mit den logischen Zuständen der entsprechenden Zählausgänge des Ringzählers (Z) übereinstimmen, und dass der Q-Ausgang des Flip-Flops die Steuerimpulse für die Schaltelemente (Dl, D2) abgibt.
9. 9. Steuereinheit nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Datenausgänge (12,13,14, 15) des Empfängers (1) mit einem 4-bit AND-Gatter (AI) verbunden sind, dessen Ausgangssignal als Steuerimpuls den Schaltelementen (Dl, D2) zugeführt ist.