JPS59206908A - 模型車両用制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は特許請求の範囲第１項の前提概念に係る模型列
車、模型自動車等のような模型重両のための制御装置に
間するものである。

このような制御装置は例えば西ドイツ国特許公開第２８
４６８０１号公報により公知である。エンコーダ（送信
部）から伝導バスを経てデコーダ（受信部）にアドレス
部とデータ部とからなる情報が供給される。情報の送ら
れるアドレス部が制御装置のデコーダにハードウェア的
に予め与えられたアドレスと一致すると、デコーダはア
ドレスに続くデータ部をレジスタに取り出し、その際デ
ータ部の個々のビットは並列するデータ出力を経て後続
のロジックのために処理し得る。データ部の夫々の定ま
ったビット組合せに一定の制御指令が関連している。そ
こで例えば４ビツトデータ邪におい６− て１ビットが模型列車の駆動モータの走行方向逆転のた
めに利用されると、残りの３ビツトにより停止と全速走
行との間の８つの走行ステップがトリガされることがで
きる。

結合ロジック（Ｖｅｒｋｎｉｐｆｕｎｇｓｌｏｇｉｋｅ
ｎ　）を介して個々のピッ１−情報が知られる、適当す
る走行ステップがセントされる。

西ドイツ特許出願第Ｐ　３２３２３０３．４号には、付
加的なビットを必要とすることな（、受信部側に簡単な
手段により如何に８ステップ以上の走行ステップが得ら
れることができるかが詳細に記載されている。この西ド
イツ特許出願には又個々に適当する受信部（デコーダ）
の結線及び機能態様が記載されている。しかしこのよう
な非常に複雑なデジタル受信部モジュールは基本的には
適当に形成された送信部により制御される模型車両にお
いてだけ使用されることができるという欠点を有する。

そこで例えば西ドイツ特許出願第Ｐ　３２３２３０３．
４号に応じて１つの受信部モジュールを有する汽車を普
通のアナログ作動する軌道網の上では運転されることは
できない。

本発明は受信部側に使用される制御装置を模型車両をア
ナログ作動する線路網の上と同様デジタル作動する線路
網の上でも作動することができるように形成すること、
すなわち、切換なしにデジタル受信ロジックを有する模
型車両をアナログ軌道網の上でも運転されることができ
るように形成することを課題としている。

この課題は本発明により特許請求の範囲第１項の特徴部
分の構成要件により解決される。

運転状態において制御装置のデジタル／アナログ−検出
器が前後して続くサイクルで、模型車両がデジタル作動
軌道網上を進行するかアナログ作動軌道網上を進行する
かを検討する。スライダーを介してデジタル二進値が受
信されること、すなわち模型車両がデジタル軌道網上で
動いていることが検出されると、使用回路で伝えられる
データに応じて生ずる制御パルスがモータの動力回路の
切換素子に接続される。これに対しデジタル／アナログ
検出器が、スライダーを介して単にアナログ信号が読取
られることを確認すると、デジタル／アナログ検出器は
使用回路の切換素子への連結を阻止し、切換素子を完全
に接続し、したがってモータの回転数が単にアナログ信
号の実効値により変えることが可能になる。制御装置の
本発明による形態により模型車両を技術的な原因での走
行中断なしにデジタル案内される軌道網からアナログ軌
道網に切換えることが可能である。

本発明の簡単な形態では二進化１０進法計算機が使用さ
れ、その最も高い値のデータ出力が中間記１．ａするフ
リップフロップのセント入力（ＳＥＴ−Ｅｉｎｇａｎｇ
　）と接続されており、フリップフロップのＱ出力がス
トアとして設けられたＤフリップフロ、７プのデータ入
力と接続されており、Ｄフリップフロップのクロック入
力（Ｔａｋｔｅｉｎｇａｎｇ　）にはリセットパルスを
時間的に僅か前に進めたクロックパルスが入る。

本発明の別の利点は明細書の記載及び図面との関連で実
施態様項により明らかにする。

受信部ユニット１　（デコーダ）を有する入力回９− 路は同し出願人に係る西ドイツ特許出願第Ｐ　３２３２
３０３．４号に記載した入力回路に一致する。前記入力
回路は基本的には１つのブリッジ整流器４がらなり、該
ブリッジ整流器に図示しない特別の軌道連結された模型
車両のスライダ７．８を介して供給電圧並びに情報信号
が供給され、その際供給電圧は伝達すべき情報に相応し
てコード化されることができそしてそのとき同時に情報
信号を形成することができる。

ブリッジ整流器４の正の直流電圧出方は流れの下流に接
続されているダイオード５並びに抵抗Ｒ２を介してデコ
ーダ１の電圧入力１６と接続され、その際電圧安定のた
めツェナーダイオードＺＤ２が並列する電解コンデンサ
と共にデコーダの電圧入力１６とアースとの間に接続さ
れている。スライダ７は抵抗Ｒ３を介して直接デコーダ
１のデータ人力９と接続され、その嵌受は入れたデータ
信号はデータ人力９から電圧入力１６に接続されている
ダイオード６を経て電圧供給の電位に降ろされる。

−１０〜 デコーダ１のＲＣ回路２と３はデコーダの部品制約され
る必要条件に相応し、そして受は入れられる二進法のア
ドレス部分とデータ部に相応する時間窓（Ｚｅｉｔｆｅ
ｎｓｔｅｒ　）を作り出すために、受は入れるべき情報
信号の周波数に応じて設計されている。図示しないエン
コーダ構造要素の図示されたデコーダ１への適応に関し
てはドイツ特許出願第Ｐ　３２３２３０３．４号が参照
される。

デコーダ１のコード化、ずなわら予め与えられたアドレ
スの関係づけはコード化ブロック９を介しておこなわれ
、該コード化ブロックは個々の切換素子により形成され
ることができ、該切換素子はデコーダ１のコード化入力
１〜４を選択的に論理゛０”、”１”又は”Ｚ”（Ｚ介
開放入方）に接続し、それによりデコーダにハードウェ
ア的にアドレスを加える。

デコーダのハードウェア的コード化に相応するアドレス
を有する二進法をデコーダ１が受けると、アドレス部に
続くデータ部がデコーダ１のレジスターに受は入れられ
そして新しくデコーダ１に関連するデ・−夕部が受けい
れられるまでストアーされる。

データは二進コードでデコーダ１のデータ出力１２〜１
５に送られ進行ステップ進行方向及び場合によっては特
別機能の位置を確定する。選定された走行ステップ並び
に進行方向に応じて動力回路に設けられたグーリン１−
ントランジスターＤＩもしくはＤ２がパルス列によりト
リガーされ、そのＦ”ｆＩＩ々のパルスの幅は選択され
た走行ステップに相応して使用回路Ａにより得られる。

これに対してデコーダ１のデータ出力１２〜１５は４ビ
ツト比較器Ａ２に供給され該比較器はデータ出力１２〜
１５の論理状態をリングカウンタＥの相応する二進出力
３〜６と比較し、リングカウンタは発振器○の印加され
る周波数に応して常に論理００００（１０進法：０）〜
論理１１１１（１０進法：１５）を高く数える（ｈｏｃ
ｈｚ６ｈｌｔ　）　ｏ　３つのアントゲ−）Ａ５．Ａ６
．Ａ７からなる結合を介してゲー１−　Ａ　５の出力に
１０進法１５ではリセットパルスが発生し、該リセット
パルスはリングカウンタＺのり七ノＩ・入力に加えられ
、したがってリングカウンタは各リセットパルスごとに
論理００００（１０進法；０）にリセソ１−する。図示
された実施例では発信器の周波数はと、１２ミリ秒のほ
ぼ全てでＡＮＤ結合の出力でリセソＩ・パルスで送り出
されるように選定される。

ＡＮＤ結合Ａ５．Ａ６．Ａ７から生ずるリセソ１−信号
にフリップフロップＡ３のセント入力に供給され、その
リセット入力は４ビツト比較器Ａ２の出力と接続されて
いる。フリップフロップＡ３のセント入力での各セント
パルス毎に、フリップフロップはセットされ、すなわち
そのＱ出力が論理状態”１”を受は取る。リングカウン
タＺの二進出力で生ずるカウントステップのデコーダ１
の二進データ出力１２〜１５に接続しデータ人力９を経
て加えられる走行ステップとの比較状態では４ビツト比
較器Ａ２がフリップフロップＡ３のリセット出力を介し
てフリップフロップをリセットする信号を出す。したが
ってＱ出力には幅がデコーダ１にストアされる走行ステ
ップに依存してい＝１３− るパルスが生ずる。小さな走行ステップが予め選ばれる
と、フリップフロップＡ３をせっとするリセットパルス
に比較的急速に４ビット比較器Ａ２のリセット信号が続
き、したがってフリップフロップの出力Ｑでのパルスは
比較的狭い。高い走行ステップ（例えば走行ステップ１
０進法１３、すなわちデジタル１１０１）ではフリップ
フロップＡ３をリセットする４ビツト比較器の信号が比
較的遅く続きそれにより出力Ｑで生ずる信号のパルス幅
が比較的大きい。

走行ステップ１０進法１５　（デジタル１１１１）では
フリップフロップＡ３をセットするＡＮＤ結合Ａ５．Ａ
６．Ａ７の信号及びフリップフロップＡ３をリセットす
る４ビツト比較器Ａ２の信号がほとんど同時に到達し、
したがってフリップフロップＡ３のＱ出力は、選択され
た走行ステップに抗して、はんの幅の非富に狭いパルス
を発するので、デコーダ１の二進データ出力１２〜１５
を結合する４ビツトＡＮＤゲートＡＩが設けられ、その
出力はＯＲゲートＡ４を介してフリップフロＪ４− ツブＡ３のＱ出力と結合され、したがって評価回路への
出力Ａ９に常に選ばれた走行ステップに相応するパルス
幅を有するパルスが生じ、該パルスは後続の尚個々に記
載されるゲートを介してダーリントンパワートランジス
タＤ１もしくはＢ２をトリガーする。

結合ロジックＢを介して進行方向もしくは進行方向の切
換が読み込まれる。進行方向切換はデコーダ１の最も低
い位のデータ出力１５の隣接する論理的僅に応じて読み
込まれしかも全ての高い位の出力が論理”０”を有する
ときにのみ読み込まれる。３つの高い位の出力１２．１
３．１４は３人力ＮＯＲゲートＢ１に供給され、該ＮＯ
Ｒゲートの出力は２人力ＮＯＲゲートＢ２もしくはＢ３
のそれぞれ１つの入力に接続されている。ＮＡＮＤゲー
トＢ２の別の入力は最も低い位の出力１５と直接接続さ
れ一方ＮＡＮＤゲートＢ３の別の入力は介在部の存在の
もと（ｉｎｔｅｒｖｉｅｒｔｅｎ）に出力１５と接続さ
れている。

ＮＡＮＤゲー）Ｂ２の出力は進行方向ストアＣとして接
続されるフリップフロップのセント入力に介在部を経て
供給される。進行方向ストアＣのリセント人力ＲはＮＯ
Ｒゲート１６の出力と接続され、該ＮＯＲゲート１６の
１つの入力はＮＡＮＤゲー１−Ｂ３の出力と接続されて
いる。

評価回路の出力Ａ９に加えられるパルスは、ダーリンＩ
・ントランジスタＤｉとＢ２の制御のため、２人力ＡＮ
ＤゲートＣＩもしくはＣ２のそれぞれ１つの入力に供給
されている。ＡＮＤＮＯゲートの第２人力は進行方向ス
１−アーＣのＱ出力に、ＡＮＤゲートＣ２の第２人力は
進行方向ストアーＣのｄ出力に接続される。

デコーダ１のデータ出力にデジタル値０００１が生ずる
と、進行方向ストアＣは結合ロジックＢを介してセント
され、次いでＱ出力に生ずる論理”１”がＡＮＤゲー）
Ｃ１を自由に切換る、したがって評論回路Ａから来るパ
ルスはダーリントントランジスタＤ１をトリガし、該ダ
ーリントントリガはパルス幅に応じて時間的に限定され
る電流を励磁コイル３０及びモータ３２を通して流すの
で、モータは選ばれた走行ステップの１つに相応する回
転数で励磁コイルに関連する回転方向に回転する。

デコーダのデータ出力に論理ｏｏｏｏが生ずると、進行
方向ストアＣが結合ロジックＢによりリセ７１−され、
そしてＱ出力を経てＡＮＤゲートＣ２が開かれ、その際
同時にアントゲ−）ＣＩが遮断される。今やパルス幅に
応じて出力導線Ａ９に生ずるパルスはダーリントントラ
ンジスタＤ２にのみ加えられ、励磁コイル３１とモータ
３２を通して電流が流され、その際モータはもはや選ば
れた走行ステップに相応する回転数で反対方向に回転す
る。

モータ３２は付設される励磁コイル３０もしくは３１と
共にダーリントントランジスタＤ１もしくはＢ２の通し
制御（Ｉｌｕｒｃｈｓｔｅｕｅｒｎ）の際それぞれブリ
ッジ整流器４の全直流電圧を受ける。

ＮＡＮＤゲートＢ２とＢ２の出力から更に出力Ａ９に直
列接続される２つのＡＮＤゲート１１と１２がトリガさ
れる、このＡＮＤゲートにより、−１７＝ 進行方向が確定している場合にのみ、すなわち結合回路
Ｂが進行方向に相応する安全状態をえたときに、走行ス
テップに相応するパルスが通されることが確定されるこ
とができる。このため出力Ａ９はＮＡＮＤゲートＢ３の
出力とＡＮＤゲート１１を介して結合され、その出力は
ＮＡＮＤゲート２の出力と共にＡＮＤＮＯゲートを介し
て互いに結合される。限定されない論理状態において、
少なくとも１つのＡＮＤゲート１１か１２が遮断し、そ
れにより模型車両は停止する、それはデジタル運転時に
ダーリントントランジスタＤ１もしくはＢ２はトリガさ
れることができないからである。

模型車両をアナログ並びにデジタル走行電圧により問題
なく運転できるようにするため、アナログ／デジタル検
出器Ｅが設けられており、該検出器は基本的には１つの
カウンターＥ１と２個のフリップフロップＥ２とＢ３か
らなる。二進カウンタＥ１のカウント入力ＺＥはデコー
ダ１のデータ人力９に応して伝導バスを介して伝達され
る二進法のパルスによりストアされる。カウンタＥ１の
＝１８− リセット入力は結合ロジックＡ５．Ａ６．Ａ７の出力と
接続され、すなわちＢＣＤカウンタＥ１は同時にリング
カウンタＺによりリセソ１−され、しかもそれぞれリン
グカウンタがデータ値１１１１を得た場合にもリセット
される。

高い値の出力Ｑ４１１０進法８）にはフリップフロップ
Ｅ２のセット入力が接続され、そのリセソ１−人力Ｒば
カウンタＥ１のリセット入力に接続されている。フリッ
プフロップＥ２のＱ出力ばＤフリップフロップＥ３のデ
ータ人力りと接続され、Ｄフリップフロップは今の実施
例は現在のストアとして切換えられる。Ｄフリップフロ
ップＥ３の周期的入力ＣＰはＡＮＤゲート１０の出力と
接続され、Ａ　Ｎ　Ｄゲートの人力は、ＡＮＤゲート１
０がリングカウンタＺが１０進法１４を得たときにそれ
ぞれ信号を生ずるように接続されている。Ｄフリップフ
ロップＥ３のＱ出力にＡＮＤゲー１−１４を介してＡＮ
Ｄゲート１１と１２の直列回路の出力と接続されており
、従って出力導線Ａ９を制御するパルスは、一方では結
合ロジックＢが限定された状態を得、他方Ｄフリップフ
ロップＥ３がセソＩ−されるときにのみ通し接続され、
そのことはデジタル運転を示す。ＡＮＤゲート１４の出
力はそのＩｓ　ＯＲゲート１５を介して進行方向ストア
Ｃに接続されるゲー１−　Ｃ１とＣ２のそれぞれ１つの
入力に供給されて、選ばれた走行ステップに応じて１つ
又は別のダーリントントランジスタＤ１又はＤ２に個々
にすでに詳述したように通し制御される。

デジタル／アナログ検出器は以下の如く作動する。

二進カウンタＥ１は、結合Ａ５〜Ａ７のリセットパルス
によりリングカウンタＺとの関連で得られる約１２ミリ
秒のサイクルの範囲内で二進法の伝”１１バスに来るパ
ルスを、すなわちスライダ７により得られる電圧のパル
スをカランｌ−する。サイクル（ゲーＩ一時間Ｔｏｒｚ
ｅｉｔ　）を定める２つの前後して続くリセットパルス
の中で８以上のパルスがカウント入力に入ると、そのこ
とはデジタル運転の場合基本的に超過されるが、二進カ
ウンタＥ１のＱ４データ出力に論理”１″が生じ、その
フリップフロップＥ２がセントされる。Ｄフリップフロ
ップＥ３のデータ人力りにはフリップフロップＥ２のＱ
出力が接続され、したがってセットされたフリップフロ
ップＥ２においてはデータ人力りに論理”１”が立つ。

リングカウンタＺが１０進法１４のカウント状態に達す
ると、ＡＮＤゲート１０は１つのパルスを生じ、Ｄフリ
ップフロップＥ３のデータ人力りに立った”１”は読み
込まれ、すなわちＤフリップフロップＥ３がセットされ
る。

リングカウンタＺが今や１０進法１５に達すると、フリ
ップフロップＥ２と二進カウンタＥ１ば再びリセッＩ−
されカウントサイクルが新しく開始する。

力うンクＥ１が８以下のパルスをカウントすると、ＡＮ
Ｄゲート１０の続くパルスでフリップフロップＥ２の出
力Ｑに立つ論理″０″がＤフリップフロップＥ３に受は
入れられるという結果でＱ４出力はセットされない。Ｄ
フリップフロップＥ３のクロック入力ＣＰに生ずるクロ
ックパルスは前記のように時間的にフリップフロップＥ
２とカラン２１− タＥ１をリセットするりセットパルスの前ではいつも短
かい。

ＤフリップフロップＥ３の出力はスライダ７にアナログ
入力信号が加わるか又はデジタル入力信号か加わるかを
直接出力する。Ｄフリップフロ・２プＥ３のＱ出力に論
理″１”が立っているとくそのときＱ出力は論理″０”
）、ＡＮＤゲート１４は開放されダーリントントランジ
スタＤ１もしくはＤ２は評価回路Ａに生ずるパルス及び
進行方向ス１−アＣのパルスに応じてトリガーされる。

出力Ｑに論理”０”が立つと、ＡＮＤゲート１４は阻止
される。そのとき出力Ｑに立つ論理”■”はＡＮＤゲー
ト２０に供給され、その別の入力は介在する（ｉｎｖｅ
ｒｔｉｅｒｅｎｄｅｎ）シュミットトリガ−３Ｔ１の出
力と接続され、シュミットトリガーの入力は再びツェナ
ーダイオードＺＤＩと抵抗Ｒ１を介してブリッジ整流器
の正極に通じ、そして抵抗Ｒ４とコンデンサに２からな
る並列回路を介してアースと接続されている。スライダ
７にアナログ電圧が加わる場合、したがってＡＮＤゲー
ト２０の２２− 出力にろいり”１”が立ち、それによりＯＲゲート１５
及び進行方向ストアＣにより開放されるゲ−ｌ−Ｃ１又
はＣ２を介してそれぞれのダーリントントランジスタＤ
１又はＤ２は完全に制御され従ってモータ３２の回転数
は今や単に走行電圧の実効値の変化により変えられるこ
とができる。

ＡＮＤゲート２０の出力は更にＯＲゲート１８の入力に
接続され、そのことに図では矢印ＡＳ（アナログ信号）
により示されている。アナログ運転時は単に走行速度と
進行方向が選択可能であるので、ＡＮＤゲート２０の出
力信号によりアナログ運転時の特別の機能回路Ｓがスイ
ッチオフされる。

介在する（ｉｎｖｅｒｔｉｅｒｅｎｄｅｎ）シュミット
トリガ−３Ｔ１の出力は別の介在するシュミントトリガ
ーＳＴ２を介してＡＮＤゲート２１の出力に接続し、該
ＡＮＤゲート２１の別の入力がＤフリップフロップＥ３
のＱ出力と接続し、ＡＮＤゲート２１の出力は一方では
進行方向ストアＣのクロック入力と、他方ではＯＲゲー
ト１７０１つの入力と接続されている。ＯＲゲート１７
の別の入力は抵抗Ｒ５を介してＤフリップフロップＥ３
のＱ出力と接続さそしてコンデンサに３を介してアース
と接続されている。このＯＲゲート１７の出力はＮＯＲ
ゲート１６の自由入力と接続されている。ＯＲゲート１
７の１つの入力のＲＣ回路により、進行方向ストアＣが
回路の運転開始時にリセット入力を介してリセットされ
、それにより前進走行方向に確定され、そして回路は運
転開始時に限定された出力状態を受けることを保証する
。

走行方向切換は、アナログ運転時に、スライダ７を介し
て回路に加えられる過電圧信号により行われる。過電圧
信号が加えられると、コンデンサーに２によりシュミッ
トトリガ−３ＴＩは短時間に論理”０”にセットされ、
それによりＡＮＤゲート２０は短時間に阻止され、その
出力に又論理”０”が立ち、それにより過電圧信号の継
続中両方のＡＮＤゲートＣＩと０２は阻止され、したが
って過電圧信号はモータ３２に影響なしに維持する。シ
ュミットトリガ−３Ｔ２の出力に過電圧信号の時点に論
理″１″が立ち、それによりＡＮＤゲート２１が通し接
続される、それはＡＮＤゲートの別の入力がデジタル／
アナログ検出器Ｅの論理″１″が立つからである。ＡＮ
Ｄゲート２１の出力信号は進行方向ストアＣのクロック
入力ＣＰに加えられ、それにより進行方向ストアは今や
トグル運転時（Ｔｏｇｇｌｅ−Ｂｅｔｒｉｅｂ）に作用
するように切換えられる。クロック信号が加えられると
き、進行方向ストアＣのデータ人力りに加えられる信号
が読み込まれ、その際データ人力りは出力Ｑと直接接続
されている。ゲート１６と１７を介して、ＡＮＤゲート
２１に”■”が立っているとき同時に、進行方向ストア
Ｃのリセット入力に論理”０”が立つことが確定される
。

【図面の簡単な説明】 図は本発明に係る制御装置の回路図である。 Ａ・・・評価回路　　　　Ｄ・・・データ入力ＤＩ、Ｄ
２・・・スイッチ素子 Ｅｌ・・・カウンタ　　　Ｅ３・・・ストア６５−

Claims (1)

1. 【特許請求の範囲】 ＋１１　　互いに独立して運転するため共通の電流回路
   を介してエネルギーを供給し、電流回路により形成され
   る伝導バスを介してアドレス部とデータ部とからなる二
   進語を模型車両に配置された受信機に送る送信機により
   制御され、アドレス部に相当するコード化された受信機
   が受は入れるデータ部を並列データ出力を有するストア
   に受は入れ、そして評価回路に送り、該評価回路がデー
   タに応じた状態をそして模型車両のモータの動力回路に
   配置されたスイッチ素子を切換える、模型列車、模型自
   動率等のような模型車両用制御装置において、制御装置
   にカウンタ（Ｅｌ）が付設されており、該カウンタのリ
   セット入力が固定周波数のリセットパルスにより付勢さ
   れ、カウンタのカウント入力が伝導バスと、２つの前後
   して続くリセットパルスにより限定される時間窓内でパ
   ルスを受けいれる二進語が演算されるように接続されて
   いることと、ストア（Ｅ３）のデータ入力がカウンタ状
   態に応じて、予め与えられたカウンタ状態以下でデータ
   入力（Ｄ）が第１論理状態をそして予め与えられたカウ
   ンタ状態から第２論理状態を受は入れ、その際データ入
   力（Ｄ）に生じる論理状態が次ぎのりセットパルスの短
   時間前にストア（Ｅ３）にストアされるように、セット
   されることと、ストア内容に応じてスイッチ素子（ＤＩ
   、Ｄ２）がゲート（１４）を介して評価回路（Ａ）によ
   り切換えられる状態に応じて時間限定されて作動されも
   しくは完全に通し接続されることを特徴とする制御装置
   。 （２）　　カウンタ（Ｅｌ）が二進カウンタであり、該
   二進カウンタの高位のデータ出力が中間ストアするフリ
   ップフロップ（Ｅ２）のセント入力と接続されており、
   該フリップフロップのＱ出力がストア（Ｅ３）のデータ
   入力と接続されてｌＩｓ、ることを特徴とする特許請求
   の範囲第１項に記載の制御装置。 （３）　フリップフロップ（Ｒ２）が力・リンク（）尤
   １）のり七ソＩ・入力と接続されていることを特徴とす
   る特許請求の範囲第２項に記載の制御装置。 （４）　　ストアとしてＤフリップフロップ（Ｒ３）が
   設けられており、該−Ｄフリッププロップのクロック入
   力（ＣＰ）にリセットパルスを時間的に僅かに進めたク
   ロックパルスを加えることを特徴とする特許請求の範囲
   第１項乃至第３項のいずれか１つに記載の制御装置。 （５）Ｄフリップフロップ（Ｒ３）のＱ出力が評価回路
   （Ａ）の出力信号とＡＮＤゲート（］Ａ４を介して結合
   されており、該ＡＮＤゲートの出力がモータ（３２）の
   動力回路内にある少なくとも１つのスイッチ素子を制御
   することを特徴とする特許請求の範囲第１項乃至第４項
   のいずれか１゛つに記載の制御装置。 （６）Ｄフリップフロップ（Ｒ３）のｄ出力がシュミソ
   １〜トリガー（ＳＴＩ）の介在される（ｉｎｖｅｒｔｉ
   ｃｒｔｅｎ）出力信号とＡＮＤゲートを介して連結され
   ており、ＡＮＤゲーｌ〜の出力信号が動力回路内にある
   少なくとも１つのスイッチ素子を制御することと、シブ
   −ミツトトリガー（ＳＴＩ）の入力が伝導バスの整流さ
   れた電圧の正極と接続され、コンデンサ（Ｒ２）と抵抗
   （Ｒ４）とからなる並列回路を介してアースと接続され
   ていることを特徴とする特許請求の範囲第１項乃至第４
   項のいずれか１つに記載の制御装置。 （７）進行方向ストア（Ｃ）として制御されるフリップ
   フロップが設ｋＪられており、そのセット入力及びリセ
   ット入力が連結ロジック（Ｂ）を介して直接受信機（］
   ）のデータ出力に生ずる関連する２つの状態により、特
   にデジタル００００と０００１により制御されることと
   、進行方向ストア（Ｃ）が１−グル運転中に七ソ１−人
   力とり七ソ１−人力とは無関係に制御可能であり、その
   際データ大力（Ｉ〕）は進行方向ス１−ア（Ｃ）の１つ
   の出力（Ｑ、　Ｑ）と、クロック入力（ＣＰ）がＡＮＤ
   ゲー１１２１）の出力と接続されており、ＡＮＤゲー１
   −（２１＞の入力が一方ではデジタル／アナログ検出器
   （Ｅ）のＤフリップフロップ（Ｒ３）のＱ出力と、他方
   では２個の介在するシエミノトトリガ（ＳＴＩと５Ｔ２
   ）を介して伝導バスの整流された電圧と接続されている
   ことと、進行方向ストア（Ｃ）の出力（Ｑ、　Ｑ）は夫
   々１つのゲート（ＣＩ、Ｃ２）を制御し、該ゲートの他
   の入力にスイッチ素子を制御するパルスが加えられるこ
   とを特徴とする特許請求の範囲第１項乃至第６項のいず
   れか１つに記載の制御装置。 （８）印加される周波数により高くカウントするリング
   カウンタ（Ｚ）が設けられており、該リングカウンタが
   カウント開始の前に４ピッｌ−比較器（Ａ２）の出力信
   号により受信機（１）のデータ出力の論理状態がリング
   カウンタ（Ｚ）の適当するカウント出力の論理状態と一
   致するときにリセットされることと、フリップフロップ
   のＱ出力がスイッチ素子（ＤＩ、Ｄ２）のための制御パ
   ルスを出すことを特徴とする特許請求の範囲第１項乃至
   第７項のいずれか１つに記載の制御装置。 （９）受信機（１）のデータ出力（１２，１３゜１４．
   １５＞が４ピッｌ−Ａ　Ｎ　Ｄゲート（Ａ１）と５−一 接続されており、該Ａ　Ｎ　＋）ゲー１−の出力信号が
   制御パルスとしてスイッチ素子（ＤＩ、Ｄ２）に供給さ
   れることを特徴とする特許請求の範囲第１項乃至第８項
   のいずれか１つに記載の制御装置。