BR112021012544A2 - Substrato de display e método de fabricação do mesmo, e dispositivos de display - Google Patents

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BR112021012544A2
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pole
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Abstract

substrato de display e método de fabricação do mesmo, e dispositivos de display. a presente invenção refere-se a substrato de display e método de fa-bricação do mesmo, e dispositivos de display. em um plano paralelo ao substrato de display, o substrato de display compreende uma plura-lidade de linhas de porta, uma pluralidade de linhas de dados, uma pluralidade de linhas de alimentação e uma pluralidade de subpixels, que são dispostos em uma base, onde pelo menos um subpixel com-preende um dispositivo de emissão de luz e um circuito de acionamen-to, que é configurado para acionar o dispositivo de emissão de luz para emitir luz, e o circuito de acionamento compreende uma pluralidade de transistores e um capacitor de armazenamento. em um plano perpen-dicular ao substrato de display, o substrato de display compreende a base e uma pluralidade de camadas funcionais, onde a pluralidade de camadas funcionais compreende uma camada semicondutora, uma primeira camada condutora, uma segunda camada condutora, uma terceira camada condutora, e uma quarta camada condutora, que são dispostas em sequência; uma primeira camada isolante, uma segunda camada isolante, uma terceira camada isolante e uma quarta camada isolante são respectivamente dispostas entre a pluralidade de cama-das funcionais; e em uma direção de extensão da linha de porta, as linhas de alimentação são conectadas uma à outra por meio de pelo menos uma camada funcional.

Description

Relatório Descritivo da Patente de Invenção para "SUBS- TRATO DE DISPLAY E MÉTODO DE FABRICAÇÃO DO MESMO, E DISPOSITIVOS DE DISPLAY".
[0001] A presente descrição reivindica a prioridade da publicação de patente chinesa No. 201911082352.5, depositada junto ao CNIPA em 7 de novembro de 2019, e intitulada "Display Substrate and Manu- facturing Method Thereof, and Display Apparatus", e reivindica a prio- ridade da publicação de patente chinesa No. 201911038883.4, deposi- tada junto ao CNIPA em 29 de outubro de 2019 e intitulada "Display Substrate and Manufacturing Method Thereof, and Display Apparatus", o conteúdo das quais deve ser considerado como incorporado aqui por referência. Campo Técnico
[0002] A presente descrição refere-se ao campo de tecnologia de display, e particularmente se refere a substrato de display e a método de fabricação do mesmo, e a dispositivos de display. Antecedentes
[0003] Um substrato de display de Dispositivo de Emissão de Luz Orgânica (OLED) é um substrato de display diferente de um Monitor de Cristal Líquido (LCD) tradicional, e apresenta vantagens, tal como emissão de luz ativa, boas características de temperatura, baixo con- sumo de energia, resposta rápida, flexibilidade, espessura ultra redu- zida e baixo custo. Portanto, se tornou um dos desenvolvimentos e descobertas importantes da nova geração de dispositivo de display e tem atraído cada vez mais atenção.
[0004] A fim de se realizar o acionamento de alta frequência de um substrato de display OLED, um substrato de display OLED com linhas de dados duplas é proposto na técnica relacionada, isso é, pixels em uma única coluna são conectados a duas linhas de dados. No entanto, apesar de um substrato de display OLED na técnica relacionada poder realizar o acionamento de alta frequência, a resolução é geralmente baixa, e não consegue corresponder à demanda referente à alta reso- lução dos dispositivos de display no mercado. Sumário
[0005] A seguir é apresentado um sumário da matéria descrita em detalhes aqui. Esse sumário não pretende limitar o escopo de proteção das reivindicações.
[0006] Um substrato de display é fornecido. O substrato de display inclui, em um plano paralelo ao substrato de display, uma pluralidade de linhas de porta, uma pluralidade de linhas de dados, uma pluralida- de de linhas de alimentação e uma pluralidade de subpixels dispostos em um substrato de base. Pelo menos um subpixel inclui um diodo de emissão de luz e um circuito de acionamento configurado para acionar o dispositivo de emissão de luz para emitir luz. O circuito de aciona- mento inclui uma pluralidade de transistores e um capacitor de arma- zenamento. O substrato de display inclui, em um plano perpendicular ao substrato de display, um substrato de base e uma pluralidade de camadas funcionais dispostas no substrato de base. A pluralidade de camadas funcionais inclui uma camada semicondutora, uma primeira camada condutora, uma segunda camada condutora, uma terceira camada condutora e uma quarta camada condutora que são dispostas sequencialmente. Uma primeira camada isolante, uma segunda cama- da isolante, uma terceira camada isolante, e uma quarta camada iso- lante são dispostas, respectivamente, entre a pluralidade de camadas funcionais. Em uma direção de extensão das linhas de porta, as linhas de alimentação são conectadas uma à outra através de pelo menos uma camada funcional.
[0007] Em uma implementação ilustrativa, em uma direção de ex- tensão das linhas de dados, as linhas de alimentação incluem uma pluralidade de linhas de subalimentação conectadas sequencialmente,
e pelo menos uma linha de subalimentação é disposta em um sub- pixel; e uma linha de subalimentação de pelo menos um subpixel inclui uma pluralidade de partes de alimentação conectadas sequencialmen- te, e existe um ângulo incluído superior a 90 graus ou inferior a 180 graus entre a pelo menos uma parte de alimentação e uma parte de alimentação conectada à parte de alimentação.
[0008] Em uma implementação ilustrativa, uma parte de alimenta- ção, da pelo menos uma parte de alimentação e da parte de alimenta- ção conectada à parte de alimentação, é disposta em paralelo às |li- nhas de dados.
[0009] Em uma implementação ilustrativa, a linha de subalimenta- ção inclui uma primeira parte de alimentação, uma segunda parte de alimentação e uma terceira parte de alimentação; a segunda parte de alimentação é configurada para conectar a primeira parte de alimenta- ção e a terceira parte de alimentação, a primeira parte de alimentação e a terceira parte de alimentação são dispostas em paralelo com as linhas de dados, um ângulo incluído entre a segunda parte de alimen- tação e a primeira parte de alimentação é superior a 90 graus e inferior a 180 graus, e um ângulo incluído entre a segunda parte de alimenta- ção e a terceira parte de alimentação é superior a 90 graus ou inferior a 180 graus.
[0010] Em uma implementação ilustrativa, a primeira parte de ali- mentação é conectada a uma terceira parte de alimentação em um subpixel localizado em uma linha anterior em uma coluna, e a terceira parte de alimentação é conectada a uma primeira parte de alimenta- ção em um subpixel localizado em uma próxima linha na mesma colu- na.
[0011] Em uma implementação ilustrativa, um comprimento de ex- tensão da primeira parte de alimentação na direção da extensão das linhas de dados é superior a uma largura média das primeira partes de alimentação, um comprimento de extensão da segunda parte de ali- mentação em uma direção oblíqua é superior a uma largura média das segundas partes de alimentação, e um comprimento de extensão da terceira parte de alimentação na direção de extensão das linhas de dados é superior a uma largura média das terceiras partes de alimen- tação. A direção oblíqua é uma direção na qual a segunda parte de alimentação e a primeira parte de alimentação apresentam o ângulo incluído entre as mesmas.
[0012] Em uma implementação ilustrativa, a largura média das ter- ceiras partes de alimentação é inferior à largura média das primeiras partes de alimentação.
[0013] Em uma implementação ilustrativa, uma distância entre uma borda da primeira parte de alimentação, próxima a um lado da terceira parte de alimentação na direção de extensão das linhas de porta, e uma borda da terceira parte de alimentação, próxima a um la- do da primeira parte de alimentação na direção de extensão das linhas de porta, é equivalente à largura média das terceiras partes de alimen- tação.
[0014] Em uma implementação ilustrativa, o substrato de display inclui, ainda, uma primeira parte de conexão, um segundo eletrodo de um capacitor de armazenamento em pelo menos um subpixel, e um segundo eletrodo de um capacitor de armazenamento em um subpixel adjacente na direção de extensão das linhas de porta, são conectados um ao outro através da primeira parte de conexão; em pelo menos um subpixel, existe uma área de sobreposição entre uma projeção orto- gráfica da segunda parte de alimentação no substrato de base, e uma projeção ortográfica do segundo eletrodo do capacitor de armazena- mento no substrato de base, ou existe uma área de sobreposição en- tre uma projeção ortográfica da segunda parte de alimentação no substrato de base e uma projeção ortográfica da primeira parte de co-
nexão no substrato de base.
[0015] Em uma implementação ilustrativa, existe uma área de so- breposição entre a projeção ortográfica da segunda parte de alimenta- ção no substrato de base e uma projeção ortográfica de um primeiro eletrodo do capacitor de armazenamento no substrato de base.
[0016] Em uma implementação ilustrativa, existe uma área de so- breposição entre a projeção ortográfica da segunda parte de alimenta- ção no substrato de base e uma projeção ortográfica das linhas de porta no substrato de base.
[0017] Em uma implementação ilustrativa, a pluralidade de transis- tores inclui um segundo transistor, e existe uma área de sobreposição entre uma projeção ortográfica da primeira parte de alimentação no substrato de base e uma projeção ortográfica do segundo transistor no substrato de base.
[0018] Em uma implementação ilustrativa, o substrato de display inclui ainda uma quinta camada isolante disposta na quarta camada condutora, e uma quinta camada condutora disposta na quinta camada isolante. A quinta camada isolante é fornecida com uma quinta via configurada para conectar a quinta camada condutora com a quarta camada condutora. Não existe qualquer área de sobreposição entre uma projeção ortográfica da quinta via no substrato de base e uma projeção ortográfica da linha de subalimentação no substrato de base.
[0019] Em uma implementação ilustrativa, em pelo menos um subpixel, existe uma área de sobreposição entre uma projeção orto- gráfica da quinta via no substrato de base e uma projeção ortográfica de uma linha de extensão virtual da primeira parte de alimentação na linha de subalimentação na direção de extensão das linhas de dados no substrato de base.
[0020] Em uma implementação ilustrativa, a primeira camada iso- lante, a segunda camada isolante, e a terceira camada isolante são fornecidas com uma oitava via configurada para permitir que a linha de dados escreva um sinal de dados na camada semicondutora. Não existe qualquer área de sobreposição entre uma projeção ortográfica da oitava via no substrato de base e as projeções ortográficas da pri- meira parte de alimentação, e da segunda parte de alimentação, na linha de subalimentação no substrato de base.
[0021] Em uma implementação ilustrativa, em pelo menos um subpixel, existe uma área de sobreposição entre a projeção ortográfica da oitava via no substrato de base e uma projeção ortográfica de uma linha de extensão virtual da terceira parte de alimentação na linha de subalimentação na direção de extensão das linhas de dados no subs- trato de base.
[0022] Em uma implementação ilustrativa, as linhas de alimenta- ção são dispostas na terceira camada condutora ou na quarta camada condutora, e as linhas de alimentação são dispostas em uma mesma camada que as linhas de dados.
[0023] Em uma implementação ilustrativa, as linhas de alimenta- ção são dispostas na terceira camada condutora e as linhas de dados são dispostas na quarta camada condutora, ou as linhas de dados são dispostas na terceira camada condutora e as linhas de alimentação são dispostas na quarta camada condutora.
[0024] Em uma implementação ilustrativa, o substrato de display inclui, ainda, uma primeira parte de conexão. Um segundo eletrodo de um capacitor de armazenamento em pelo menos um subpixel e um segundo eletrodo de um capacitor de armazenamento em um subpixel adjacente, na direção de extensão das linhas de porta, são conectados um ao outro através da primeira parte de conexão.
[0025] Em uma implementação ilustrativa, existe pelo menos uma área incluindo 2*4 subpixels. Em uma linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel, e um se-
gundo eletrodo de um capacitor de armazenamento em um segundo subpixel, são conectados um ao outro através da primeira parte de co- nexão, o segundo eletrodo do capacitor de armazenamento no segun- do primeiro subpixel é diretamente conectado a um segundo eletrodo de um capacitor de armazenamento em um terceiro subpixel, e o se- gundo eletrodo do capacitor de armazenamento no terceiro subpixel e um segundo eletrodo de um capacitor de armazenamento em um quarto subpixel são conectados um ao outro através da primeira parte de conexão. Na outra linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel é diretamente conectado a um segundo eletrodo de um capacitor de armazenamento em um se- gundo subpixel, o segundo eletrodo do capacitor de armazenamento no segundo subpixel e um segundo eletrodo de um capacitor de arma- zenamento em um terceiro subpixel são conectados um ao outro atra- vés da primeira parte de conexão, e o segundo eletrodo do capacitor de armazenamento no terceiro subpixel é diretamente conectado a um segundo eletrodo de um capacitor de armazenamento em um quarto subpixel.
[0026] Em uma implementação ilustrativa, uma camada semicon- dutora em um primeiro subpixel é espaçada de uma camada semicon- dutora em um segundo subpixel, a camada semicondutora no segundo subpixel é espaçada de uma camada semicondutora em um terceiro subpixel, e a camada semicondutora no terceiro subpixel é espaçada de uma camada semicondutora em um quarto subpixel.
[0027] Em uma implementação ilustrativa, a terceira camada con- dutora inclui um primeiro polo de um quinto transistor. Um primeiro po- lo de um quinto transistor em um primeiro subpixel é espaçado de um primeiro polo de um quinto transistor em um segundo subpixel, o pri- meiro polo do quinto transistor no segundo subpixel é espaçado de um primeiro polo de um quinto transistor em um terceiro subpixel, e o pri-
meiro polo do quinto transistor no terceiro subpixel é espaçado de um primeiro polo de um quinto transistor em um quarto subpixel.
[0028] Em uma implementação ilustrativa, existe pelo menos uma área incluindo 2*4 subpixels. Em uma linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel e um se- gundo eletrodo de um capacitor de armazenamento em um segundo subpixel são conectados um ao outro através da primeira parte de co- nexão, o segundo eletrodo do capacitor de armazenamento no segun- do subpixel é desconectado de um segundo eletrodo de um capacitor de armazenamento em um terceiro subpixel, e o segundo eletrodo do capacitor de armazenamento no terceiro subpixel e um segundo ele- trodo de um capacitor de armazenamento em um quarto subpixel são conectados um ao outro através da primeira parte de conexão. Na ou- tra linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel é desconectado de um segundo eletrodo de um capacitor de armazenamento em um segundo subpixel, o segundo ele- trodo do capacitor de armazenamento no segundo subpixel e um se- gundo eletrodo de um capacitor de armazenamento em um terceiro subpixel são conectados um ao outro através da primeira parte de co- nexão, e o segundo eletrodo do capacitor de armazenamento no ter- ceiro subpixel é desconectado de um segundo eletrodo de um capaci- tor de armazenamento em um quarto subpixel.
[0029] Em uma implementação ilustrativa, a terceira camada con- dutora inclui um primeiro polo de um quinto transistor e uma segunda parte de conexão. Em uma linha, um primeiro polo de um quinto tran- sistor em um primeiro subpixel é desconectado de um primeiro polo de um quinto transistor em um segundo subpixel, o primeiro polo do quin- to transistor no segundo subpixel e um primeiro polo de um quinto transistor em um terceiro subpixel são conectados um ao outro através da segunda parte de conexão, e o primeiro polo do quinto transistor no terceiro subpixel é desconectado de um primeiro polo de um quinto transistor em um quarto subpixel. Na outra linha, um primeiro polo de um quinto transistor em um primeiro subpixel e um primeiro polo de um quinto transistor em um segundo subpixel são conectados um ao outro através da segunda parte de conexão, o primeiro polo do quinto tran- sistor no segundo subpixel é desconectado de um primeiro polo de um quinto transistor em um terceiro subpixel, e o primeiro polo do quinto transistor no terceiro subpixel, e um primeiro polo de um quinto transis- tor em um quarto subpixel, são conectados um ao outro através da se- gunda parte de conexão.
[0030] Em uma implementação ilustrativa, na direção de extensão das linhas de porta, as linhas de alimentação são conectadas uma à outra através dos segundos eletrodos dos capacitores de armazena- mento e dos primeiros polos dos quintos transistores.
[0031] Em uma implementação ilustrativa, a quarta camada isolan- te é fornecida com as primeiras vias expondo os primeiros polos dos quintos transistores, a terceira camada isolante é fornecida com as se- gundas vias expondo os segundos eletrodos dos capacitores de arma- zenamento, as linhas de alimentação são conectadas aos primeiros polos dos quintos transistores através das primeiras vias, e os primei- ros polos dos quintos transistores são conectados aos segundos ele- trodos dos capacitores de armazenamento através das segundas vias.
[0032] Em uma implementação ilustrativa, em pelo menos um subpixel, existe uma primeira via e uma pluralidade de segundas vias, e a pluralidade de segundas vias é disposta na direção de extensão das linhas de dados. A projeção ortográfica das linhas de alimentação no substrato de base inclui uma projeção ortográfica da primeira via no substrato de base, e a projeção ortográfica do primeiro polo do quinto transistor no substrato de base inclui uma projeção ortográfica das se- gundas vias no substrato de base.
[0033] Em uma implementação ilustrativa, a camada semiconduto- ra inclui uma terceira parte de conexão. Em uma linha, uma camada semicondutora em um primeiro subpixel é desconectada de uma ca- mada semicondutora em um segundo subpixel, a camada semicondu- tora no segundo subpixel e uma camada semicondutora em um tercei- ro subpixel são conectadas uma à outra através da terceira parte de conexão, e a camada semicondutora no terceiro subpixel é desconec- tada de uma camada semicondutora em um quarto subpixel. Na outra linha, uma camada semicondutora em um primeiro subpixel e uma camada semicondutora em um segundo subpixel são conectadas uma à outra através da terceira parte de conexão, a camada semicondutora no segundo subpixel é desconectada de uma camada semicondutora em um terceiro subpixel, e a camada semicondutora no terceiro sub- pixel e uma camada semicondutora em um quarto subpixel são conec- tadas uma à outra através da terceira parte de conexão.
[0034] Em uma implementação ilustrativa, na direção de extensão das linhas de porta, as linhas de alimentação são conectadas uma à outra através da terceira parte de conexão da camada semicondutora e os segundos eletrodos dos capacitores de armazenamento.
[0035] Em uma implementação ilustrativa, a terceira camada iso- lante é fornecida com décimas primeiras vias expondo os segundos eletrodos dos capacitores de armazenamento, e a primeira camada isolante, a segunda camada isolante e a terceira camada isolante são fornecidas com décimas segundas vias expondo a terceira parte de conexão da camada semicondutora. As linhas de alimentação são co- nectadas aos segundos eletrodos dos capacitores de armazenamento através das décimas primeiras vias, e as linhas de alimentação são conectadas à terceira parte de conexão da camada semicondutora através das décimas segundas vias.
[0036] Em uma implementação ilustrativa, em pelo menos um subpixel, existe uma décima primeira via e uma pluralidade de déci- mas segundas vias. A pluralidade de décimas segundas vias é dispos- ta na direção de extensão das linhas de dados. A projeção ortográfica das linhas de alimentação no substrato de base inclui projeções orto- gráficas da décima primeira via e das décimas segundas vias no subs- trato de base.
[0037] Em uma implementação ilustrativa, a pluralidade de transis- tores inclui um primeiro transistor, um segundo transistor, um terceiro transistor, um quarto transistor, um quinto transistor, um sexto transis- tor e um sétimo transistor. Em pelo menos um subpixel, a camada se- micondutora inclui, pelo menos, uma primeira região ativa em uma po- sição na qual o primeiro transistor está localizado, uma segunda região ativa em uma posição na qual o segundo transistor está localizado, uma terceira região ativa em uma posição na qual o terceiro transistor está localizado, uma quarta região ativa em uma posição na qual o quarto transistor está localizado, uma quinta região ativa em uma posi- ção na qual o quinto transistor está localizado, uma sexta região ativa em uma posição na qual o sexto transistor está localizado, e uma sé- tima região ativa em uma posição na qual o sétimo transistor está loca- lizado. A primeira região ativa, a segunda região ativa, a terceira regi- ão ativa, a quarta região ativa, a quinta região ativa, a sexta região ati- va e a sétima região ativa são uma estrutura integrada.
[0038] Em uma implementação ilustrativa, uma distância entre a segunda região ativa e a primeira região ativa na direção de extensão das linhas de porta é menor do que uma distância entre a segunda re- gião ativa e a sétima região ativa na direção de extensão das linhas de porta.
[0039] Em uma implementação ilustrativa, a sétima região ativa e a primeira região ativa são sequencialmente dispostas em uma direção das linhas de dados até as linhas de alimentação nas quais os sinais de dados são escritos.
[0040] Em uma implementação ilustrativa, pelo menos um subpixel inclui uma primeira região, uma segunda região, e uma terceira região que são sequencialmente dispostas na direção de extensão das linhas de dados. A primeira região ativa e a sétima região ativa são dispostas em um lado da primeira região distante da segunda região, a segunda região ativa e a quarta região ativa são dispostas em um lado da pri- meira região próximo à segunda região, a terceira região ativa é dis- posta na segunda região, e a quinta região ativa e a sexta região ativa são dispostas na terceira região.
[0041] Em uma implementação ilustrativa, o primeiro polo do pri- meiro transistor é conectado a uma linha de sinal inicial, o segundo polo de um primeiro transistor T1 é conectado ao primeiro eletrodo do capacitor de armazenamento, o primeiro polo do segundo transistor é conectado ao primeiro eletrodo do capacitor de armazenamento, o se- gundo polo do segundo transistor é conectado ao segundo polo do sexto transistor, o primeiro polo do terceiro transistor é conectado ao segundo polo do quarto transistor, o segundo polo do terceiro transis- tor é conectado ao segundo polo do sexto transistor, o primeiro polo do quarto transistor é conectado a uma linha de dados, o primeiro polo do quinto transistor é conectado a uma linha de alimentação, o segundo polo do quinto transistor é conectado ao primeiro polo do terceiro tran- sistor, o segundo polo do sexto transistor é conectado a um anodo de um dispositivo de emissão de luz, o primeiro polo do sétimo transistor é conectado a uma linha de sinal inicial, o segundo polo do sétimo transistor é conectado ao anodo do dispositivo de emissão de luz; a primeira região ativa é respectivamente conectada à segunda região ativa e a sétima região ativa, a segunda região ativa é respectivamente conectada à terceira região ativa e à sexta região ativa, e a quarta re- gião ativa é respectivamente conectada à terceira região ativa e à quinta região ativa.
[0042] Em uma implementação ilustrativa, as camadas semicondu- toras de subpixels adjacentes são simétricas uma à outra na direção de extensão das linhas de porta.
[0043] Em uma implementação ilustrativa, existe pelo menos uma área incluindo 2*2 subpixels. Um formato de uma camada semicondu- tora em um primeiro subpixel em uma linha é igual a um formato de uma camada semicondutora em um segundo subpixel na outra linha, e um formato de uma camada semicondutora em um segundo subpixel em uma linha é igual a um formato de uma camada semicondutora em um primeiro subpixel na outra linha.
[0044] Em uma implementação ilustrativa, a camada semiconduto- ra inclui uma terceira parte de conexão. Uma camada semicondutora em pelo menos um subpixel é conectada a uma camada semiconduto- ra em um subpixel adjacente na direção de extensão das linhas de porta através da terceira parte de conexão.
[0045] Em uma implementação ilustrativa, a terceira parte de co- nexão é conectada à região ativa do quinto transistor.
[0046] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre uma projeção ortográfica da terceira parte de conexão no substrato de base e a projeção ortográfica das linhas de alimenta- ção no substrato de base.
[0047] Em uma implementação ilustrativa, a primeira camada iso- lante, a segunda camada isolante e a terceira camada isolante são fornecidas com décimas segundas vias expondo a terceira parte de conexão, e as linhas de alimentação são conectadas à terceira parte de conexão através das décimas segundas vias.
[0048] Em uma implementação ilustrativa, existe pelo menos uma área incluindo 2*4 subpixels. Em uma linha, uma camada semicondu- tora em um primeiro subpixel é desconectada de uma camada semi-
condutora em um segundo subpixel, a camada semicondutora no se- gundo subpixel e uma camada semicondutora em um terceiro subpixel são conectadas uma à outra através da terceira parte de conexão, e a camada semicondutora no terceiro subpixel é desconectada de uma camada semicondutora em um quarto subpixel. Na outra linha, uma camada semicondutora em um primeiro subpixel e uma camadas se- micondutora em um segundo subpixel são conectadas uma à outra através da terceira parte de conexão, a camada semicondutora no se- gundo subpixel é desconectada de uma camada semicondutora em um terceiro subpixel, e a camada semicondutora no terceiro subpixel e uma camada semicondutora em um quarto subpixel são conectadas uma à outra através da terceira parte de conexão.
[0049] Em uma implementação ilustrativa, existe pelo menos uma coluna de pixels, e na direção de extensão das linhas de dados, a li- nha de dados inclui uma pluralidade de linhas de subdados conecta- das sequencialmente; e existe pelo menos um subpixel, de modo que as duas linhas de subpixel sejam dispostas entre o subpixel e um sub- pixel adjacente na direção de extensão das linhas de porta.
[0050] Em uma implementação ilustrativa, as duas linhas de sub- dados são paralelas uma à outra.
[0051] Em uma implementação ilustrativa, em pelo menos um subpixel, a primeira camada isolante, a segunda camada isolante e a terceira camada isolante são fornecidas com oitavas vias expondo a camada semicondutora, a quarta camada isolante é fornecida com ter- ceiras vias expondo o primeiro polo do quarto transistor, a linha de da- dos é conectada ao primeiro polo do quarto transistor através da ter- ceira via, e o primeiro polo do quarto transistor é conectado à camada semicondutora através da oitava via.
[0052] Em uma implementação ilustrativa, na direção de extensão das linhas de porta, as oitavas vias dos subpixels adjacentes são si-
métricas uma à outra.
[0053] Em uma implementação ilustrativa, as linhas de dados são dispostas em uma terceira camada condutora, e as linhas de alimenta- ção são dispostas na terceira camada condutora.
[0054] Em uma implementação ilustrativa, as linhas de dados são dispostas na quarta camada condutora, e as linhas de alimentação são dispostas na terceira camada condutora ou na quarta camada condu- tora.
[0055] Em uma implementação ilustrativa, em pelo menos uma coluna dos subpixels, a linha de dados inclui uma primeira linha de subdados e uma segunda linha de subdados, que são localizadas nos dois lados da coluna de subpixels, respectivamente.
[0056] Em uma implementação ilustrativa, a linha de alimentação está localizada entre a primeira linha de subdados e a segunda linha de subdados.
[0057] Em uma implementação ilustrativa, as estruturas de pixel de subpixels adjacentes são simétricas uma à outra na direção de ex- tensão das linhas de porta.
[0058] Em uma implementação ilustrativa, existe pelo menos uma área incluindo 2*2 subpixels, onde uma estrutura de pixel de um pri- meiro subpixel em uma linha é igual a uma estrutura de pixel de um segundo subpixel na outra linha, e uma estrutura de pixel de um se- gundo subpixel em uma linha é igual a uma estrutura de pixel de um primeiro subpixel na outra linha.
[0059] Em uma implementação ilustrativa, o substrato de display inclui, ainda, uma linha de sinal de reconfiguração, uma linha de con- trole de emissão de luz e uma linha de sinal inicial; a camada semi- condutora inclui pelo menos regiões ativas dentre uma pluralidade de transistores, a primeira camada condutora inclui pelo menos uma linha de porta, uma linha de controle de emissão de luz, uma linha de sinal de reconfiguração, um primeiro eletrodo de um capacitor de armaze- namento, e eletrodos de porta dentre uma pluralidade de transistores, a segunda camada condutora inclui pelo menos uma linha de sinal ini- cial e um segundo eletrodo de um capacitor de armazenamento; e a terceira camada condutora inclui pelo menos eletrodos fonte e de dre- nagem dentre uma pluralidade de transistores, e a quarta camada condutora inclui pelo menos uma linha de dados e uma linha de ali- mentação.
[0060] Em uma implementação ilustrativa, pelo menos um subpixel inclui uma primeira região, uma segunda região e uma terceira região que são dispostas sequencialmente na direção de extensão da linha de dados; e a linha de porta, a linha de sinal inicial e a linha de sinal de reconfiguração são localizadas na primeira região, o primeiro eletrodo e o segundo eletrodo do capacitor de armazenamento são localizados na segunda região, e a linha de controle de emissão de luz é localiza- da na terceira região.
[0061] Em uma implementação ilustrativa, a segunda camada condutora inclui, ainda, um eletrodo de proteção, e em pelo menos um subpixel, existe uma área de sobreposição entre uma projeção orto- gráfica do eletrodo de proteção no substrato de base e a projeção or- tográfica das linhas de alimentação no substrato de base.
[0062] Em uma implementação ilustrativa, a linha de alimentação é conectada ao eletrodo de proteção através de uma via.
[0063] Em uma implementação ilustrativa, o eletrodo de proteção é disposto entre a linha de porta e a linha de sinal de reconfiguração na direção de extensão das linhas de dados.
[0064] Em uma implementação ilustrativa, o eletrodo de proteção inclui uma primeira parte que se estende na direção de extensão das linhas de porta e uma segunda parte se estendendo na direção de ex- tensão das linhas de dados, e uma extremidade da primeira parte pró-
xima à segunda parte é conectada a uma extremidade da segunda parte próxima à primeira parte.
[0065] Em uma implementação ilustrativa, a primeira camada con- dutora inclui ainda um bloco de porta se estendendo na direção de ex- tensão das linhas de dados. O bloco de porta é conectado à linha de porta. Na direção de extensão das linhas de dados, o bloco de porta e a segunda parte do eletrodo de proteção possuem áreas opostas entre os mesmos.
[0066] Em uma implementação ilustrativa, os eletrodos fonte e de drenagem da pluralidade de transistores incluem o primeiro polo do segundo transistor. A segunda camada isolante e a terceira camada isolante são fornecidas com as sétimas vias expondo o primeiro ele- trodo do capacitor de armazenamento. A primeira camada isolante, a segunda camada isolante e a terceira camada isolante são fornecidas com as nonas vias expondo a região ativa do segundo transistor. Uma extremidade do primeiro polo do segundo transistor é conectada ao primeiro eletrodo do capacitor de armazenamento através da sétima via, e a outra extremidade do primeiro polo do segundo transistor é conectada à região ativa do segundo transistor através da nona via.
[0067] Em uma implementação ilustrativa, existe uma área de so- breposição entre uma projeção ortográfica do primeiro polo do segun- do transistor no substrato de base e uma projeção ortográfica da linha de porta no substrato de base, e não existe área de sobreposição en- tre a projeção ortográfica do primeiro polo do segundo transistor no substrato de base e as projeções ortográficas da linha de controle de emissão de luz, a linha de sinal de reconfiguração e a linha de sinal inicial no substrato de base.
[0068] Em uma implementação ilustrativa, os eletrodos fonte e de drenagem da pluralidade de transistores incluem um primeiro polo de um primeiro transistor. A terceira camada isolante é fornecida com sextas vias expondo a linha de sinal inicial. A primeira camada isolan- te, a segunda camada isolante e a terceira camada isolante são forne- cidas com décimas vias expondo a região ativa do primeiro transistor. Uma extremidade do primeiro polo do primeiro transistor é conectada à linha de sinal inicial através da sexta via, e a outra extremidade do primeiro polo do primeiro transistor é conectada à região ativa do pri- meiro transistor através da décima via.
[0069] Em uma implementação ilustrativa, existe uma área de so- breposição entre uma projeção ortográfica do primeiro polo do primeiro transistor no substrato de base e uma projeção ortográfica da linha de sinal de reconfiguração no substrato de base, e não existe qualquer área de sobreposição entre a projeção ortográfica do primeiro polo do primeiro transistor no substrato de base e as projeções ortográficas da linha de porta e da linha de controle de emissão de luz no substrato de base.
[0070] Em uma implementação ilustrativa, o substrato de display inclui, ainda, uma quinta camada isolante disposta na quarta camada condutora e uma quinta camada condutora disposta na quinta camada isolante. A quarta camada condutora inclui, ainda, um eletrodo de co- nexão, e os eletrodos fonte e de drenagem da pluralidade de transisto- res incluem um segundo polo de um sexto transistor. A quarta camada isolante é fornecida com as quartas vias expondo o segundo polo do sexto transistor, e a quinta camada isolante é fornecida com as quintas vias expondo o eletrodo de conexão. O eletrodo de conexão é conec- tado ao segundo polo do sexto transistor através da quarta via, e a quinta camada condutora é conectada ao eletrodo de conexão através da quinta via.
[0071] Em uma implementação ilustrativa, existe uma área de so- breposição entre uma projeção ortográfica do eletrodo de conexão no substrato de base e uma projeção ortográfica do primeiro polo do se-
gundo transistor no substrato de base.
[0072] Em uma implementação ilustrativa, pelo menos um subpixel inclui pelo menos: uma primeira via expondo um primeiro polo de um quinto transistor, a primeira via sendo configurada para conectar o primeiro polo do quinto transistor a uma linha de alimentação; uma se- gunda via expondo um segundo eletrodo de um capacitor de armaze- namento, a segunda via sendo configurada para conectar o segundo eletrodo ao primeiro polo do quinto transistor; uma terceira via expon- do um primeiro polo de um quarto transistor, a terceira via sendo con- figurada para conectar o primeiro polo do quarto transistor à linha de dados; uma quarta via expondo um segundo polo de um sexto transis- tor, a quarta via sendo configurada para conectar o segundo polo do sexto transistor a um eletrodo de conexão; uma quinta via expondo o eletrodo de conexão, a quinta via sendo configurada para conectar o eletrodo de conexão a um anodo da quinta camada condutora; uma sexta via expondo a linha de sinal inicial, a sexta via sendo configura- da para conectar a linha de sinal inicial a um primeiro polo de um pri- meiro transistor; uma sétima via expondo um primeiro eletrodo do ca- pacitor de armazenamento, a sétima via sendo configurada para co- nectar o primeiro eletrodo a um primeiro polo de um segundo transis- tor; uma oitava via expondo uma região ativa do quarto transistor, a oitava via sendo configurada para conectar a região ativa do quarto transistor ao primeiro polo do quarto transistor; uma nona via expondo uma região ativa do segundo transistor, a nona via sendo configurada para conectar a região ativa do segundo transistor ao primeiro polo do segundo transistor; e uma décima via expondo uma região ativa do primeiro transistor, a décima via sendo configurada para conectar a região ativa do primeiro transistor ao primeiro polo do primeiro transis- tor.
[0073] Em uma implementação ilustrativa, pelo menos um subpixel inclui, pelo menos: uma décima primeira via expondo o segundo ele- trodo do capacitor de armazenamento, a décima primeira via sendo configurada para conectar o segundo eletrodo à linha de alimentação; e uma décima segunda via expondo uma terceira parte de conexão, a décima segunda via sendo configurada para conectar a terceira parte de conexão à linha de alimentação.
[0074] Um dispositivo de display, incluindo o substrato de display mencionado acima, é fornecido.
[0075] Um método de fabricação de um substrato de display é for- necido e configurado para fabricar o substrato de display de acordo com qualquer uma das reivindicações 1 a 69. O substrato de display inclui, em um plano paralelo ao substrato de display, linhas de porta, linhas de dados, linhas de alimentação e uma pluralidade de subpixels dispostos em um substrato de base. Pelo menos um subpixel inclui um dispositivo de emissão de luz e um circuito de acionamento configura- do para acionar o dispositivo de emissão de luz para emitir luz, e o cir- cuito de acionamento inclui uma pluralidade de transistores e um ca- pacitor de armazenamento.
[0076] O método inclui: fornecer um substrato de base; e formar uma pluralidade de camadas funcionais no substrato de base, a plura- lidade de camadas funcionais incluindo uma camada semicondutora, uma primeira camada condutora, uma segunda camada condutora, uma terceira camada condutora, e uma quarta camada condutora que são dispostas sequencialmente, uma primeira camada isolante, uma segunda camada isolante, uma terceira camada isolante e uma quarta camada isolante sendo respectivamente dispostas entre a pluralidade de camadas funcionais, e em uma direção de extensão das linhas de porta, as linhas de alimentação sendo conectadas uma à outra através de pelo menos uma camada funcional.
[0077] Outros aspectos se tornarão aparentes depois da leitura e compreensão dos desenhos em anexo de da descrição detalhada.
Breve Descrição dos Desenhos
[0078] Os desenhos em anexo são utilizados para fornecer uma compreensão das soluções técnicas da presente descrição e formam uma parte da especificação. Juntamente com as modalidades da pre- sente descrição, são utilizados para explicar as soluções técnicas da presente descrição e não constituem uma limitação às soluções técni- cas da presente descrição.
[0079] A figura 1 é um diagrama estrutural esquemático de um substrato de display, de acordo com a presente descrição;
[0080] A figura 2 é uma vista lateral de um subpixel em um subs- trato de display, de acordo com a presente descrição;
[0081] A figura 3 é uma vista superior de um subpixel em um subs- trato de display, de acordo com a presente descrição;
[0082] A figura 4A é um diagrama de circuito equivalente de um circuito de acionamento, de acordo com a presente descrição;
[0083] A figura 4B é um diagrama de temporização de operação de um circuito de acionamento, de acordo com a presente descrição;
[0084] A figura 5 é uma vista superior de uma pluralidade de sub- pixels em um substrato de display, de acordo com a presente descri- ção;
[0085] A figura 6A é uma vista superior de um subpixel correspon- dendo à Implementação |.
[0086] A figura 6B é outra vista superior de um subpixel corres- pondendo à Implementação |;
[0087] A figura 7A é uma vista superior de uma segunda camada metálica correspondendo à Implementação |;
[0088] A figura 7B e uma vista superior de uma terceira camada metálica correspondendo à Implementação |;
[0089] A figura 8A é uma vista superior de um subpixel correspon-
dendo à Implementação |l;
[0090] A figura 8B é outra vista superior de um subpixel corres- pondendo à Implementação |l;
[0091] A figura 9A é uma vista superior de uma segunda camada metálica correspondendo à Implementação |l;
[0092] A figura 9B é uma vista superior de uma terceira camada metálica correspondendo à Implementação |l;
[0093] A figura 10 é outra vista superior de uma pluralidade de subpixels em um substrato de display, de acordo com a presente des- crição;
[0094] A figura 11 é um fluxograma de um método de fabricação de um substrato de display, de acordo com a presente descrição;
[0095] A figura 12 é um primeiro diagrama esquemático de fabri- cação de um substrato de display, de acordo com a presente descri- ção;
[0096] A figura 13 é um segundo diagrama esquemático de fabri- cação de um substrato de display, de acordo com a presente descri- ção;
[0097] A figura 14A é um terceiro diagrama esquemático de fabri- cação de um substrato de display, de acordo com a presente descri- ção;
[0098] A figura 14B é outro terceiro diagrama esquemático de fa- bricação de um substrato de display, de acordo com a presente des- crição;
[0099] A figura 15A é um quarto diagrama esquemático de fabrica- ção de um substrato de display, de acordo com a presente descrição;
[00100] A figura 15B é outro diagrama esquemático de fabricação de um substrato de display, de acordo com a presente descrição;
[00101] A figura 16A é um quinto diagrama esquemático de fabrica- ção de um substrato de display, de acordo com a presente descrição;
[00102] A figura 16B é outro quinto diagrama esquemático de fabri- cação de um substrato de display, de acordo com a presente descri- ção;
[00103] A figura 17 é uma vista superior de uma pluralidade de subpixels em outro substrato de display, de acordo com a presente descrição;
[00104] A figura 18 é uma vista em corte de uma pluralidade de subpixels em outro substrato de display, de acordo com a presente descrição;
[00105] A figura 19 é uma vista superior parcial de um subpixel em outro substrato de display, de acordo com a presente descrição;
[00106] A figura 20 é outra vista superior parcial de um subpixel em outro substrato de display, de acordo com a presente descrição;
[00107] A figura 21 é uma vista superior parcial adicional de um subpixel em outro substrato de display, de acordo com a presente descrição;
[00108] A figura 22 é um fluxograma de um método de fabricação de outro substrato de display, de acordo com a presente descrição;
[00109] A figura 23 é um diagrama esquemático de fabricação de uma região ativa de outro substrato de display, de acordo com a pre- sente descrição;
[00110] A figura 24 é um diagrama esquemático de fabricação de uma primeira camada isolante e uma primeira camada metálica de ou- tro substrato de display, de acordo com a presente descrição;
[00111] A figura 25 é um diagrama esquemático de fabricação de uma segunda camada isolante e uma segunda camada metálica de outro substrato de display, de acordo com a presente descrição;
[00112] A figura 26 é um diagrama esquemático de fabricação de uma terceira camada isolante de outro substrato de display, de acordo com a presente descrição.
Descrição Detalhada
[00113] Uma pluralidade de modalidades é descrita na presente descrição, mas a descrição é ilustrativa em vez de limitadora, e é óbvio para os versados na técnica que pode haver mais modalidades e solu- ções de implementação dentro do escopo das modalidades descritas na presente descrição. Apesar de muitas possíveis combinações das características serem ilustradas nos desenhos e discutidas na Descri- ção Detalhada, muitas outras combinações das características descri- tas também são possíveis. A menos que especificamente limitado, qualquer característica ou elemento de qualquer modalidade pode ser utilizado em combinação com, ou no lugar de, qualquer outra caracte- rística ou elemento de qualquer outra modalidade.
[00114] A presente descrição inclui e contempla as combinações com características e elementos conhecidos dos versados na técnica. As modalidades, características e elementos já descritos nessa descri- ção também podem ser combinados com quaisquer outras caracterís- ticas ou elementos convencionais para formar uma solução inventiva singular definida pelas reivindicações. Qualquer característica ou ele- mento de qualquer modalidade também pode ser combinado com as características ou elementos de outras soluções inventivas para formar outra solução inventiva singular definida pelas reivindicações. Portan- to, deve ser compreendido que qualquer uma das características ilus- tradas e/ou discutidas na presente descrição podem ser implementa- das individualmente ou em qualquer combinação adequada. Portanto, as modalidades não são, de outra forma, limitadas exceto de acordo com as reivindicações em anexo e suas equivalências. Ainda, várias modificações e mudanças podem ser realizadas dentro do escopo de proteção das reivindicações em anexo.
[00115] Ainda, quando da descrição de modalidades representati- vas, a especificação pode ter apresentado um método e/ou um pro-
cesso como uma sequência específica de etapas. No entanto, até on- de o método ou o processo não depende da ordem específica de eta- pas descrito aqui, o método ou processo não deve ser limitado à or- dem específica das etapas descritas. Como os versados na técnica compreenderão, outras ordens de etapas também são possíveis. Por- tanto, a ordem específica de etapas apresentada na especificação não deve ser interpretada como limitadora das reivindicações. Ainda, as reivindicações do método e/ou processo não devem ser limitadas à realização de suas etapas na ordem escrita, e os versados na técnica podem compreender com facilidade que essas ordens podem variar e ainda permanecer dentro do espírito e escopo da presente descrição.
[00116] A menos que definido o contrário, os termos técnicos ou termos científicos utilizados nas modalidades da presente invenção devem ter significados comuns como os considerados pelos versados na técnica à qual a presente invenção pertence. As palavras "primei- ro", "segundo" e similares, utilizadas nas modalidades da presente in- venção não representam qualquer ordem, quantidade ou importância, mas são meramente utilizadas para distinguir entre diferentes compo- nentes. Palavras similares tal como "incluindo" ou "compreendendo" significam que elementos ou artigos que antecedem as palavras co- brem os elementos ou artigos listados depois das palavras e suas equivalências, e não excluem outros elementos ou artigos. Palavras similares, tal como "conectar" ou "conexão" não estão limitadas às co- nexões físicas ou mecânicas, mas podem incluir conexões elétricas, direta ou indireta. "Para cima", "para baixo", "para a esquerda", "para a direita", etc. só são utilizadas para representar uma relação de posição relativa que pode mudar quando uma posição absoluta de um objeto sendo descrito é alterada.
[00117] O termo "cerca de" significa aqui que o limite não é deter- minado de forma estrita e um valor dentro da faixa de erros de proces-
so e medição é permitido. O termo "equivalente" aqui se refere a um estado no qual uma razão de uma dimensão para outra dimensão é de 0,8 a 1,2.
[00118] Algumas modalidades da presente descrição fornecem um substrato de display. O substrato de display inclui, em um plano para- lelo ao substrato de display, linhas de porta, linhas de dados, linhas de alimentação e uma pluralidade de subpixels dispostos em um substra- to de base. Pelo menos um subpixel inclui um dispositivo de emissão de luz e um circuito de acionamento configurado para acionar o dispo- sitivo de emissão de luz para emitir luz. O circuito de acionamento in- clui uma pluralidade de transistores e um capacitor de armazenamen- to. O substrato de display inclui, em um plano perpendicular ao subs- trato de display, um substrato de base e uma pluralidade de camadas funcionais dispostas no substrato de base. A pluralidade de camadas funcionais inclui uma camada semicondutora, uma primeira camada condutora, uma segunda camada condutora, uma terceira camada condutora e uma quarta camada condutora que são dispostas sequen- cialmente. Uma primeira camada isolante, uma segunda camada iso- lante, uma terceira camada isolante e uma quarta camada isolante são dispostas respectivamente entre a pluralidade de camadas funcionais, e em uma direção de extensão das linhas de porta, as linhas de ali- mentação são conectadas uma à outra através de pelo menos uma camada funcional. Em uma modalidade ilustrativa, o substrato de dis- play inclui ainda uma quinta camada isolante disposta na quarta ca- mada condutora e uma quinta camada condutora disposta na quinta camada isolante.
[00119] A figura 1 é um diagrama estrutural esquemático de um substrato de display, de acordo com a presente descrição, a figura 2 é uma vista lateral de um subpixel em um substrato de display, de acor- do com a presente descrição, e a figura 3 é uma vista superior de um subpixel em um substrato de display, de acordo com a presente des- crição. Como ilustrado nas figuras de 1 a 3, em um plano paralelo ao substrato de display, o substrato de display, de acordo com a presente descrição, é fornecido com uma linha de porta G, uma linha de dados D, uma linha de alimentação VDD, uma linha de sinal de reconfigura- ção Reset, uma linha de controle de emissão de luz EM, uma linha de sinal inicial Vinit e uma pluralidade de subpixels P. Cada subpixel in- clui: um dispositivo de emissão de luz e um circuito de acionamento configurado para acionar o dispositivo de emissão de luz para emitir luz. O circuito de acionamento inclui uma pluralidade de transistores e um capacitor de armazenamento. Em um plano perpendicular ao subs- trato de display, o substrato de display inclui: um substrato de base 10, e uma camada semicondutora 20, uma primeira camada metálica 30, uma segunda camada metálica 40, uma terceira camada metálica 50, uma quarta camada metálica 60 e uma quinta camada metálica 70 que são dispostas no substrato de base 10 e isoladas uma da outra. A pri- meira camada metálica 30 serve como a primeira camada condutora, a segunda camada metálica 40 serve como a segunda camada conduto- ra, a terceira camada metálica 50 serve como a terceira camada con- dutora, a quarta camada metálica 60 serve como a quarta camada condutora, e a quinta camada metálica 70 serve como a quinta cama- da condutora. Em uma modalidade ilustrativa, o substrato de display inclui uma área de display (AA) e uma área de estrutura localizada em uma periferia da área de display. A área de display inclui uma plurali- dade de subpixels de display, e a área de estrutura inclui uma plurali- dade de subpixels Dummy. Os subpixels descritos aqui fazem referên- cia aos subpixels de display na área de display.
[00120] Em uma modalidade ilustrativa, a camada semicondutora pode incluir regiões ativas dentre a pluralidade de transistores. À primeira camada metálica 30 pode incluir a linha de porta G, a linha de controle de emissão de luz EM, a linha de sinal de reconfiguração Re- set, um primeiro eletrodo C1 do capacitor de armazenamento e eletro- dos de porta da pluralidade de transistores. A segunda camada metáli- ca 40 pode incluir a linha de sinal inicial Vinit e um segundo eletrodo C2 do capacitor de armazenamento. A terceira camada metálica 50 pode incluir primeiros polos e segundos polos da pluralidade de tran- sistores. A quarta camada metálica 60 pode incluir a linha de dados D e a linha de alimentação VDD. A quinta camada metálica 70 pode in- cluir um anodo do dispositivo de emissão de luz.
[00121] Em uma modalidade ilustrativa, na direção de extensão da linha de dados, a linha de dados pode incluir uma pluralidade de linhas de subdados conectadas sequencialmente, e a pluralidade de linhas de subdados corresponde à pluralidade de subpixels. Existe pelo me- nos um subpixel, de modo que duas linhas de subdados sejam dispos- tas entre o subpixel e um subpixel adjacente na direção de extensão da linha de porta. Em uma modalidade ilustrativa, as duas linhas de subdados são paralelas uma à outra.
[00122] Como ilustrado na figura 1, em uma modalidade ilustrativa, M linhas * N colunas dos subpixels, N colunas de linhas de dados D1- DN, N colunas de linhas de alimentação VDD1-VDDN, M linhas de li- nhas de porta G1-GM, M-1 linhas de linhas de controle de emissão de luz EM1I-EMM-1, uma linha de sinal de reconfiguração Reset e uma linha de sinal inicial Vinit podem ser dispostas no substrato de display. O substrato de display pode incluir ainda: um acionador de dados con- figurado para fornecer sinais de dados para as linhas de dados, um acionador de digitalização configurado para fornecer sinais de digitali- zação para as linhas de porta, um acionador de emissão de luz confi- gurado para fornecer sinais de controle de emissão de luz para as li- nhas de controle de emissão de luz, e um controlador de temporização configurado para fornecer sinais de acionamento para o acionador de dados, o acionador de digitalização e o acionador de emissão de luz.
[00123] Em algumas possíveis implementações, como ilustrado na figura 1, circuitos de acionamento na coluna i de subpixels são conec- tados à coluna i da linha de dados. Cada coluna da linha de dados in- clui uma primeira linha de subdados DO e uma segunda linha de sub- dados DE. A primeira linha de subdados DOi e a segunda linha de subdados DEi na coluna i da linha de dados são localizadas nos dois lados da coluna i de subpixels, respectivamente e 1 <i <N, Né o nú- mero de colunas no total de subpixels.
[00124] Em algumas possíveis implementações, duas linhas de subdados são dispostas entre duas colunas adjacentes de subpixels, isso é, uma primeira linha de subdados DO de uma coluna de sub- pixels e uma segunda linha de subdados DE da coluna adjacente de subpixels são dispostas entre duas colunas adjacentes de subpixels, ou uma segunda linha de subdados DE de uma coluna de subpixels e uma primeira linha de subdados DO da coluna adjacente de subpixels são dispostas entre duas colunas adjacentes de subpixels.
[00125] Por exemplo, a primeira linha de subdados DOi da coluna i da linha de dados está localizada em um lado da coluna i de subpixels próxima à coluna i + 1 de subpixels, e a primeira linha de subdados DOi + 1 da coluna i + 1 da linha de dados está localizada em um lado da coluna i + 1 de subpixels próxima à coluna i de subpixels. Alternati- vamente, a segunda linha de subdados DEi da coluna i da linha de da- dos está localizada em um lado da coluna i de subpixels próxima à co- luna i + 1 de subpixels, e a segunda linha de subdados DEi + 1 da co- luna i + 1 da linha de dados está localizada em um lado da coluna i + 1 de subpixels próxima à coluna i de subpixels.
[00126] Em algumas possíveis implementações, o substrato de ba- se 10 pode ser um substrato subjacente rígido ou um substrato subja- cente flexível. O substrato subjacente rígido pode ser, mas não está limitado a uma ou mais das folhas de vidro e metal. O substrato subja- cente flexível pode ser, mas não está limitado a um ou mais dentre te- reftalato de polietileno, tereftalato de etileno, poliéter éter cetona, poli- estireno, policarbonato, poliacrilato, poliariléster, poliimida, cloreto de polivinila, polietileno e fibras têxteis.
[00127] Em algumas possíveis implementações, um material de fa- bricação da camada semicondutora 20 pode ser polissilício ou óxidos de metal, que não estão limitados na presente descrição.
[00128] Em algumas possíveis implementações, um material de fa- bricação da primeira camada metálica pode ser material metálico, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00129] Em algumas possíveis implementações, um material de fa- bricação da segunda camada metálica pode ser material metálico, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00130] Em algumas possíveis implementações, um material de fa- bricação da terceira camada metálica pode ser material metálico, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00131] Em algumas possíveis implementações, um material de fa- bricação da quarta camada metálica pode ser material metálico, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00132] Em algumas possíveis implementações, um material de fa- bricação da quinta camada metálica pode ser material metálico, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00133] A figura 4A é um diagrama de circuito equivalente de um circuito de acionamento, de acordo com a presente descrição, e a figu-
ra 4B é um diagrama de temporização de operação de um circuito de acionamento de acordo com a presente descrição. Como ilustrado nas figuras 4A e 4B, a figura 4A ilustra um exemplo de circuitos de acio- namento incluídos na coluna i de subpixels e a coluna i + 1 de sub- pixels. O circuito de acionamento, de acordo com a presente descri- ção, pode ser uma estrutura 7T1C, e pode incluir: um primeiro transis- tor T1 até um sétimo transistor T7, e um capacitor de armazenamento C, onde o capacitor de armazenamento C inclui um primeiro eletrodo C1 e um segundo eletrodo C2.
[00134] Em uma implementação ilustrativa, especificamente, um eletrodo de porta do primeiro transistor T1 é conectado à linha de sinal de reconfiguração Reset, um primeiro polo do primeiro transistor T1 é conectado à linha de sinal inicial Vinit, e um segundo polo do primeiro transistor T1 é conectado ao primeiro eletrodo C1 do capacitor de ar- mazenamento C. Um eletrodo de porta do segundo transistor T2 é co- nectado à linha de porta G, um primeiro polo do segundo transistor T2 é conectado ao primeiro eletrodo C1 do capacitor de armazenamento C, e um segundo polo do segundo transistor T2 é conectado a um se- gundo polo do sexto transistor T6. Um eletrodo de porta do terceiro transistor T3 é conectado ao primeiro eletrodo C1 do capacitor de ar- mazenamento C, um primeiro polo do terceiro transistor T3 é conecta- do a um segundo polo do quarto transistor T4 e um segundo polo do terceiro transistor T3 é conectado ao segundo polo do sexto transistor T6. Um eletrodo de porta do quarto transistor T4 é conectado à linha de porta G, e um primeiro polo do quarto transistor T4 é conectado à linha de dados D. Um eletrodo de porta do quinto transistor T5 é co- nectado à linha de controle de emissão de luz EM, um primeiro polo do quinto transistor T5 é conectado à linha de alimentação VDD, e um segundo polo do quinto transistor T5 é conectado ao primeiro polo do terceiro transistor T3. Um eletrodo de porta do sexto transistor T6 é conectado à linha de controle de emissão de luz EM, e o segundo polo do sexto transistor T6 é conectado a um anodo de um dispositivo de emissão de luz. Um eletrodo de porta do sétimo transistor T7 é conec- tado à linha de sinal de reconfiguração Reset, um primeiro polo do sé- timo transistor T7 é conectado ao anodo do dispositivo de emissão de luz. O segundo eletrodo C2 do capacitor de armazenamento é conec- tado à linha de alimentação VDD, e um catodo do dispositivo de emis- são de luz OLED é conectado a um terminal de alimentação de baixo nível VSS.
[00135] Em uma modalidade ilustrativa, o terceiro transistor T3 é um transistor de acionamento, outros transistores além do terceiro transistor T3 são todos transistores de comutação, e o primeiro transis- tor T1 até o sétimo transistor T7 podem ser todos transistores tipo P ou transistores tipo N, que não estão limitados na presente descrição.
[00136] Tomando-se o caso como um exemplo no qual o primeiro transistor T1 até o sétimo transistor T7 são todos transistores tipo P, o processo de trabalho do circuito de acionamento pode incluir um pri- meiro estágio P1 (um estágio de reconfiguração), um segundo estágio P2 (um estágio de escrita) e um terceiro estágio P3 (um estágio de emissão de luz).
[00137] No primeiro estágio P1 (o estágio de reconfiguração), a li- nha de sinal de reconfiguração Reset fornece um nível efetivo, o pri- meiro transistor T1 até o sétimo transistor T7 são ligados, e um sinal inicial fornecido pela linha de sinal inicial Vinit inicializa um sinal do se- gundo polo do sexto transistor T6 e um sinal do primeiro eletrodo C1.
[00138] No segundo estágio P2 (o estágio de escrita), a linha de porta G fornece um nível efetivo, o segundo transistor T2 e o quarto transistor T4 são ligados, um sinal de dados fornecido pela linha de dados D é escrito no primeiro polo do terceiro transistor T3, e sinais do eletrodo de porta e do segundo polo do segundo transistor T2 são cri-
ados para terem o mesmo potencial, para permitir que o terceiro tran- sistor T3 seja ligado.
[00139] No terceiro estágio P3 (o estágio de emissão de luz), a li- nha de controle de emissão de luz EM fornece um nível efetivo, o quin- to transistor T5 e o sexto transistor T6 são ligados, e a linha de alimen- tação VDD fornece uma corrente de acionamento para o dispositivo de emissão de luz OLED para acionar o dispositivo de emissão de luz pa- ra emitir luz.
[00140] Em algumas possíveis implementações, como ilustrado na figura 4A, o dispositivo de emissão de luz na presente descrição pode ser um OLED.
[00141] O substrato de display, de acordo com a presente descri- ção, é fornecido com uma linha de porta, uma linha de dados, uma |i- nha de alimentação, uma linha de sinal de reconfiguração, uma linha de controle de emissão de luz, uma linha de sinal inicial, e uma plurali- dade de subpixels. Cada subpixel inclui: um dispositivo de emissão de luz, e um circuito de acionamento configurado para acionar o dispositi- vo de emissão de luz para emitir luz. O circuito de acionamento pode incluir uma pluralidade de transistores e um capacitor de armazena- mento. O substrato de display pode incluir um substrato de base, e uma camada semicondutora, uma primeira camada metálica, uma se- gunda camada metálica, uma terceira camada metálica, uma quarta camada metálica e uma quinta camada metálica que são sequencial- mente dispostas no substrato de base e são isoladas uma da outra. A camada semicondutora inclui regiões ativas da pluralidade de transis- tores. A primeira camada metálica inclui a linha de porta, a linha de controle de emissão de luz, a linha de sinal de reconfiguração, o pri- meiro eletrodo do capacitor de armazenamento, e os eletrodos de por- ta da pluralidade de transistores. A segunda camada metálica inclui a linha de sinal inicial e o segundo eletrodo do capacitor de armazena-
mento. A terceira camada metálica inclui eletrodos fonte e de drena- gem da pluralidade de transistores A quarta camada metálica inclui a linha de dados e a linha de alimentação. A quinta camada metálica in- clui o anodo do dispositivo de emissão de luz. A coluna i de subpixels é conectada à coluna i da linha de dados. Cada coluna da linha de da- dos inclui uma primeira linha de subdados e uma segunda linha de subdados. Uma primeira linha de subdados e uma segunda linha de subdados na coluna i da linha de dados são localizadas em dois lados de subpixels de coluna |, respectivamente, 1 <i < N, N sendo o número total de colunas de subpixels.
[00142] Na presente descrição, cinco camadas metálicas são dis- postas, e pela disposição da linha de dados e da linha de alimentação em camadas diferentes a partir dos eletrodos fonte e de drenagem da pluralidade de transistores, o volume ocupado pelos subpixels e linhas de dados conectadas aos subpixels pode ser reduzido, aperfeiçoando, assim, a resolução do substrato de display OLED acionado por alta frequência.
[00143] Em algumas possíveis implementações, como ilustrado na figura 3, cada subpixel no substrato de display, de acordo com a pre- sente descrição, pode ser dividido em uma primeira região R1, uma segunda região R2 e uma terceira região R3 que são dispostas se- quencialmente na direção de extensão da linha de dados.
[00144] O capacitor de armazenamento é localizado na segunda região R2. A primeira região R1 e a terceira região R3 são localizadas em dois lados da segunda região R2, respectivamente. A linha de sinal inicial Vinit, a linha de porta G e a linha de sinal de reconfiguração Re- set conectadas ao circuito de acionamento do subpixel estão localiza- das na primeira região R1. A linha de controle de emissão de luz EM conectada ao circuito de acionamento do subpixel está localizada na terceira região R3.
[00145] Os circuitos de acionamento dos subpixels adjacentes na mesma coluna são conectados a diferentes linhas de subdados, isso é, se o subpixel na linha i e na coluna j for conectado à primeira linha de subdados DOj na coluna j da linha de dados, o subpixel na linha i + 1 e na coluna j é conectado à segunda linha de subdados DEj na colu- na j da linha de dados; e se o subpixel na linha i e coluna j for conec- tado à segunda linha de subdados DEj na coluna j da linha de dados, o subpixel na linha i + 1 e coluna j é conectado à primeira linha de sub- dados DOj na coluna j da linha de dados.
[00146] Em algumas possíveis implementações, como pode ser ob- servado a partir da figura 1 e da figura 3, os circuitos de acionamento da coluna i de subpixels também são conectados à coluna i da linha de alimentação, 1 <i < N. A coluna i da linha de alimentação VDDi está localizada entre a primeira linha de subdados DOi e a segunda linha de subdados DEI na coluna i da linha de dados.
[00147] A figura5 é uma vista superior de uma pluralidade de sub- pixels em um substrato de display, de acordo com a presente descri- ção. Como ilustrado na figura 5, as estruturas de pixel dos subpixels adjacentes na mesma linha são espelhadas simetricamente uma à ou- tra em torno de uma linha central CL de duas linhas de subdados entre os subpixels adjacentes. A estrutura de pixel do subpixel localizado na linha i e coluna j é igual à estrutura de pixel do subpixel localizado na linha i e coluna j + 2. A estrutura de pixel do subpixel localizado na li- nha i e coluna j + 1 é igual à estrutura de pixel do subpixel localizado na linha i e coluna j + 3. A estrutura de pixel do subpixel localizado na linha i e coluna j é igual à estrutura de pixel do subpixel localizado na linha i + 1 e coluna j + 1. A estrutura de pixel do subpixel localizado na linha i e coluna j + 1 é igual à estrutura de pixel do subpixel localizado na linha i + 1 e coluna j. Aqui, as estruturas de pixel sendo iguais, in- clui, mas não está limitado a formatos gerais, à relação de conexão das partes respectivas e tendências de fluxo de sinal iguais.
[00148] Como ilustrado na figura 5, as linhas de alimentação nas duas colunas adjacentes são espelhadas simetricamente em torno de uma linha central entre as linhas de alimentação nas duas colunas ad- jacentes, isso é, as linhas de alimentação de subpixels adjacentes são simétricas uma à outra. A linha central CL das duas linhas de subda- dos localizada entre o subpixel na linha i e coluna j e o subpixel na li- nha i e coluna j + 1 e a linha central localizada entre a linha de alimen- tação na coluna j e a linha de alimentação na coluna j + 1 podem ser a mesma linha central.
[00149] Em algumas possíveis implementações, como ilustrado na figura 5, tomando-se oito subpixels em duas linhas e quatro colunas (uma área incluindo 2*4 subpixels) como um exemplo, a linha de ali- mentação na coluna i inclui uma pluralidade de linhas de subalimenta- ção interconectadas, S1 a SN. A pluralidade de linhas de subalimenta- ção corresponde a todos os subpixels em cada coluna de subpixels, um por um, e a pluralidade de linhas de subalimentação é respectiva- mente disposta na pluralidade de subpixels na coluna.
[00150] Em uma modalidade ilustrativa, o formato da linha de suba- limentação que corresponde ao subpixel na linha i e coluna j, depois de ter sido espelhada ao longo da linha central da primeira linha de subdados e da segunda linha de subdados na linha de dados na colu- na j, é igual ao formato da linha de subalimentação que corresponde ao subpixel na linha i + 1 e coluna j. Aqui, os formatos das linhas de alimentação serem iguais inclui, mas não está limitado a, formatos ge- rais, relação de conexão das partes respectivas e tendências de fluxo de sinal serem iguais.
[00151] Em uma modalidade ilustrativa, cada linha de subalimenta- ção pode incluir uma primeira parte de alimentação SS1, uma segunda parte de alimentação SS2 e uma terceira parte de alimentação SS3 dispostas sequencialmente em uma segunda direção. A segunda parte de alimentação SS2 é configurada para conectar a primeira parte de alimentação SS1 e a terceira parte de alimentação SS3. A primeira parte de alimentação SS1 e a terceira parte de alimentação SS3 po- dem ser dispostas em paralelo à linha de dados. Um ângulo incluído entre a segunda parte de alimentação SS2 e a primeira parte de ali- mentação SS1 é superior a 90 graus e inferior a 180 graus para formar uma linha de subalimentação em zigue-zague. A segunda direção é a direção de extensão da linha de dados.
[00152] Aqui, "paralelo" se refere a um estado no qual duas linhas retas formam um ângulo de — 10 graus ou mais e 10 graus ou menos, e, dessa forma, inclui, ainda, um estado no qual o ângulo é de — 5 graus ou mais, e 5 graus ou menos. Ainda, "vertical" se refere a um estado no qual duas linhas retas formam um ângulo de 80 graus ou mais, e 100 graus ou menos, e, dessa forma, inclui também um estado de um ângulo ter 85 graus ou mais, e 95 graus ou menos. Aqui, a pri- meira parte de alimentação sendo paralela à linha de dados significa que uma parte de corpo principal da primeira parte de alimentação é paralela a uma parte de corpo principal da linha de dados, sem limitar uma borda da primeira parte de alimentação a ser paralela a uma bor- da da linha de dados. A borda da primeira parte de alimentação e a borda da linha de dados podem ser desiguais devido a erros de pro- cesso. Uma área de conexão, onde a primeira parte de alimentação e a segunda parte de alimentação são conectadas uma à outra, pode pertencer à primeira parte de alimentação ou pode pertencer à segun- da parte de alimentação.
[00153] Em uma modalidade ilustrativa, a primeira parte de alimen- tação SS1, a segunda parte de alimentação SS2, e a terceira parte de alimentação SS3 podem ser uma estrutura integrada.
[00154] Como ilustrado na figura 5, um comprimento de extensão da primeira parte de alimentação SS1 na segunda direção é maior do que a largura média da primeira parte de alimentação SS1, um com- primento de extensão da segunda parte de alimentação SS2 em uma direção oblíqua é maior do que uma largura média da segunda parte de alimentação SS2, e um comprimento de extensão da terceira parte de alimentação SS3 na segunda direção é maior do que uma largura média da terceira parte de alimentação SS3. A direção oblíqua é uma direção na qual a segunda parte de alimentação e a primeira parte de alimentação possuem o ângulo incluído entre as mesmas. A largura média da terceira parte de alimentação SS3 é menor do que a largura média da primeira parte de alimentação SS1. Isso, por um lado, serve para representar a estrutura de pixel, e, por outro lado, é devido ao fato de a terceira parte de alimentação SS3 estar relativamente próxi- ma da linha de dados, e a terceira parte de alimentação SS3 com uma largura média relativamente pequena poder reduzir a capacitância pa- rasítica. Na presente descrição, as larguras da primeira parte de ali- mentação SS1 e da terceira parte de alimentação SS3 se refere às dimensões da primeira parte de alimentação SS1 e terceira parte de alimentação SS3 em uma primeira direção, a largura da segunda parte de alimentação SS2 se refere à dimensão em uma direção perpendi- cular à direção oblíqua, a largura média se refere a um valor médio das larguras em múltiplas posições, e a primeira direção é a direção de extensão da linha de porta.
[00155] Em uma modalidade ilustrativa, na primeira direção, a dis- tância entre a linha central da primeira parte de alimentação SS1 e a linha central da terceira parte de alimentação SS3 é equivalente à lar- gura média da terceira parte de alimentação SS3.
[00156] Em uma modalidade ilustrativa, a primeira parte de alimen- tação SS1 na linha de subalimentação, que corresponde ao subpixel na linha i e coluna j, é conectada à terceira parte de alimentação SS3 na linha de subalimentação, que corresponde ao subpixel na linha i — 1 e coluna j. A parte de alimentação SS3 na linha de subalimentação, que corresponde ao subpixel na linha i e coluna j, é conectada à pri- meira parte de alimentação SS1 na linha de subalimentação, que cor- responde ao subpixel na linha i + 1 e coluna j. As partes de alimenta- ção conectadas uma à outra são sequencialmente dispostas na se- gunda direção (a direção de extensão da linha de dados).
[00157] Como ilustrado na figura 5, a linha de alimentação na pre- sente descrição pode possuir um formato de zigue-zague.
[00158] Em uma modalidade ilustrativa, com referência à figura 5, o processo de trabalho de cada subpixel inclui um estágio de reconfigu- ração, um estágio de escrita e um estágio de emissão de luz. No está- gio de reconfiguração, a linha de sinal de reconfiguração Reset, locali- zada na primeira camada metálica, e a linha de sinal inicial Vinit, loca- lizada na segunda camada metálica, fornecem sinais para inicializar o circuito de acionamento. No estágio de escrita, a linha de porta G, lo- calizada na primeira camada metálica, e a linha de dados D, localizada na quarta camada metálica, fornecem sinais para se escrever sinais de dados fornecidos na linha de dados D no circuito de acionamento. No estágio de emissão de luz, a linha de controle de emissão de luz EM, localizada na primeira camada metálica, fornece sinais, e a linha de alimentação VDD fornece potência de sinal, para permitir que o circuito de acionamento forneça uma corrente de acionamento para o disposi- tivo de emissão de luz OLED para acionar o dispositivo de emissão de luz para emitir luz.
[00159] —Pixelsna mesma linha são ligados ao mesmo tempo, e os pixels em linhas adjacentes ao ligados em sequência.
[00160] Em algumas possíveis implementações, como ilustrado na figura 2, o substrato de display, de acordo com a presente descrição, pode incluir ainda uma primeira camada isolante 11, uma segunda camada isolante 12, uma terceira camada isolante 13 e uma quarta camada isolante 14.
[00161] A primeira camada isolante 11 é disposta entre a camada semicondutora 20 e a primeira camada metálica 30, a segunda cama- da isolante 12 é disposta entre a primeira camada metálica 30 e a se- gunda camada metálica 40, a terceira camada isolante 13 é disposta entre a segunda camada metálica 40 e a terceira camada metálica 50, e a quarta camada isolante 14 é disposta entre a terceira camada me- tálica 50 e a quarta camada metálica 60.
[00162] Em algumas possíveis implementações, os materiais da primeira camada isolante 11, da segunda camada isolante 12, da ter- ceira camada isolante 13 e da quarta camada isolante 14 podem ser oxido de silício, nitrito de silício, ou um composto de oxido de silício e nitrito de silício, que não está limitado na presente descrição.
[00163] Em uma modalidade ilustrativa, como ilustrado na figura 4A, a pluralidade de transistores de cada subpixel pode incluir um primeiro transistor até um sétimo transistor. O primeiro polo do quinto transistor é respectivamente conectado à linha de alimentação VDD e o segundo eletrodo C2 do capacitor de armazenamento.
[00164] Na presente descrição, para cada subpixel, a linha de ali- mentação em cada subpixel é conectada ao segundo eletrodo do ca- pacitor de armazenamento através do primeiro polo do quinto transis- tor.
[00165] Segundos eletrodos dos capacitores de armazenamento de subpixels adjacentes na segunda camada metálica podem ser reutili- zados como linhas potência de sinal, que são configuradas para ga- rantir que potência de sinal fornecida pelas linhas de alimentação dos subpixels adjacentes sejam iguais, evitando, assim, uma display ruim do substrato de display e garantindo o efeito de display do substrato de display.
[00166] Em uma modalidade ilustrativa, cada quatro subpixels con- tínuos constituem um pixel. No pixel j, quatro subpixels contínuos são sequencialmente o subpixel i, o subpixel i + 1, o subpixel i + 2 e o sub- pixel i + 3 na primeira direção, onde i pode ter o valor de 4j — 3 na se- quência e j é um inteiro positivo. Em uma modalidade ilustrativa, exis- tem múltiplas implementações para se conectar os segundos eletrodos dos capacitores de armazenamento de uma pluralidade de subpixels às linhas de alimentação.
[00167] “Como uma implementação, a figura 6A é uma vista superior de subpixels correspondendo à Implementação |, e a figura 6B é outra vista superior dos subpixels correspondendo à Implementação |. Como ilustrado na figura 6A, a quarta camada isolante é fornecida com uma primeira via V1 expondo os primeiros polos 51 dos quintos transistores parciais, e a linha de alimentação é conectada ao primeiro polo 51 do quinto transistor através da primeira via V1. Como ilustrado na figura 6B, a terceira camada isolante é fornecida com uma segunda via V2 expondo segundos eletrodos C2 de capacitores de armazenamento parciais, e o primeiro polo 51 do quinto transistor é conectado ao se- gundo eletrodo C2 do capacitor de armazenamento através da segun- da via V2. Deve-se notar que na figura 3 e na figura 5, a Implementa- ção | é considerada um exemplo.
[00168] Uma projeção ortográfica das linhas de alimentação conec- tadas aos subpixels no substrato de base inclui uma projeção ortográ- fica da primeira via V1 no substrato de base 10, e uma projeção orto- gráfica do segundo eletrodo do capacitor de armazenamento inclui uma projeção ortográfica da segunda via no substrato de base. Aqui, "uma projeção ortográfica de A incluindo uma projeção ortográfica de B" ou "uma projeção ortográfica de B está localizada dentro da faixa de uma projeção ortográfica de A" significa que o limite da projeção orto- gráfica de B se encontra dentro da faixa de limite da projeção ortográ-
fica de A, ou o limite da projeção ortográfica de A se sobrepõe ao limi- te da projeção ortográfica de B.
[00169] Em algumas possíveis implementações, o número de pri- meiras vias V1 pode ser igual a 1.
[00170] Em algumas possíveis implementações, o número de se- gundas vias V2 pode ser igual a pelo menos um. Visto que a largura do primeiro polo do quinto transistor é relativamente pequena, quando existem múltiplas segundas vias V2, as múltiplas segundas vias são dispostas na direção de extensão da linha de dados. As múltiplas se- gundas vias são dispostas na direção de extensão da linha de dados, e múltiplas vias podem ser dispostas. Quanto mais vias melhor a con- dutividade dos componentes conectados através das vias. Na figura 6A, existe uma primeira via V1, e a figura 6B ilustra um exemplo no qual existem duas segundas vias V2, o que não está limitado na pre- sente descrição.
[00171] Em uma modalidade ilustrativa, como ilustrado na figura 6A, a quarta camada isolante inclui ainda uma terceira via V3 expondo o primeiro polo do quarto transistor T4. A linha de dados é conectada ao primeiro polo do quarto transistor T4 através da terceira via V3. A quar- ta camada isolante inclui ainda uma quarta via V4 expondo o segundo polo do sexto transistor T6.
[00172] Em uma modalidade ilustrativa, como ilustrado na figura 6B, a primeira camada isolante, a segunda camada isolante, e a terceira camada isolante incluem, ainda, vias expondo regiões ativas parciais, de modo que os eletrodos fonte e de drenagem dos transistores sejam conectados às regiões ativas através dessas vias. Os eletrodos fonte e de drenagem dos transistores incluem primeiros polos de transistores e segundos polos de transistores.
[00173] Em uma modalidade ilustrativa, o primeiro polo do quinto transistor também é conectado a uma região ativa através de vias na primeira camada isolante, na segunda camada isolante e na terceira camada isolante.
[00174] Em uma modalidade ilustrativa, cada pixel pode incluir qua- tro subpixels. A figura 7A é uma vista superior de uma segunda cama- da metálica correspondendo à Implementação |, e a figura 7B é uma vista superior de uma terceira camada metálica correspondendo à Im- plementação |. A fim de se explicar a estrutura do substrato de display de forma mais clara, as figuras 7A e 7B ilustram um exemplo de dois pixels dispostos na direção da coluna.
[00175] Como ilustrado na figura 7A, os segundos eletrodos dos capacitores de armazenamento em subpixels adjacentes na mesma linha são conectados diretamente. Como ilustrado na figura 7B, os primeiros polos 51 dos quintos transistores em subpixels adjacentes na mesma linha são dispostos em intervalos.
[00176] Na Implementação |, pela interconexão dos segundos ele- trodos dos capacitores de armazenamento, que são dispostos na se- gunda camada metálica em uma pluralidade de subpixels, os potência de sinal fornecidos pelas linhas de alimentação dos subpixels adjacen- tes são iguais, evitando, assim, uma display ruim do substrato de dis- play e garantindo o efeito de display do substrato de display.
[00177] Em uma modalidade ilustrativa, através de um projeto razo- ável de layout, a interconexão das camadas condutoras de múltiplos subpixels pode ser realizada apenas pela camada semicondutora, ou a interconexão das camadas condutoras de múltiplos subpixels pode ser realizada apenas pela primeira camada metálica, ou a interconexão das camadas condutoras de múltiplos subpixels pode ser realizada apenas pela segunda camada metálica, ou a interconexão das cama- das condutoras de múltiplos subpixels pode ser realizada apenas pela terceira camada metálica, percebendo-se, assim, que as linhas de ali- mentação dos subpixels localizados na mesma linha são interconecta-
das na direção da extensão das linhas de porta através das camadas funcionais, o que não será descrito em detalhes aqui.
[00178] Como ilustrado na figura 7A, pelo menos um subpixel inclui, ainda, uma primeira parte de conexão C3, que é disposta em um lado do segundo eletrodo C2 na primeira direção.
[00179] Em uma modalidade ilustrativa, em duas linhas de pixels adjacentes, em uma linha de pixels, o segundo eletrodo C2 do sub- pixel i e o segundo eletrodo C2 do subpixel i + 1 são conectados atra- vés da primeira parte de conexão C3, o segundo eletrodo C2 do sub- pixel i + 1 é diretamente conectado ao segundo eletrodo C2 do sub- pixel i + 2 e o segundo eletrodo C2 do subpixel i + 2 e o segundo ele- trodo C2 do subpixel i + 3 são conectados através da primeira parte de conexão C3. Na outra linha de pixels, o segundo eletrodo C2 do sub- pixel i e o segundo eletrodo C2 do subpixel i + 1 são diretamente co- nectados, o segundo eletrodo C2 do subpixel i + 1 e o segundo eletro- do C2 do subpixel i + 2 são conectados através da primeira parte de conexão C3, e o segundo eletrodo C2 do subpixel i + 2 e o segundo eletrodo C2 do subpixel i + 3 são diretamente conectados.
[00180] “Como outra implementação, a figura 8A é uma vista superi- or de um subpixel correspondendo à Implementação |l, e a figura 8B é outra vista superior de um subpixel correspondendo à Implementação Il. Como ilustrado na figura 8A, a quarta camada isolante é fornecida com uma primeira via V1 expondo os primeiros polos 51 dos quinto transistores parciais T5, e a linha de alimentação é conectada ao pri- meiro polo 51 do quinto transistor T5 através da primeira via VI. Como ilustrado na figura 8B, a terceira camada isolante é fornecida com uma segunda via V2 expondo os segundos eletrodos C2 dos capacitores de armazenamento parcial, e o primeiro polo 51 do quinto transistor T5 é conectado ao segundo eletrodo C2 do capacitor de armazenamento através da segunda via V2.
[00181] Como ilustrado na figura 8A e na figura 8B, em comparação com a Implementação |, na Implementação |l, a área ocupada pelo se- gundo eletrodo do capacitor de armazenamento de cada subpixel for- necido é diferente, e o formato do primeiro polo 51 do quinto transistor T5 de cada subpixel também é diferente.
[00182] Em uma modalidade ilustrativa, como ilustrado na figura 8A, a quarta camada isolante inclui, ainda, uma terceira via V3 expondo o primeiro polo do quarto transistor T4. A linha de dados é conectada ao primeiro polo do quarto transistor T4 através da terceira via V3. A quar- ta camada isolante inclui, ainda, uma quarta via V4 expondo o segun- do polo do sexto transistor T6.
[00183] “Como ilustrado nas figuras 3 e 8B, a primeira camada iso- lante, a segunda camada isolante e a terceira camada isolante podem incluir, ainda, vias expondo regiões ativas parciais, de modo que os eletrodos fonte e de drenagem dos transistores sejam conectados às regiões ativas através dessas vias. O primeiro polo do quinto transistor também pode ser conectado a uma região ativa através das vias na primeira camada isolante, segunda camada isolante e terceira camada isolante.
[00184] Uma projeção ortográfica das linhas de alimentação nos subpixels no substrato de base inclui uma projeção ortográfica da pri- meira via V1 no substrato de base 10, e uma projeção ortográfica do segundo eletrodo do capacitor de armazenamento no substrato de ba- se inclui uma projeção ortográfica da segunda via no substrato de ba- se.
[00185] Em algumas possíveis implementações, o número de pri- meiras vias V1 pode ser igual a 1.
[00186] Em algumas possíveis implementações, o número de se- gundas vias V2 é igual a pelo menos um. Visto que a largura do pri- meiro polo do quinto transistor é relativamente pequena, a disposição das múltiplas segundas vias na direção de extensão da linha de dados pode garantir o número de vias dispostas. Quanto mais vias, melhor a condutividade dos componentes conectados através das vias. Na figu- ra 8A, existe uma primeira via V1, e a figura 8B ilustra um exemplo no qual existem duas segundas vias V2, o que não está limitado na pre- sente descrição.
[00187] A figura 9A é uma vista superior de uma segunda camada metálica que corresponde à Implementação Il, a figura 9B é uma vista superior de uma terceira camada metálica correspondendo à Imple- mentação |l, e a figura 10 é outra vista superior de uma pluralidade de subpixels em um substrato de display, de acordo com a presente des- crição. A fim de se explicar a estrutura do substrato de display mais claramente, as figuras 9A e 9B ilustram um exemplo de dois pixels dispostos na direção da coluna, a figura 10 inclui outras camadas de filme além do anodo do dispositivo de emissão de luz, e uma plurali- dade de subpixels incluída na figura 10 são subpixels correspondendo à Implementação |l.
[00188] Como ilustrado nas figuras 9A e 9B, em cada pixel em uma das duas linhas adjacentes de pixels, o segundo eletrodo do capacitor de armazenamento do subpixel i e o segundo eletrodo do capacitor de armazenamento do subpixel i + 1 são conectados através da primeira parte de conexão C3, o segundo eletrodo do capacitor de armazena- mento do subpixel i + 1 e o segundo eletrodo do capacitor de armaze- namento do subpixel i + 2 são dispostos em intervalos, e o segundo eletrodo do capacitor de armazenamento do subpixel i + 2 e o segundo eletrodo do capacitor de armazenamento do subpixel i + 3 são conec- tados através da primeira parte de conexão C3. Em cada pixel na ou- tra das duas linhas adjacentes de pixels, o segundo eletrodo do capa- citor de armazenamento do subpixel i, e o segundo eletrodo do capaci- tor de armazenamento do subpixel i + 1 são dispostos em intervalos, o segundo eletrodo do capacitor de armazenamento do subpixel i + 1, e o segundo eletrodo do capacitor de armazenamento do subpixel i +2 são conectados através da primeira porta de conexão C3, e o segundo eletrodo do capacitor de armazenamento do subpixel i + 2 e o segundo eletrodo do capacitor de armazenamento do subpixel i + 3 são dispos- tos em intervalos.
[00189] Como ilustrado na figura 8A, o segundo eletrodo C2 do ca- pacitor de armazenamento em pelo menos um subpixel pode ser re- tangular, a primeira parte de conexão C3 pode ter o formato de uma tira, e a primeira parte de conexão C3 é disposta em um lado do se- gundo eletrodo C2 na primeira direção.
[00190] Em uma modalidade ilustrativa, em duas linhas adjacentes de pixels, em uma linha de pixels, o segundo eletrodo C2 do subpixel i e o segundo eletrodo C2 do subpixel i + 1 são conectados um ao outro através da primeira parte de conexão C3, o segundo eletrodo C2 do subpixel i + 1 e o segundo eletrodo C2 do subpixel i + 2 são dispostos em intervalos, e o segundo eletrodo C2 do subpixel i + 2 e o segundo eletrodo C2 do subpixel i + 3 são conectados um ao outro através da primeira parte de conexão C3. Na outra linha de pixels, o segundo ele- trodo C2 do subpixel i e o segundo eletrodo C2 do subpixel i + 1 são dispostos em intervalos, o segundo eletrodo C2 do subpixel i + 1 eo segundo eletrodo C2 do subpixel i + 2 são conectados um ao outro através da primeira parte de conexão C3, e o segundo eletrodo C2 do subpixel i + 2 e o segundo eletrodo C2 do subpixel i + 3 são dispostos em intervalos.
[00191] Deve-se notar que a figura 9A ilustra um exemplo no qual o segundo eletrodo do capacitor de armazenamento do subpixel i, e o segundo eletrodo do capacitor de armazenamento do subpixel i + 1, na primeira linha de pixels, são conectados diretamente através da pri- meira parte de conexão C3, e o segundo eletrodo do capacitor de ar-
mazenamento do subpixel i + 2 e o segundo eletrodo do capacitor de armazenamento do subpixel i + 3 na segunda linha de pixels são co- nectados diretamente através da primeira parte de conexão C3.
[00192] Em algumas possíveis implementações, como ilustrado na figura 10, para cada subpixel, existe uma área de sobreposição entre a projeção ortográfica do primeiro polo do quinto transistor no substrato de base e a projeção ortográfica da linha de dados conectada ao mesmo no substrato de base.
[00193] Em uma modalidade ilustrativa, com referência às figuras 9A, 9B e 10, para o pixel j, uma segunda parte de conexão 56 pode ser incluída. Sob a condição de que o segundo eletrodo C2 do capaci- tor de armazenamento do subpixel i está conectado ao segundo ele- trodo C2 do capacitor de armazenamento do subpixel i + 1, o primeiro polo 51 do quinto transistor T5 no subpixel i + 1 é conectado ao primei- ro polo 51 do quinto transistor T5 no subpixel i + 2 através da segunda parte de conexão 56. O segundo eletrodo C2 do capacitor de armaze- namento no subpixel i, que está localizado na segunda camada metá- lica, é conectado ao segundo eletrodo C2 do capacitor de armazena- mento no subpixel i + 3, que está localizado na segunda camada metá- lica através do primeiro polo 51 do quinto transistor T5 no subpixel i + 1, que está localizado na terceira camada metálica, na segunda parte de conexão 56, e no primeiro polo 51 do quinto transistor T5 no sub- pixel i + 2.
[00194] Em uma modalidade ilustrativa, para o pixel j, sob a condi- ção de que o segundo eletrodo C2 do capacitor de armazenamento do subpixel i + 1 está conectado ao segundo eletrodo C2 do capacitor de armazenamento do subpixel i + 2, o primeiro polo 51 do quinto transis- tor T5 no subpixel i está conectado ao primeiro polo 51 do quinto tran- sistor T5 no subpixel i + 1 através da segunda parte de conexão 56, e o primeiro polo 51 do quinto transistor T5 no subpixel i + 2 está conec-
tado ao primeiro polo 51 do quinto transistor T5 no subpixel i + 3 atra- vés da segunda parte de conexão 56. O segundo eletrodo C2 do ca- pacitor de armazenamento do subpixel i, que está localizado na se- gunda camada metálica, é conectado ao segundo eletrodo C2 do ca- pacitor de armazenamento do subpixel i + 1, que está localizado na segunda camada metálica, através do primeiro polo 51 do quinto tran- sistor T5 no subpixel i, que está localizado na terceira camada metáli- ca, segunda parte de conexão 56, e primeiro polo 51 do quinto transis- tor T5 no subpixel i + 1. O segundo eletrodo C2 do capacitor de arma- zenamento do subpixel i + 2, que está localizado na segunda camada metálica, é conectado ao segundo eletrodo C2 do capacitor de arma- zenamento do subpixel i + 3, que está localizado na segunda camada metálica, através do primeiro polo 51 do quinto transistor T5 no sub- pixel i + 2, que está localizado na terceira camada metálica, segunda parte de conexão 56, e primeiro polo 51 do quinto transistor T5 no subpixel i + 3.
[00195] Na Implementação |l, a segunda camada metálica e a ter- ceira camada metálica completam em conjunto a união transversal (primeira direção) na presente descrição para realizar a função das linhas de conexão de alimentação, de modo que os potência de sinal fornecidos para cada subpixel sejam iguais, garantindo, assim, o efeito de display do substrato de display.
[00196] Deve-se notar que visto que a resistividade da terceira ca- mada metálica é inferior à da segunda camada metálica, o substrato de display fornecido na Implementação Il pode reduzir ainda mais a interferência cruzada dinâmica, em comparação com o substrato de display fornecido na Implementação |.
[00197] Em algumas possíveis implementações, como ilustrado na figura 2, o substrato de display fornecido pela presente descrição pode incluir ainda: uma quinta camada isolante 15 e uma camada plana 16 disposta entre a quarta camada metálica 60 e a quinta camada metáli- ca 70, e uma camada de emissão de luz orgânica e um catodo (não ilustrado na figura) do dispositivo de emissão de luz disposto em um lado da quinta camada metálica 70 longe do substrato de base 10. A quinta camada isolante 15 é disposta em um lado da camada plana 16 perto do substrato de base 10. O catodo é disposto em um lado da camada de emissão de luz orgânica longe do substrato de base 10.
[00198] Como ilustrado na figura 3, a quarta camada metálica for- necida pela presente descrição pode incluir, ainda, um eletrodo de co- nexão 61. O eletrodo de conexão 61 é, respectivamente, conectado à quinta camada metálica e ao segundo polo do sexto transistor. A quin- ta camada isolante e a camada plana são fornecidas com uma quinta via V5 expondo o eletrodo de conexão, e a quinta camada metálica é conectada ao eletrodo de conexão 61 através da quinta via V5 expon- do o eletrodo de conexão 61. A quarta camada isolante é fornecida com uma quarta via V4 expondo o segundo polo do sexto transistor, e o eletrodo de conexão 61 é conectado ao segundo polo do sexto tran- sistor através da quarta via V4 expondo o segundo polo do sexto tran- sistor.
[00199] Em uma modalidade ilustrativa da presente descrição, pela disposição das linhas de dados e linhas de alimentação em camadas diferentes a partir dos primeiros polos e segundos polos de uma plura- lidade de transistores, a área ocupada pelos subpixels e as linhas de dados conectadas aos subpixels podem ser reduzidas, aperfeiçoando, assim, a resolução do substrato de display OLED acionado pela alta frequência.
[00200] Com base no mesmo conceito inventivo, a presente descri- ção fornece, ainda, um método de fabricação de um substrato de dis- play, para fabricar os substratos de display fornecidos nas modalida- des acima. Em uma modalidade ilustrativa, em um plano paralelo ao substrato de display, o substrato de display inclui linhas de porta, li- nhas de dados, linhas de alimentação e uma pluralidade de subpixels dispostos em um substrato de base, pelo menos um subpixel inclui um dispositivo de emissão de luz e um circuito de acionamento configura- do para acionar o dispositivo de emissão de luz para emitir luz, e o cir- cuito de acionamento inclui uma pluralidade de transistores e um ca- pacitor de armazenamento.
[00201] O método de fabricação pode incluir o fornecimento de um substrato de base; e a formação de uma pluralidade de camadas fun- cionais do substrato de base, a pluralidade de camadas funcionais in- cluindo uma camada semicondutora, uma primeira camada condutora, uma segunda camada condutora, uma terceira camada condutora e uma quarta camada condutora, que são dispostas sequencialmente, uma primeira camada isolante, uma segunda camada isolante, uma terceira camada isolante e uma quarta camada isolante sendo respec- tivamente dispostas entre a pluralidade de camadas funcionais, e em uma direção de extensão das linhas de porta, as linhas de alimentação sendo conectadas uma à outra através de pelo menos uma camada funcional.
[00202] A figura 11 é um fluxograma de um método de fabricação de um substrato de display, de acordo com a presente descrição. Co- mo ilustrado na figura 11, o método de fabricação de um substrato de display fornecido pela presente descrição pode incluir a etapa Bl e a etapa B2.
[00203] Na etapaB1,um substrato de base é fornecido.
[00204] Na etapa B2, uma camada semicondutora, uma primeira camada metálica, uma segunda camada metálica, uma terceira cama- da metálica, uma quarta camada metálica e uma quinta camada metá- lica, que são isoladas uma da outra, são formadas sequencialmente no substrato de base.
[00205] Em uma modalidade ilustrativa, a camada semicondutora pode incluir regiões ativas de uma pluralidade de transistores. A pri- meira camada metálica pode incluir uma linha de porta, uma linha de controle de emissão de luz, uma linha de sinal de reconfiguração, um primeiro eletrodo de um capacitor de armazenamento, e eletrodos de porta da pluralidade de transistores. A segunda camada metálica pode incluir uma linha de sinal inicial e um segundo eletrodo do capacitor de armazenamento. A terceira camada metálica pode incluir eletrodos fonte e de drenagem da pluralidade de transistores. A quarta camada metálica pode incluir uma linha de dados e uma linha de alimentação. A quinta camada metálica pode incluir um anodo de um dispositivo de emissão de luz. Circuitos de acionamento da coluna i de subpixels são conectados à coluna i da linha de dados. Cada coluna da linha de da- dos inclui uma primeira linha de subdados e uma segunda linha de subdados. A primeira linha de subdados e a segunda linha de subda- dos na coluna i da linha de dados estão localizados nos dois lados da coluna i dos subpixels, respectivamente. Todas as linhas de subdados entre duas colunas adjacentes de subpixels são meramente as primei- ras linhas de subdados ou as segundas linhas de subdados.
[00206] Acima, 1 <i<N,N sendo o número de colunas totais de subpixels.
[00207] Os substratos de display fabricados pelo método de fabri- cação de um substrato de display, de acordo com a presente descri- ção, apresentam princípios de implementação e efeitos de implemen- tação similares, que não serão descritos ainda aqui.
[00208] Em algumas possíveis implementações, a etapa 200 pode incluir a formação sequencial de uma camada semicondutora e uma primeira camada isolante em um substrato de base; a formação se- quencial de uma primeira camada metálica e uma segunda camada isolante na primeira camada isolante; a formação sequencial de uma segunda camada metálica e de uma terceira camada isolante na se- gunda camada isolante; a formação sequencial de uma terceira cama- da metálica e de uma quarta camada isolante na terceira camada iso- lante; a formação sequencial de uma quarta camada metálica, de uma quinta camada isolante e de uma camada plana na quarta camada iso- lante; e a formação sequencial de uma quinta camada metálica, de uma camada de emissão de luz orgânica de um dispositivo de emis- são de luz e de um catodo do dispositivo de emissão de luz na cama- da plana.
[00209] A figura 12 é um primeiro diagrama esquemático de fabri- cação de um substrato de display de acordo com a presente descri- ção, a figura 13 é um segundo diagrama esquemático de fabricação de um substrato de display de acordo com a presente descrição, a figura 14A é um terceiro diagrama esquemático de fabricação de um substra- to de display de acordo com a presente descrição, a figura 14B é outro terceiro diagrama esquemático de fabricação de um substrato de dis- play de acordo com a presente descrição, a figura 15A é um quarto diagrama esquemático de fabricação de um substrato de display de acordo com a presente descrição, a figura 15B é outro quarto diagra- ma esquemático de fabricação de um substrato de display de acordo com a presente descrição, a figura 16A é um quinto diagrama esque- mático de fabricação de um substrato de display de acordo com a pre- sente descrição, e a figura 16B é outro quinto diagrama esquemático de fabricação de um substrato de display de acordo com a presente descrição.
[00210] O "processo de padronização" mencionado na presente descrição inclui processamento, tal como deposição de camada de filme, revestimento fotossensível, exposição de máscara, revelação, gravação e remoção fotossensível. A deposição pode ser implementa- da por qualquer um ou mais dentre pulverização, evaporação e depo-
sição de vapor químico, revestimento pode ser implementado por qualquer um ou mais dentre revestimento por pulverização, revesti- mento rotativo e impressão com jato de tinta, e a gravação pode ser implementada por qualquer um ou mais dentre gravação seca e gra- vação molhada, e os mesmos não são limitados na presente descri- ção. "Filme fino" se refere a uma camada de filme fino fabricada por um determinado material em um substrato de base pela utilização de deposição ou outro processo. Se o "filme fino" não precisar de um pro- cesso de padronização durante todo o processo de fabricação, o "filme fino" também pode ser chamado de "camada". Se o "filme fino" preci- sar de um processo de padronização por todo o processo de fabrica- ção, é referido como um "filme fino" antes do processo de padroniza- ção e como uma "camada" após o processo de padronização. A "ca- mada" depois do processo de padronização contém pelo menos um "padrão".
[00211] Com referência às figuras de 12 a 16B, o processo de fabri- cação de um substrato de display fornecido pela presente descrição pode incluir as seguintes operações.
[00212] Na etapa 100, um substrato de base 10 é fornecido, um fil- me fino semicondutor é depositado no substrato de base 10, e o filme fino semicondutor é processado por um processo de padronização pa- ra formar uma camada semicondutora 20, como ilustrado na figura 12.
[00213] Em uma modalidade ilustrativa, a camada semicondutora de cada subpixel pode incluir uma primeira região ativa 101 em uma posição na qual o primeiro transistor T1 está localizado, uma se- gunda região ativa 102 em uma posição onde o segundo transistor T2 está localizado, uma terceira região ativa 103 em uma posição na qual o terceiro transistor T3 está localizado, uma quarta região ativa 104 em uma posição na qual o quarto transistor 104 está localizado, uma quin- ta região ativa 105 em uma posição na qual o quinto transistor T5 está localizado, uma sexta região ativa 106 em uma posição na qual o sex- to transistor T6 está localizado, e uma sétima região ativa 107 em uma posição na qual o sétimo transistor T7 está localizado. A primeira regi- ão ativa 101 até a sétima região ativa 107 são uma estrutura integrada na qual as mesmas são conectadas uma à outra.
[00214] Em uma modalidade ilustrativa, a primeira região ativa 101 e a sétima região ativa 107 são dispostas em um lado da primeira re- gião R1 longe da segunda região R2, a segunda região ativa 102 e a quarta região ativa 104 são dispostas em um lado da primeira região R1 próxima à segunda região R2, a terceira região ativa 103 é dispos- ta na segunda região R2, e a quinta região ativa 105 e a sexta região ativa 106 são dispostas na terceira região R3.
[00215] Em uma modalidade ilustrativa, a primeira região ativa 101 é conectada à segunda região ativa 102 e à sétima região ativa 107, a segunda região ativa 102 é conectada à terceira região ativa 103 e à sexta região ativa 106, e a quarta região ativa 104 é conectada à ter- ceira região ativa 103 e à quinta região ativa 105.
[00216] Em uma modalidade ilustrativa, a primeira região ativa 101 tem formato de "n", a sétima região ativa 107 tem formato de "L", e a sétima região ativa 107 está localizada em um lado da primeira região ativa 101 longe de uma linha central de subpixels. A linha central de subpixels é uma linha reta dividindo igualmente os subpixels na primei- ra direção e se estendendo na segunda direção. A segunda região ati- va 102 tem formato de "7" e está localizada em um lado da linha cen- tral de subpixels, e a quarta região ativa 104 tem o formato de "1" e está localizada no outro lado da linha central de subpixels. A terceira região ativa 103 tem um formato de "x", e o formato de "x" pode ser espelhado simetricamente com relação à linha central de subpixels. À quinta região ativa 105 tem formato de "L", e o formato da sexta região ativa 106 e o formato da quinta região ativa 15 são espelhados sime-
tricamente com relação à linha central de subpixels. Aqui, uma região ativa de um transistor, possuindo um determinado formato, se refere ao formato da região ativa nas proximidades da porta do transistor, incluindo, mas não limitado a uma área de canal, áreas fonte e de dre- nagem da região ativa do transistor, e uma região de extensão parcial da região ativa utilizada para conexão com as áreas fonte e de drena- gem de outros transistores.
[00217] Em uma modalidade ilustrativa, a região ativa de cada tran- sistor inclui uma primeira área, uma segunda área e uma área de ca- nal localizada entre a primeira área e a segunda área. Em uma moda- lidade ilustrativa, a primeira área da primeira região ativa 101 também serve como a primeira área da sétima região ativa 107, e a segunda área da primeira região ativa 101 também serve como a primeira área da segunda região ativa 102. A segunda área da segunda região ativa 102, a segunda área da terceira região ativa 103 e a primeira área da sexta região ativa 106 são conectadas uma à outra, e a primeira área da terceira região ativa 103, a segunda área da quarta região ativa 104 e a segunda área da quinta região ativa 105 são conectadas uma à outra. A primeira área da quarta região ativa 14 é disposta em um lado para longe da terceira região ativa 103, e a primeira área da quinta re- gião ativa 105 é disposta no outro lado para longe da terceira região ativa 103. A segunda área da sexta região ativa 106 também serve como a segunda área da sétima região ativa 107.
[00218] Em uma modalidade ilustrativa, a distância entre a segunda região ativa 102 e a primeira região ativa 101 na primeira direção é menor do que a distância entre a segunda região ativa 102 e a sétima região ativa 107 na primeira direção. A distância entre a segunda regi- ão ativa 102 e a terceira região ativa 103 na primeira direção é menor do que a distância entre a segunda região ativa 102 e a quarta região ativa 104 na primeira direção. A distância entre a segunda região ativa
102 e a terceira região ativa 103 na primeira direção é menor do que a distância entre a segunda região ativa 102 e a quinta região ativa 105 na primeira direção. A distância entre a segunda região ativa 102 e a primeira região ativa 101 na primeira direção é equivalente à distância entre a segunda região ativa 102 e a terceira região ativa 103 na pri- meira direção.
[00219] Em uma modalidade ilustrativa, a sétima região ativa 107 e a primeira região ativa 101 são dispostas sequencialmente na direção a partir da linha de dados até a linha de alimentação na qual um sinal de dados é escrito.
[00220] Em uma modalidade ilustrativa, o formato da camada semi- condutora 20 do subpixel na linha i e na coluna j é igual ao formato da camada semicondutora 20 do subpixel na linha i + 1 e na coluna j + 1, e o formato da camada semicondutora 20 do subpixel na linha i e na coluna j + 1 é igual ao formato da camada semicondutora 20 do sub- pixel na linha i + 1 e na coluna j. Na primeira direção, para a linha cen- tral entre os subpixels adjacentes, as camadas semicondutoras 20 dos subpixels adjacentes são espelhadas simetricamente em torno da li- nha central, isso é, na primeira direção, as camadas semicondutoras dos subpixels adjacentes são simétricas uma à outra. Aqui, os forma- tos das camadas semicondutoras serem iguais inclui, mas não está limitado a, todos os formatos gerais, a relação de conexão das partes respectivas de tendências de fluxo de sinal serem iguais.
[00221] Em uma modalidade ilustrativa, o diagrama esquemático de fabricação da região ativa na Implementação | é igual ao diagrama es- quemático de fabricação da região ativa na Implementação Il.
[00222] As camadas semicondutoras das modalidades ilustrativas da presente descrição apresentam um layout razoável e uma estrutura simples, e podem garantir o efeito de display do substrato de display.
[00223] Na etapa 200, um primeiro filme fino isolante e um primeiro filme fino metálico são depositados sequencialmente na camada semi- condutora 20, e o primeiro filme fino metálico é processado por um processo de padronização para formar uma primeira camada isolante que cobre a camada semicondutora 20 e uma primeira camada metáli- ca 30 disposta na primeira camada isolante, como ilustrado na figura
18.
[00224] Em uma modalidade ilustrativa, a primeira camada metálica pode incluir uma linha de porta G, uma linha de sinal de reconfigu- ração Reset, uma linha de controle de emissão de luz EM, e um pri- meiro eletrodo C1 de um capacitor de armazenamento.
[00225] Em uma modalidade ilustrativa, a linha de porta G, a linha de sinal de reconfiguração Reset e a linha de controle de emissão de luz EM se estendem na primeira direção, a linha de porta G e a linha de sinal de reconfiguração Reset são dispostas na primeira região R1, e a linha de controle de emissão de luz EM é disposta na terceira regi- ão R3. O primeiro eletrodo C1 do capacitor de armazenamento pode ser retangular, e os cantos do retângulo podem ser chanfrados. O pri- meiro eletrodo C1 é disposto na segunda região R2 e localizado entre a linha de porta G e a linha de controle de emissão de luz EM. Existe uma área de sobreposição entre a projeção ortográfica do primeiro ele- trodo C1 no substrato de base e a projeção ortográfica da terceira re- gião ativa no substrato de base. Em uma modalidade ilustrativa, uma primeira placa de polo C1 também serve como o eletrodo de porta do terceiro transistor.
[00226] Em uma modalidade ilustrativa, a linha de sinal de reconfi- guração Reset da primeira região R1 pode ser disposta com larguras desiguais, e a largura da linha de sinal de reconfiguração Reset é a dimensão da linha de sinal de reconfiguração Reset na segunda dire- ção. A linha de sinal de reconfiguração Reset inclui uma área de so- breposição à camada semicondutora 20 e uma área não de sobreposi-
ção à camada semicondutora 20, e a largura da linha de sinal de re- configuração Reset na área de sobreposição à camada semicondutora pode ser superior à largura da linha de sinal de reconfiguração Re- set na área não de sobreposição à camada semicondutora 20.
[00227] Em uma modalidade ilustrativa, a linha de porta G na pri- meira região R1 pode ser disposta com larguras desiguais, e a largura da linha de porta G é a dimensão da linha de porta G na segunda dire- ção. Em uma área da linha de porta G de sobreposição à camada se- micondutora 20 e uma área da linha de porta G não de sobreposição à camada semicondutora 20, a largura da linha de porta G na área de sobreposição à camada semicondutora 20 pode ser maior do que a largura da linha de porta G na área não de sobreposição à camada semicondutora 20.
[00228] Em uma modalidade ilustrativa, a linha de controle de emis- são de luz EM na terceira região R3 pode ser disposta com larguras desiguais, e a largura da linha de controle de emissão de luz EMé a dimensão da linha de controle de emissão de luz EM na segunda dire- ção. A linha de controle de emissão de luz EM inclui uma área de so- breposição à camada semicondutora 20 e uma área não de sobreposi- ção à camada semicondutora 20, e a largura da linha de controle de emissão de luz EM na área de sobreposição à camada semicondutora 20 pode ser maior do que a largura da linha de controle de emissão de luz EM na área não de sobreposição à camada semicondutora 20.
[00229] Em uma modalidade ilustrativa, a linha de porta G na linha i pode incluir um primeiro segmento de linha de porta que se estende a partir da coluna j de subpixels para a coluna j + 1 de subpixels na pri- meira direção. Uma primeira extremidade do primeiro segmento de linha de porta é conectada à linha de porta G através de uma tira de conexão no subpixel na linha i e na coluna j, e uma segunda extremi- dade do primeiro segmento de linha de porta é conectada à linha de porta G através de uma tira de conexão no subpixel na linha i e na co- luna j + 1, para formar uma estrutura de porta dupla simultaneamente no subpixel na linha i e coluna j e no subpixel na linha i e coluna j + 1. A linha de porta G na linha i + 1 pode incluir um segundo segmento de linha de porta se estendendo a partir da coluna j + 1 dos subpixels pa- ra a coluna j + 2 de subpixels na primeira direção. Uma primeira ex- tremidade do segundo segmento de linha de porta é conectada à linha de porta G através de uma tira de conexão no subpixel na linha i + 1 e coluna j + 1, e uma segunda extremidade do segmento de linha de porta é conectada à linha de porta G através de uma tira de conexão no subpixel na linha i + 1 e coluna j + 2, para formar uma estrutura de porta dupla simultaneamente no subpixel na linha i + 1 e coluna j + 1 e no subpixel na linha i + 1 e coluna j + 2. Dessa forma, os segundos transistores T2 da estrutura de porta dupla são formados simultanea- mente na coluna j de subpixels e na coluna j + 1 de subpixels, e os se- gundos transistores T2 da coluna j de subpixels e segundos transisto- res T2 da coluna j + 1 de subpixels formam uma região de porta dupla
110.
[00230] Em uma modalidade ilustrativa, uma área do primeiro ele- trodo C1 de sobreposição à terceira região ativa serve como um tercei- ro eletrodo de porta (uma estrutura de porta dupla), uma área da linha de porta G de sobreposição à segunda região ativa serve como um segundo eletrodo de porta (uma estrutura de porta dupla), uma área da linha de sinal de reconfiguração Reset de sobreposição à primeira região ativa serve como um primeiro eletrodo de porta (uma estrutura de porta dupla), uma área da linha de porta G de sobreposição à quar- ta região ativa serve como um quarto eletrodo de porta, uma área de linha de sinal de reconfiguração Reset de sobreposição à sétima regi- ão ativa serve como um sétimo eletrodo de porta, uma área da linha de controle de emissão de luz EM de sobreposição à quinta região ati-
va serve como um quinto eletrodo de porta, e uma área da linha de controle de emissão de luz EM de sobreposição à sexta região ativa serve como um sexto eletrodo de porta.
[00231] Em uma modalidade ilustrativa, visto que o primeiro transis- tor T1, o segundo transistor T2 e o terceiro transistor T3 são todos transistores de porta dupla, a distância entre o segundo transistor de porta dupla T2 e outros transistores de porta dupla (o primeiro transis- tor T1 e o terceiro transistor T3) na primeira direção é menor do que a distância entre o segundo transistor T2 e o quarto transistor de porta única T4, o quinto transistor T5 e o sétimo transistor T7 na primeira direção.
[00232] Em uma modalidade ilustrativa, depois que o padrão da primeira camada metálica 30 é formado, a camada semicondutora po- de ser submetida a um tratamento condutor pela utilização da primeira camada metálica 30 como uma proteção. A camada semicondutora em uma área protegida pela primeira camada metálica 30 forma áreas de canal do primeiro transistor T1 até o sétimo transistor T7, e a ca- mada semicondutora em uma área não protegida pela primeira cama- da metálica 30 é tornada condutora, isso é, as primeiras áreas e as segundas áreas do primeiro transistor T1 até o sétimo transistor T7 são tornadas condutoras.
[00233] Em uma modalidade ilustrativa, o diagrama esquemático de fabricação da primeira camada metálica na Implementação | é igual ao diagrama esquemático de fabricação da primeira camada metálica na Implementação Il.
[00234] As primeiras camadas metálicas das modalidades ilustrati- vas da presente descrição possuem um layout razoável e uma estrutu- ra simples, e podem garantir o efeito de display do substrato de dis- play.
[00235] Na etapa 300, um segundo filme fino isolante e um segundo filme fino metálico são sequencialmente depositados na primeira ca- mada metálica 30, e o segundo filme fino metálico é processado por um processo de padronização para formar uma segunda camada iso- lante que cobre a primeira camada metálica 30 e uma segunda cama- da metálica 40 dispostas na segunda camada isolante. A segunda ca- mada metálica 40 inclui, pelo menos, uma linha de sinal inicial Vinit e um segundo eletrodo C2 do capacitor de armazenamento. Então, um terceiro filme fino isolante é depositado na segunda camada metálica 40, e o terceiro filme fino isolante é processado por um processo de padronização para formar uma terceira camada isolante que cobre a segunda camada metálica 40. A terceira camada isolante é fornecida com uma pluralidade de vias, como ilustrado nas figuras 14A e 14B.
[00236] Em uma modalidade ilustrativa, a pluralidade de vias na terceira camada isolante inclui, pelo menos, uma segunda via V2 ex- pondo o segundo eletrodo C2, uma sexta via V6 expondo a linha de sinal inicial Vinit, uma sétima via V7 expondo o primeiro eletrodo C1, uma oitava via V8 expondo a quarta região ativa, uma nona via V9 ex- pondo a segunda região ativa, uma décima via V10 expondo a primei- ra região ativa, e uma pluralidade de vias expondo outras regiões ati- vas na camada semicondutora. A terceira camada isolante na segunda via V2 expondo o segundo eletrodo C2 e na sexta via V6 expondo a linha de sinal inicia Vinit é reduzida, a segunda camada isolante e a terceira camada isolante na sétima via V7 expondo o primeiro eletrodo C1 são reduzidas, e a primeira camada isolante, a segunda camada isolante e a terceira camada isolante na oitava via V8 expondo a quar- ta região ativa, na nona via V9 expondo a segunda região ativa, na dé- cima via V10 expondo a primeira região ativa, e nas vias expondo ou- tras regiões ativas na camada semicondutora, são reduzidas.
[00237] Em uma modalidade ilustrativa, a segunda via V2 é configu- rada para conectar o segundo eletrodo C2 ao primeiro polo do quinto transistor T5 que é formado subsequentemente, a sexta via V6 é con- figurada para conectar a linha de sinal inicial Vinit ao primeiro polo do primeiro transistor T1 que é formado subsequentemente, a sétima via V7 é configurada para conectar o primeiro eletrodo C1 ao primeiro polo do segundo transistor T2 que é formado subsequentemente, a oitava via V8 é configurada para conectar a camada ativa do quarto transistor TA4 ao primeiro polo do quarto transistor T4 que é formado subsequen- temente, a nona via V9 é configurada para conectar a camada ativa do segundo transistor T2 ao primeiro polo do segundo transistor T2 que é formado subsequentemente, e a décima via V10 é configurada para conectar a camada ativa do primeiro transistor T1 ao primeiro polo do primeiro transistor T1 que é formado subsequentemente. Visto que o primeiro polo do quarto transistor T4, que é formado subsequentemen- te, é conectado à linha de dados D, que é formada subsequentemente, a oitava via V8 é um furo de escrita de dados.
[00238] Em uma modalidade ilustrativa, a distância entre o furo de escrita de dados e o segundo transistor T2 na primeira direção é supe- rior à distância entre o furo de escrita de dados e o primeiro transistor T1 na primeira direção, e é superior à distância entre o furo de escrita de dados e o sétimo transistor T7 na primeira direção. A distância en- tre o furo de escrita de dados e o terceiro transistor T3 na segunda di- reção é inferior à distância entre o furo de escrita de dados e o quinto transistor T5 na segunda direção, e é inferior à distância entre o furo de escrita de dados e o sexto transistor T6 na segunda direção.
[00239] Em uma modalidade ilustrativa, o número de segundas vias V2 pode ser igual a dois, e as duas segundas vias são dispostas se- quencialmente na segunda direção. Visto que a largura de um quinto primeiro polo é relativamente pequena, a disposição de duas segun- das vias V2 pode aperfeiçoar a confiabilidade da conexão entre o se- gundo eletrodo e o quinto primeiro polo.
[00240] Em uma modalidade ilustrativa, a linha de sinal inicial Vinit se estende na primeira direção, e é disposta na primeira região R1 e localizada em um lado da linha de sinal de reconfiguração Reset para longe da segunda região R2. O segundo eletrodo C2 do capacitor de armazenamento em cada subpixel pode possuir um perfil retangular, e é disposto na segunda região R2 e localizado entre a linha de porta G e a linha de controle demissão de luz EM.
[00241] Em uma modalidade ilustrativa, o perfil do segundo eletrodo C2 pode ser retangular, e os cantos do retângulo podem ser chanfra- dos. Existe uma área de sobreposição entre a projeção ortográfica do segundo eletrodo C2 no substrato de base e a projeção ortográfica do primeiro eletrodo C1 no substrato de base. O meio do segundo eletro- do C2 é fornecido com uma abertura 111 que pode ser retangular, de modo que o segundo eletrodo C2 forme uma estrutura anular. A aber- tura 111 expõe a segunda camada isolante que cobre o primeiro ele- trodo C1, e a projeção ortográfica do primeiro eletrodo C1 no substrato de base inclui a projeção ortográfica da abertura 111 no substrato de base. Em uma modalidade ilustrativa, a projeção ortográfica da abertu- ra 111 no substrato de base inclui a projeção ortográfica da sétima via V7 expondo o primeiro eletrodo C1 no substrato de base.
[00242] A projeção ortográfica de uma borda do segundo eletrodo C2 perto da primeira região R1 no substrato de base sobrepõe à pro- jeção ortográfica da linha limítrofe entre a primeira região R1 e a se- gunda região R2 no substrato de base, e a projeção ortográfica de uma borda do segundo eletrodo C2 perto da terceira região R3 no substrato de base se sobrepõe à projeção ortográfica da linha limítrofe entre a segunda região R2 e a terceira região R3 no substrato de ba- se, isso é, um segundo comprimento do segundo eletrodo C2 é igual a um segundo comprimento da segunda região R2, o segundo compri- mento fazendo referência à dimensão na segunda direção.
[00243] Na Implementação |, os segundos eletrodos C2 de sub- pixels adjacentes em uma linha são uma estrutura integrada na qual são conectados um ao outro. Com essa estrutura, os segundos eletro- dos C2 de subpixels adjacentes podem ser reutilizados como linhas de potência de sinal, que podem garantir que potência de sinal fornecida pelas linhas de alimentação de subpixels adjacentes seja a mesma, evitando, assim, uma display ruim do substrato de display e garantindo o efeito de display do substrato de display.
[00244] “Na lmplementação |l, o segundo eletrodo C2 do subpixel na linha i e na coluna j + 1 e o segundo eletrodo C2 do subpixel na linha i e coluna j + 1 são uma estrutura integrada na qual são conectados um ao outro pela primeira parte de conexão. O segundo eletrodo C2 do subpixel na linha i e coluna j + 1 é desconectado do segundo eletrodo C2 do subpixel na linha i e coluna j + 2. O segundo eletrodo C2 do subpixel na linha i e coluna j + 2 e o segundo eletrodo C2 do subpixel na linha i e coluna j + 3 são uma estrutura integrada na qual são co- nectados um ao outro pela primeira parte de conexão. O segundo ele- trodo C2 do subpixel na linha i + 1 e coluna j é desconectado do se- gundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 1. O segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 1 e o segundo ele- trodo C2 do subpixel na linha i + 1 e coluna j + 2 são uma estrutura integrada na qual são conectados um ao outro pela primeira parte de conexão. O segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 2 é desconectado do segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 3. Com essa estrutura, os segundos eletrodos C2 dos sub- pixels adjacentes podem ser reutilizados como linhas de sinal de ener- gia, que pode garantir que potência de sinal fornecida pelas linhas de alimentação dos subpixels adjacentes seja a mesma, evitando, assim, uma display ruim do substrato de display e garantindo o efeito de dis- play do substrato de display.
[00245] A figura 14A é um diagrama esquemático de fabricação da Implementação |, e a figura 14B é um diagrama esquemático de fabri- cação da Implementação |l.
[00246] As segundas camadas metálicas e vias das modalidades ilustrativas da presente descrição possuem um layout razoável e uma estrutura simples, e podem garantir o efeito de display do substrato de display.
[00247] Na etapa 400, um terceiro filme fino metálico é depositado na terceira camada isolante, e o terceiro filme fino metálico é proces- sado por um processo de padronização para formar uma terceira ca- mada metálica 50. A terceira camada metálica 50 inclui, pelo menos, o primeiro polo 51 do quinto transistor T5, o segundo polo 52 do sexto transistor T6, o primeiro polo 53 do quarto transistor T4, o primeiro po- lo 54 do primeiro transistor T1 e o primeiro polo 55 do segundo transis- tor T2. O primeiro polo 51 do quinto transistor T5 é conectado ao se- gundo eletrodo C2 através da segunda via V2. O segundo polo 52 do sexto transistor T6 é conectado à camada ativa do sexto transistor através de uma via. O primeiro polo 53 do quarto transistor T4 é co- nectado à camada ativa do quarto transistor T4 através da oitava via V8. Uma extremidade do primeiro polo 54 do primeiro transistor T1 é conectada à linha de sinal inicial Vinit através da sexta via V6, e a ou- tra extremidade é conectada à camada ativa do primeiro transistor T1 através da décima via V10. Uma extremidade do primeiro polo 55 do segundo transistor T2 é conectada ao primeiro eletrodo C1 através da sétima via V7, e a outra extremidade é conectada à camada ativa do segundo transistor T2 através da nona via V9. Um quarto filme fino iso- lante é, então, depositado na terceira camada metálica 50, o quarto filme fino isolante é processado por um processo de padronização pa- ra formar uma quarta camada isolante que cobre a terceira camada metálica 50, e a quarta camada isolante é fornecida com uma plurali-
dade de vias, como ilustrado nas figuras 15A e 15B.
[00248] Em uma modalidade ilustrativa, a pluralidade de vias na quarta camada isolante inclui, pelo menos, uma primeira via V1 ex- pondo o primeiro polo 51 do quinto transistor T5, uma quarta via V4 expondo o segundo polo 52 do sexto transistor T6, e uma terceira via V3 expondo o primeiro polo 53 do quarto transistor T4. A primeira via V1 expondo o primeiro polo 51 do quinto transistor T5 é configurada para conectar o primeiro polo 51 do quinto transistor T5 com uma linha de alimentação VDD que é formada subsequentemente, a quarta via V4 expondo o segundo polo 52 do sexto transistor T6 é configurada para conectar o segundo polo 52 do sexto transistor TÊ com um ele- trodo de conexão que é formado subsequentemente, e a terceira via V3 expondo o primeiro polo 53 do quarto transistor T4 é configurada para conectar o primeiro polo 53 do quarto transistor T4 com uma linha de dados D que é formada subsequentemente.
[00249] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da primeira via V1 no substrato de base e a projeção ortográfica da linha de porta G no substrato de ba- se.
[00250] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da primeira via V1 no substrato de base e a projeção ortográfica do segundo eletrodo C2 no substrato de base.
[00251] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da terceira via V3 no substrato de base e a projeção ortográfica da linha de porta G no substrato de ba- se.
[00252] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da quarta via V4 no substrato de base e a projeção ortográfica da linha de controle de emissão de luz
EM no substrato de base.
[00253] Na Implementação |, os primeiros polos 51 dos quintos transistores T5 dos subpixels adjacentes na mesma linha são dispos- tos em intervalos.
[00254] "Na lmplementação |l, o primeiro polo 51 do quinto transistor T5 no subpixel na linha i e coluna j + 1 é conectado ao primeiro polo 51 do quinto transistor T5 no subpixel na linha i e coluna j + 2 pela segun- da parte de conexão, o primeiro polo 51 do quinto transistor T5 no subpixel na linha i + 1 e coluna j é conectado ao primeiro polo 51 do quinto transistor T5 no subpixel na linha i e coluna j + 1 pela segunda parte de conexão, e o primeiro polo 51 do quinto transistor T5 no sub- pixel na linha i + 1 e coluna j + 2 é conectado ao primeiro polo 51 do quinto transistor T5 no subpixel na linha i e coluna j + 3 pela segunda parte de conexão.
[00255] A figura 15A é um diagrama esquemático de fabricação da Implementação |, e a figura 15B é um diagrama esquemático de fabri- cação da Implementação |l.
[00256] As terceiras camadas metálicas e as vias das modalidades ilustrativas da presente descrição possuem um layout razoável e uma estrutura simples e podem garantir o efeito de display do substrato de display.
[00257] Na etapa 600, um quarto filme fino metálico é depositado na quarta camada isolante, e o quarto filme fino metálico é processado por um processo de padronização para formar uma quarta camada metálica 60 incluindo uma primeira linha de subdados DO, uma se- gunda linha de subdados DE, uma linha de alimentação VDD e um eletrodo de conexão 61. A primeira linha de subdados DO e a segunda linha de subdados DE são, respectivamente, conectadas ao primeiro polo 53 do quarto transistor T4 através das terceiras vias V3 nos sub- pixels, onde a primeira linha de subdados DO e a segunda linha de subdados DE estão localizadas, expondo o primeiro polo 53 do quarto transistor T4. A linha de alimentação VDD é conectada ao primeiro po- lo 51 do quinto transistor T5 através da primeira via V1 expondo o pri- meiro polo 51 do quinto transistor T5. O eletrodo de conexão 61 é co- nectado ao segundo polo 52 do sexto transistor T6 através da quarta via V4 expondo o segundo polo 52 do sexto transistor T6. Um quinto filme fino isolante é, então, depositado na quarta camada metálica 60, um filme fino plano é revestido no quinto filme fino isolante, e o filme fino plano e o quinto filme fino isolante são processados por um pro- cesso de padronização para formar uma quinta camada isolante que cobre a quarta camada metálica 60 e uma camada plana disposta na quinta camada isolante, a camada plana sendo fornecida com uma pluralidade de vias, como ilustrado nas figuras 16A e 16B.
[00258] Em uma modalidade ilustrativa, a primeira linha de subda- dos DO, a segunda linha de subdados DE e a linha de alimentação VDD se estendem na segunda direção. A primeira linha de subdados DO está localizada em um lado de um subpixel e a segunda linha de subdados DE está localizada no outro lado do subpixel. A linha de ali- mentação VDD está localizada entre a primeira linha de subdados DO e a segunda linha de subdados DE.
[00259] Em uma modalidade ilustrativa, a primeira linha de subda- dos DO e a segunda linha de subdados DE podem ser linhas retas com larguras iguais, e as larguras da primeira linha de subdados DO e da segunda linha de subdados DE são as dimensões da primeira linha de subdados DO e da segunda linha de subdados DE na primeira di- reção.
[00260] Em uma modalidade ilustrativa, os primeiros polos dos quartos transistores de subpixels adjacentes localizados na mesma coluna são conectados a diferentes linhas de subdados. Por exemplo, o subpixel na linha i e coluna j é conectado à primeira linha de subda-
dos na coluna j da linha de dados, e o subpixel na linha i + 1 e coluna j é conectado à segunda linha de subdados na coluna j da linha de da- dos. Alternativamente, o subpixel na linha i e coluna j é conectado à segunda linha de subdados na coluna j da linha de dados, e o subpixel na linha i + 1 e coluna j é conectado à primeira linha de subdados na coluna j da linha de dados.
[00261] Em uma modalidade ilustrativa, em pelo menos um sub- pixel, a primeira linha de subdados DO é conectada ao primeiro polo 53 do quarto transistor T4 através da terceira via V3 no subpixel onde a primeira linha de subdados DO está localizada, e o primeiro polo 53 do quarto transistor T4 é conectado à quarta região ativa através da oitava via V8. A oitava via V8 é um furo de escrita de dados, e a pri- meira linha de subdados DO é a linha de dados do subpixel para es- crever sinais de dados. Em pelo menos um subpixel, a segunda linha de subdados DE é conectada ao primeiro polo 53 do quarto transistor T4 através da terceira via V3 no subpixel onde a segunda linha de subdados DE está localizada, e o primeiro polo 53 do quarto transistor T4 é conectado à quarta região ativa através da oitava via V8. A oitava via V8 é um furo de escrita de dados, e a segunda linha de subdados DE é a linha de dados do subpixel para escrever sinais de dados.
[00262] Em uma modalidade ilustrativa, a linha de alimentação VDD de cada subpixel é conectada ao primeiro polo 51 do quinto transistor T5 através da primeira via V1. Visto que o primeiro polo 51 do quinto transistor T5 é conectado ao segundo eletrodo C2 do capacitor de ar- mazenamento, e os segundos eletrodos C2 dos capacitores de arma- zenamento de subpixels adjacentes são conectados um ao outro, a conexão entre a linha de alimentação VDD e o segundo eletrodo C2 é realizada, e a função da linha de conexão de alimentação do segundo eletrodo C2 também é realizada, de modo que os potência de sinal fornecidos para cada subpixel sejam iguais, garantindo, assim, o efeito de display do substrato de display.
[00263] Em uma modalidade ilustrativa, a linha de alimentação VDD de cada subpixel pode ser uma linha em zigue-zague. Na segunda di- reção, a linha de alimentação VDD de cada subpixel pode incluir uma primeira parte de alimentação, uma segunda parte de alimentação e uma terceira parte de alimentação conectadas em sequência. Na linha de alimentação correspondente ao subpixel na linha i e coluna j, uma primeira extremidade da primeira parte de alimentação é conectada a uma segunda extremidade da terceira parte de alimentação no sub- pixel localizado na linha i-1 e coluna j, e uma segunda extremidade da primeira parte de alimentação se estende na segunda direção e é co- nectada a uma primeira extremidade da segunda parte de alimenta- ção. Uma segunda extremidade da segunda parte de alimentação se estende em uma direção oblíqua e é conectada a uma primeira extre- midade da terceira parte de alimentação. Existe um ângulo incluído entre a direção oblíqua e a segunda direção, e o ângulo incluído pode ser superior a O grau e inferior a 90 graus. A segunda extremidade da terceira parte de alimentação se estende na segunda direção, e é co- nectada a uma primeira extremidade da primeira parte de alimentação no subpixel localizado na linha i + 1 e coluna).
[00264] Em uma modalidade ilustrativa, a primeira parte de alimen- tação pode ser uma linha reta com larguras iguais, a segunda parte de alimentação pode ser uma linha oblíqua com larguras iguais, e a ter- ceira parte de alimentação pode ser uma linha reta com larguras iguais. A primeira parte de alimentação e a segunda parte de alimen- tação são paralelas à primeira linha de subdados (ou à segunda linha de subdados), um ângulo incluído entre a segunda parte de alimenta- ção e a primeira parte de alimentação pode ser superior a 90 graus e inferior a 180 graus, e um ângulo incluído entre a segunda parte de alimentação e a terceira parte de alimentação pode ser superior a 90 graus e inferior a 180 graus.
[00265] Em uma modalidade ilustrativa, um comprimento de exten- são da primeira parte de alimentação na primeira direção é superior a uma largura média da primeira parte de alimentação, um comprimento de extensão da segunda parte de alimentação na direção oblíqua é superior a uma largura média da segunda parte de alimentação, e um comprimento de extensão da terceira parte de alimentação na primeira direção é superior a uma largura média da terceira parte de alimenta- ção. A direção oblíqua é uma direção na qual a segunda parte de ali- mentação e a primeira parte de alimentação possuem um ângulo inclu- ido entre as mesmas.
[00266] Em uma modalidade ilustrativa, a largura média da terceira parte de alimentação pode ser inferior à primeira parte de alimentação, e a largura média da terceira parte de alimentação pode ser inferior à segunda parte de alimentação. A linha de alimentação VDD é forneci- da como uma linha em zigue-zague com a largura variável, que não apenas pode facilitar o layout das estruturas de pixel, mas também pode reduzir a capacitância parasítica da linha de alimentação VDD e da linha de dados. Visto que a distância entre a terceira parte de ali- mentação e a linha de dados é relativamente pequena, a redução da largura média da terceira parte de alimentação pode reduzir a capaci- tância parasítica da terceira parte de alimentação e da linha de dados.
[00267] Em uma modalidade ilustrativa, a largura média da primeira parte de alimentação pode ser superior a ou igual à da segunda parte de alimentação, ou a largura média da primeira parte de alimentação pode ser inferior à da segunda parte de alimentação.
[00268] Em uma modalidade ilustrativa, o comprimento da segunda parte de alimentação na direção de extensão é equivalente a um se- gundo comprimento do primeiro eletrodo C1. O segundo comprimento do primeiro eletrodo C1 é a dimensão do primeiro eletrodo C1 na se-
gunda direção. O comprimento da primeira parte de alimentação na direção de extensão é equivalente a um segundo comprimento do se- gundo eletrodo C2, e o comprimento da terceira parte de alimentação na direção de extensão é equivalente ao segundo comprimento do se- gundo eletrodo C2. O segundo comprimento do segundo eletrodo C2 é a dimensão do segundo eletrodo C2 na segunda direção.
[00269] Como ilustrado nas figuras 3, 16A e 16B, em uma modali- dade ilustrativa, existe uma área de sobreposição entre a projeção or- tográfica da primeira parte de alimentação no substrato de base e as projeções ortográficas do primeiro polo 55 do segundo transistor T2 e a nona via V9 no substrato de base, de modo que exista uma área de sobreposição entre a projeção ortográfica da primeira parte de alimen- tação no substrato de base e a projeção ortográfica do segundo tran- sistor T2 no substrato de base. Existe uma área de sobreposição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e a projeção ortográfica da primeira via V1 no substrato de base, e existe uma área de sobreposição entre a projeção ortográfica da terceira parte de alimentação no substrato de base e a projeção ortográfica do primeiro polo 51 do quinto transistor T5 no substrato de base, de modo que as projeções ortográficas da segunda parte de ali- mentação e a terceira parte de alimentação no substrato de base pos- suam uma área de sobreposição com o primeiro polo 51 do quinto transistor T5.
[00270] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da primeira via V1 no substrato de base e a projeção ortográfica de uma linha de extensão da primeira parte de alimentação na segunda direção do substrato de base, e exis- te uma área de sobreposição entre a projeção ortográfica da primeira via V1 no substrato de base e a projeção ortográfica de uma linha de extensão da terceira parte de alimentação na segunda direção no substrato de base, logo, na primeira direção, a distância entre a primei- ra parte de alimentação e a terceira parte de alimentação na primeira direção é menor do que um primeiro comprimento da primeira via V1 ou a largura média da terceira parte de alimentação. Isso é, a distância entre uma borda de um lado da primeira parte de alimentação próxima da terceira parte de alimentação e uma borda de um lado da terceira parte de alimentação próxima à primeira parte de alimentação é menor do que o primeiro comprimento da primeira via V1 ou a largura da ter- ceira parte de alimentação. O primeiro comprimento da primeira via V1 se refere à dimensão da primeira via V1 na primeira direção. Portanto, para a segunda parte de alimentação que se estende na direção oblí- qua, pode ser compreendido que a segunda parte de alimentação do- bra a linha de alimentação VDD. Na primeira direção, o grau de dobra é equivalente ao primeiro comprimento da primeira via V1 ou à largura da terceira parte de alimentação; e na segunda direção, o grau de do- bra é equivalente ao segundo comprimento do primeiro eletrodo C1. Aqui, as bordas das duas partes de alimentação se referem às bordas dos perfis gerais das duas partes de alimentação.
[00271] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e a projeção ortográfica do segundo eletrodo no substrato de base.
[00272] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e a projeção ortográfica da primeira parte de co- nexão no substrato de base.
[00273] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e a projeção ortográfica do primeiro eletrodo C1 no substrato de base.
[00274] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e a projeção ortográfica da linha de porta G no substrato de base. Isso é, existe uma área de sobreposição entre a projeção ortográfica da segunda parte de alimentação no substrato de base e as projeções ortográficas do eletrodo de porta do segundo transistor T2 e o eletrodo de porta do quarto transistor T4 no substrato de base.
[00275] Em uma modalidade ilustrativa, o eletrodo de conexão 61 possui um formato de tira que se estende na segunda direção, e a di- reção de extensão do eletrodo de conexão 61 é paralela à direção de extensão da terceira parte de alimentação, e o comprimento do eletro- do de conexão 61 na segunda direção é equivalente ao da terceira parte de alimentação na segunda direção.
[00276] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica do eletrodo de conexão 61 no substrato de base e a projeção ortográfica do segundo eletrodo C2 no substrato de base.
[00277] Na modalidade ilustrativa, existe uma área de sobreposição entre a projeção ortográfica do eletrodo de conexão 61 no substrato de base e a projeção ortográfica da abertura 111 no meio do segundo ele- trodo C2 no substrato de base.
[00278] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica do eletrodo de conexão 61 no substrato de base e a projeção ortográfica de um segundo primeiro polo 55 no substrato de base.
[00279] Em uma modalidade ilustrativa, a direção de extensão do eletrodo de conexão 61 se sobrepõe à da primeira parte de alimenta- ção. Isso é, existe uma área de sobreposição entre a projeção ortográ- fica do eletrodo de conexão 61 no substrato de base e a projeção or-
tográfica da linha de extensão virtual da primeira parte de alimentação na segunda direção no substrato de base.
[00280] Em uma modalidade ilustrativa, a oitava via V8 (isso é, o furo de escrita de dados) está localizada na linha de extensão virtual da terceira parte de alimentação na segunda direção. Isso é, existe uma área de sobreposição entre a projeção ortográfica da oitava via V8 no substrato de base e a projeção ortográfica da linha de extensão virtual da terceira parte de alimentação na segunda direção no subs- trato de base.
[00281] Em uma modalidade ilustrativa, a linha de alimentação VDD de cada subpixel é conectada ao primeiro polo 51 do quinto transistor T5 através da primeira via V1, e o primeiro polo 51 do quinto transistor T5 é conectado ao segundo eletrodo C2 do capacitor de armazena- mento através da segunda via V2, de modo que a linha de alimentação VDD seja conectada ao segundo eletrodo C2 do capacitor de armaze- namento. Dessa forma, a primeira via V1 é chamada de furo de escrita de alimentação.
[00282] Em uma modalidade ilustrativa, a projeção ortográfica do furo de escrita de alimentação no substrato de base está localizada dentro da faixa da projeção ortográfica da segunda parte de alimenta- ção no substrato de base. A distância entre o furo de escrita de ali- mentação e o quarto transistor T4 na primeira direção é equivalente à distância entre o furo de escrita de alimentação e o segundo transistor T2 na primeira direção. A distância entre o furo de escrita de alimenta- ção e o segundo transistor T2 na segunda direção é menor do que a distância entre o furo de escrita de alimentação e o primeiro transistor T1 na segunda direção, e menor do que a distância entre o furo de es- crita de alimentação e o sétimo transistor T7 na segunda direção. À distância entre o furo de escrita de alimentação e o terceiro transistor T3 na segunda direção é inferior à distância entre o furo de escrita de alimentação e o quinto transistor T5 na segunda direção, e inferior à distância entre o furo de escrita de alimentação e o sexto transistor T6 na segunda direção.
[00283] Em uma modalidade ilustrativa, a pluralidade de vias na quinta camada isolante e na camada plana inclui pelo menos uma quinta via V5 expondo o eletrodo de conexão 61. A quinta via V5 ex- pondo o eletrodo de conexão 61 é configurada para conectar o eletro- do de conexão 61 a uma quinta camada metálica (anodo) formada subsequentemente. Devido à conexão existente entre o eletrodo de conexão 61 e o sexto segundo polo 52, a conexão entre o sexto se- gundo polo 52 e a quinta camada metálica é realizada, e o circuito de acionamento pode acionar o dispositivo de emissão de luz para emitir luz.
[00284] Em uma modalidade ilustrativa, o eletrodo de conexão 61 é conectada ao segundo polo 52 do sexto transistor T6 através de uma quarta via V4 localizada em uma extremidade do eletrodo de conexão 61 para longe da segunda parte de alimentação. O eletrodo de cone- xão 61 é conectado ao anodo formado subsequentemente através da quinta via V5. A quinta via V5 está localizada em uma extremidade do eletrodo de conexão 61 perto da segunda parte de alimentação, e existe uma área de sobreposição entre a projeção ortográfica da quin- ta via V5 no substrato de base e a projeção ortográfica do segundo eletrodo C2 do capacitor de armazenamento no substrato de base.
[00285] Em uma modalidade ilustrativa, a quinta via V5 está locali- zada na linha de extensão virtual da primeira parte de alimentação na segunda direção. Isso é, existe uma área de sobreposição entre a pro- jeção ortográfica da quinta via V5 no substrato de base e a projeção ortográfica da linha de extensão virtual da primeira parte de alimenta- ção na segunda direção no substrato de base.
[00286] A figura 16A é um diagrama esquemático de fabricação da
Implementação |, e a figura 16B é um diagrama esquemático de fabri- cação da Implementação |l.
[00287] As quartas camadas metálicas e as vias das modalidades ilustrativas da presente descrição possuem um layout razoável e uma estrutura simples, e podem garantir o efeito de display do substrato de display.
[00288] Na etapa 600, um quinto filme fino metálico é depositado na camada plana, e o quinto filme fino metálico é processado por um pro- cesso de padronização para formar uma quinta camada metálica 70. À quinta camada metálica 70 inclui pelo menos um anodo conectado ao eletrodo de conexão 61 através da quinta via expondo o eletrodo de conexão 61. À medida que o anodo é conectado ao eletrodo de cone- xão 61 e o eletrodo de conexão 61 é conectado ao segundo polo 52 do sexto transistor T6, a conexão entre o segundo polo 52 do sexto tran- sistor T6 e o anodo é realizado, e o sexto transistor pode acionar o dispositivo de emissão de luz para emitir luz. Então, um filme fino de definição de pixel é revestido na quinta camada metálica, e o filme fino de definição de pixel é processado por um processo de padronização para formar uma camada de definição de pixel. A camada de definição de pixel de cada subpixel é fornecido com uma abertura de pixel ex- pondo o anodo. Subsequentemente, uma camada de emissão de luz orgânica é formada por um processo de evaporação, e um catodo é formado na camada de emissão de luz orgânica.
[00289] A estrutura ilustrada na presente descrição e o processo de preparação da mesma são meramente uma descrição ilustrativa. Em uma implementação ilustrativa, estruturas correspondentes podem ser alteradas e processos de padronização podem ser adicionados ou re- duzidos de acordo com as necessidades reais. Por exemplo, as linhas de alimentação VDD e os primeiros polos ou segundos polos de al- guns transistores podem estar localizados na terceira camada metálica
50, e as linhas de dados D e os primeiros polos ou segundos polos de alguns transistores podem estar localizados na quarta camada metáli- ca 60. Em outro exemplo, as linhas de dados D e os primeiros polos ou segundos polos de alguns transistores podem estar localizados na terceira camada metálica 50, e as linhas de alimentação VDD e os primeiros polos ou segundos polos de alguns transistores podem estar localizados na quarta camada metálica 60. Em um exemplo adicional, as linhas de alimentação VDD e as linhas de dados D podem estar lo- calizadas na terceira camada metálica 50, e os primeiros polos e os segundos polos dos primeiro a sétimo transistores podem estar locali- zados na quarta camada metálica 60, que não é limitada na presente descrição.
[00290] A figura 17 é uma vista superior de uma pluralidade de subpixels em outro substrato de display de acordo com a presente descrição, e a figura 18 é uma vista em corte de uma pluralidade de subpixels em outro substrato de display, de acordo com a presente descrição. A figura 17 ilustra de forma esquemática um exemplo no qual existem 8 subpixels (subpixels nas primeiras quatro colunas e primeiras duas linhas). Como ilustrado na figura 1, figura 17 e figura 18, o substrato de display, de acordo com a presente descrição, inclui um substrato de base 10, e uma pluralidade de subpixels P, uma plu- ralidade de colunas das linhas de alimentação VDD, e linhas de dados D dispostas na mesma camada que as linhas de alimentação VDD, que são dispostas no substrato de base 10. Cada subpixel P inclui um circuito de acionamento. O circuito de acionamento pode incluir uma pluralidade de transistores e um capacitor de armazenamento. O ca- pacitor de armazenamento inclui um primeiro eletrodo C1 e um segun- do eletrodo C2 que são dispostos de forma oposta. Uma região ativa 21 do transistor está localizado em um lado do segundo eletrodo C2 do capacitor de armazenamento perto do substrato de base 10. As li-
nhas de alimentação VDD estão localizadas em um lado do segundo eletrodo C2 do capacitor de armazenamento longe do substrato de ba- se 10.
[00291] Em uma modalidade ilustrativa, pelo menos um subpixel e as linhas de alimentação VDD são conectadas respectivamente ao se- gundo eletrodo C2 do capacitor de armazenamento e a terceira parte de conexão da camada semicondutora. O segundo eletrodo C2 do ca- pacitor de armazenamento de cada subpixel é conectado ao segundo eletrodo C2 do capacitor de armazenamento de um subpixel adjacente na mesma linha, e a camada semicondutora de cada subpixel é conec- tada à camada semicondutora do outro subpixel adjacente na mesma linha através da terceira parte de conexão.
[00292] Em algumas possíveis implementações, como ilustrado na figura 17, os circuitos de acionamento da coluna i de subpixels são co- nectados à coluna i da linha de dados e à coluna i da linha de alimen- tação, 1 <i < N. Cada coluna da linha de dados inclui uma primeira li- nha de subdados e uma segunda linha de subdados. A primeira linha de subdados DOi e a segunda linha de subdados DEi na coluna i da linha de dados Di estão localizadas nos dois lados da coluna i de sub- pixels, respectivamente. A coluna i da linha de alimentação VDDi está localizada entre a primeira linha de subdados DOi e a segunda linha de subdados DEI na coluna i da linha de dados Di.
[00293] Em algumas possíveis implementações, subpixels adjacen- tes na mesma coluna são conectados a diferentes linhas de subdados. Isso é, se o subpixel na linha i e na coluna j for conectado à primeira linha de subdados DOj na coluna j da linha de dados, o subpixel na linha i + 1 e na coluna j é conectado à segunda linha de subdados DEj na coluna j da linha de dados; e se o subpixel na linha i e coluna j for conectado à segunda linha de subdados DEj na coluna j da linha de dados, o subpixel na linha i + 1 e coluna j é conectado à primeira linha de subdados DOj na coluna j da linha de dados. Em algumas possíveis implementações, os modos de disposição das primeiras linhas de sub- dados e segundas linhas de subdados em linhas de dados adjacentes são opostos.
[00294] Isso é, quando a primeira linha de subdados DOi da coluna i da linha de dados Di está localizada em um primeiro lado da coluna i de subpixels, e a segunda linha de subdados DEi da coluna i da linha de dados Di está localizada em um segundo lado da coluna i de sub- pixels, a segunda linha de subdados DEi + 1 da coluna i + 1 da linha de dados Di +1 está localizada em um primeiro lado da coluna i + 1 de subpixels, e a primeira linha de subdados DOi + 1 da coluna i + 1 da linha de dados Di +1 está localizada em um segundo lado da coluna | + 1 de subpixels. Alternativamente, quando a primeira linha de subda- dos DOi da coluna i da linha de dados Di está localizada no segundo lado da coluna i de subpixels, e a segunda linha de subdados DEi da coluna i da linha de dados Di está localizada no primeiro lado da colu- na i de subpixels, a segunda linha de subdados DEi + 1 da coluna i + 1 da linha de dados Di + 1 está localizada no segundo lado da coluna i + 1 de subpixels, e a primeira linha de subdados DOi + 1 da coluna i + 1 da linha de dados Di + 1 está localizada no primeiro lado da coluna i + 1 de subpixels.
[00295] Como ilustrado nas figuras 17 e 18, em uma modalidade ilustrativa, o substrato de display pode incluir uma primeira camada isolante 11, uma segunda camada isolante 12 e uma terceira camada isolante 13 que são dispostas sequencialmente no substrato de base 10, uma linha de porta G, uma linha de sinal de reconfiguração Reset, uma linha de sinal de controle de emissão de luz EM, e uma linha de sinal inicial Vinit. A linha de porta G, a linha de sinal de reconfiguração Reset, a linha de sinal de controle de emissão de luz EM, o primeiro eletrodo C1 do capacitor de armazenamento e o eletrodo de porta do transistor são dispostos na mesma camada. O segundo eletrodo C2 do capacitor de armazenamento e a linha de sinal inicial Vinit são dispos- tos na mesma camada. A linha de dados D, a linha de alimentação VDD e os eletrodos fonte e de drenagem do transistor são dispostos na mesma camada. Os eletrodos fonte e de drenagem dos transistores incluem primeiros polos e segundos polos de transistores.
[00296] Em uma modalidade ilustrativa, a primeira camada isolante 11 é disposta entre a região ativa 21 do transistor e o eletrodo de porta do transistor, a segunda camada isolante 12 é disposta entre o eletro- do de porta do transistor e o segundo eletrodo C2 do capacitor de ar- mazenamento, e a terceira camada isolante 13 é disposta entre o se- gundo eletrodo C2 do capacitor de armazenamento e a linha de dados.
[00297] Em uma modalidade ilustrativa, os materiais de fabricação do eletrodo de porta do transistor, os eletrodos fonte e de drenagem do transistor, a linha de dados D e a linha de alimentação VDD são todos metais, que, por exemplo, podem ser materiais metálicos, tal como prata, alumínio ou cobre, que não está limitado na presente des- crição.
[00298] Em uma modalidade ilustrativa, um material de fabricação da região ativa 21 é polissilício, que não está limitado na presente descrição.
[00299] Na presente descrição, pelos segundos eletrodos interco- nectados dos capacitores de armazenamento e camadas semicondu- toras interconectadas, é garantido que potência de sinal fornecida pe- las linhas de alimentação em todos os subpixels na mesma linha seja a mesma, evitando, assim, uma display ruim do substrato de display e garantindo o efeito de display do substrato de display.
[00300] Na presente descrição, os segundos eletrodos dos capaci- tores de armazenamento e as camadas semicondutoras são reutiliza- dos como linhas de conexão de alimentação para transmitir potência de sinal das linhas de alimentação, e a distância entre a região ativa do transistor e a linha de dados é maior do que a distância entre o se- gundo eletrodo do capacitor de armazenamento e a linha de dados. Dessa forma, as soluções técnicas da presente descrição aumentam a distância entre as linhas de alimentação parcial e as linhas de dados, reduzem a carga das linhas de dados e, portanto, reduzem o consumo de energia do substrato de display e reduzem o tempo de escrita dos sinais de dados.
[00301] Em uma modalidade ilustrativa, as regiões ativas dos sub- pixels adjacentes localizados na mesma coluna são conectadas uma à outra através da terceira parte de conexão.
[00302] Em uma modalidade ilustrativa, a estrutura de pixel do sub- pixel localizado na linha i e coluna j é igual à do subpixel localizado na linha i + 1 e coluna j + 1.
[00303] Em uma modalidade ilustrativa, as linhas de alimentação adjacentes são simétricas uma com a outra, e a linha de alimentação VVDi na coluna i e a linha de alimentação VDDi + 1 na coluna i + 1 são dispostas simetricamente na direção de extensão das linhas de dados.
[00304] Em uma modalidade ilustrativa, as linhas de alimentação VDD possuem um formato de zigue-zague.
[00305] Em uma modalidade ilustrativa, cada pixel no substrato de display pode incluir quatro subpixels. Os pixels podem incluir primeiros pixels e segundos pixels. Em um primeiro pixel, o segundo eletrodo do capacitor de armazenamento no subpixel i e o segundo eletrodo do capacitor de armazenamento no subpixel i + 1 são conectados um ao outro através da primeira parte de conexão, a região ativa do transistor no subpixel i é desconectada da região ativa do transistor no subpixel + 1, a região ativa do transistor no segundo subpixel e a região ativa do transistor no terceiro subpixel são conectadas uma à outra através da terceira parte de conexão, e o segundo eletrodo do capacitor de armazenamento no segundo subpixel é desconectado do segundo ele- trodo do capacitor de armazenamento no terceiro subpixel. Em um se- gundo pixel, o segundo eletrodo do capacitor de armazenamento no segundo subpixel e o segundo eletrodo do capacitor de armazenamen- to no terceiro subpixel são conectados um ao outro através da primeira parte de conexão, a região ativa do transistor no segundo subpixel é desconectada da região ativa do transistor no terceiro subpixel, a regi- ão ativa do transistor no subpixel i e a região ativa do transistor no subpixel i + 1 são conectadas uma à outra através da terceira parte de conexão, e o segundo eletrodo do capacitor de armazenamento no subpixel i é desconectado do segundo eletrodo do capacitor de arma- zenamento no subpixel i + 1. Acima, i é um número ímpar inferior a 4.
[00306] A figura 17 ilustra um exemplo de dois pixels dispostos na direção de coluna. O pixel superior é o primeiro pixel, e o pixel inferior é o segundo pixel, o que não está limitado na presente descrição. Vis- to que as estruturas de pixel dos subpixels adjacentes são simétricas, no substrato de display, o primeiro pixel é disposto entre segundos pixels adjacentes, e o segundo pixel é disposto entre os primeiros pixels adjacentes.
[00307] A figura 19 é uma vista superior parcial de subpixels em outro substrato de display, de acordo com a presente descrição, não incluindo as linhas de alimentação, as linhas de dados e os eletrodos fonte e de drenagem dos transistores. A figura 20 é outra vista superior parcial de subpixels em outro substrato de display, de acordo com a presente descrição, apenas incluindo a camada de filme na qual o se- gundo eletrodo do capacitor de armazenamento está localizado e a camada de filme na qual as linhas de dados estão localizadas. A figura 21 é uma vista superior parcial adicional dos subpixels em outro subs- trato de display, de acordo com a presente descrição, incluindo apenas as camadas de filme nas quais as regiões ativas dos transistores e as linhas de dados estão localizadas. Como ilustrado na figura 19, as dé- cimas primeiras vias V11 são fornecidas na terceira camada isolante no substrato de display.
[00308] Em uma modalidade ilustrativa, com referência às figuras 19 e 21, em cada subpixel, a projeção ortográfica do segundo eletrodo C2 do capacitor de armazenamento no substrato de base inclui a pro- jeção ortográfica da décima primeira via V11 no substrato de base, e a linha de alimentação é conectada ao segundo eletrodo C2 do capacitor de armazenamento através da décima primeira via V11.
[00309] Em uma modalidade ilustrativa, o número das décimas pri- meiras vias V11 é igual a pelo menos um. Especificamente, quanto maior o número de décimas primeiras vias V11, melhor a condutivida- de entre a linha de alimentação e o segundo eletrodo do capacitor de armazenamento.
[00310] Em uma modalidade ilustrativa, como ilustrado na figura 19, uma décima segunda via V12 é fornecida na primeira camada isolante, na segunda camada isolante e na terceira camada isolante no substra- to de display.
[00311] Em uma modalidade ilustrativa, com referência às figuras de 19 a 21, em cada subpixel, existe uma área de sobreposição entre a projeção ortográfica da décima segunda via V12 no substrato de ba- se e a projeção ortográfica da terceira parte de conexão 22 no substra- to de base, e a linha de alimentação é conectada à terceira parte de conexão 22 do transistor através da décima segunda via V12.
[00312] Em uma modalidade ilustrativa, o número de décimas se- gundas vias V12 é igual a pelo menos um. Quanto mais vias, melhor a condutividade dos componentes conectados através das vias.
[00313] As figuras de 19 a 21 ilustram um exemplo no qual existem duas décimas primeiras vias V11 e uma décima segunda via V12, que não está limitada na presente descrição.
[00314] Em uma modalidade ilustrativa, através de um desenho ra- zoável de layout, a interconexão das camadas condutoras de múltiplos subpixels pode ser realizada apenas pelas camadas semicondutoras, ou a interconexão das camadas condutoras de múltiplos subpixels po- de ser realizada apenas pelas primeiras camadas metálicas, ou a in- terconexão das camadas condutoras de múltiplos subpixels pode ser realizada apenas pelas segundas camadas metálicas, ou a intercone- xão das camadas condutoras dos múltiplos subpixels pode ser realiza- da apenas pelas terceiras camadas metálicas, percebendo, assim, que as linhas de alimentação dos subpixels localizados na mesma linha são interconectadas na direção de extensão das linhas de porta atra- vés dos circuitos de acionamento, o que não será descrito em detalhes aqui.
[00315] A presente descrição ainda fornece método de fabricação de outro substrato de display, que é utilizado para fabricar outro subs- trato de display fornecido nas modalidades acima. A figura 22 é um fluxograma de um método de fabricação de outro substrato de display de acordo com a presente descrição. Como ilustrado na figura 22, o método de fabricação de outro substrato de display fornecido pela pre- sente descrição inclui a etapa B11 e a etapa B12.
[00316] Na etapaB11,um substrato de base é fornecido.
[00317] Na etapa B12, uma pluralidade de subpixels, uma plurali- dade de colunas de linhas de alimentação e linhas de dados dispostas na mesma camada que as linhas de alimentação são formadas no substrato de base.
[00318] Em uma modalidade ilustrativa, cada subpixel pode incluir um circuito de acionamento. O circuito de acionamento inclui uma plu- ralidade de transistores e um capacitor de armazenamento. O capaci- tor de armazenamento pode incluir um primeiro eletrodo e um segundo eletrodo que são dispostos de forma oposta. A região ativa do transis-
tor está localizada em um lado do segundo eletrodo do capacitor de armazenamento perto do substrato de base, e a linha de alimentação está localizada em um lado do segundo eletrodo do capacitor de ar- mazenamento longe do substrato de base.
[00319] Em uma modalidade ilustrativa, para cada subpixel, a linha de alimentação é respectivamente conectada ao segundo eletrodo do capacitor de armazenamento e à terceira parte de conexão da camada semicondutora. O segundo eletrodo do capacitor de armazenamento de cada subpixel é conectado ao segundo eletrodo do capacitor de armazenamento de um subpixel adjacente na mesma linha através da primeira parte de conexão, e a região ativa do transistor de cada sub- pixel é conectada à região ativa do transistor de outro subpixel adja- cente na mesma linha através da terceira parte de conexão.
[00320] O método de fabricação de outro substrato de display for- necido pela presente descrição é utilizado para fabricar outro substrato de display fornecido pelas modalidades acima, e ainda possui um prin- cípio de implementação similar e efeito de implementação similar, que não serão descritos aqui.
[00321] “Tomando-se o caso de formação de dois pixels dispostos na direção de extensão da linha de dados como um exemplo, cada pixel inclui quatro subpixels. A figura 23 é um diagrama esquemático de fabricação e uma região ativa de outro substrato de display de acordo com a presente descrição, a figura 24 é um diagrama esque- mático de fabricação da primeira camada isolante e da primeira cama- da metálica de outro substrato de display, de acordo com a presente descrição, a figura 25 é um diagrama esquemático de fabricação da segunda camada isolante e da segunda camada metálica de outro substrato de display, de acordo com a presente descrição, e a figura 26 é um diagrama esquemático de fabricação da terceira camada iso- lante de outro substrato de display, de acordo com a presente descri-
ção. Com referência às figuras de 23 a 26, o método de fabricação do substrato de display pode incluir da etapa 1001 até a etapa 1005.
[00322] Na etapa 1001, um substrato de base é fornecido, e uma camada semicondutora é formada no substrato de base, como ilustra- do na figura 23.
[00323] Em uma modalidade ilustrativa, a camada semicondutora de cada subpixel pode incluir de uma primeira região ativa até uma sétima região ativa, e a primeira região ativa até a sétima região ativa são uma estrutura integrada na qual são conectadas uma à outra. Em uma modalidade ilustrativa, as posições da primeira região ativa até a sétima região ativa são similares às nas modalidades anteriores, e, dessa forma, não serão descritas aqui em detalhes.
[00324] Em uma modalidade ilustrativa, na primeira direção, para a linha central entre subpixels adjacentes, as camadas semicondutoras dos subpixels adjacentes são espelhadas de forma simétrica em torno da linha central. O formato da camada semicondutora do subpixel na linha i e coluna j é igual ao formato da camada semicondutora do sub- pixel na linha i + 1 e coluna j + 1, e o formato da camada semiconduto- ra do subpixel na linha i e coluna j + 1 é igual ao formato da camada semicondutora do subpixel na linha i + 1 e coluna j.
[00325] Em uma modalidade ilustrativa, a camada semicondutora de cada subpixel é conectada à camada semicondutora de outro sub- pixel adjacente na mesma linha através da terceira parte de conexão, e a camada semicondutora de cada subpixel e a camada semicondu- tora de outro subpixel adjacente localizado na mesma coluna são co- nectadas uma à outra.
[00326] Em uma modalidade ilustrativa, a camada semicondutora de pelo menos um subpixel ainda inclui uma terceira parte de conexão
22. Na linha i dos subpixels, as camadas semicondutoras da coluna j de subpixels são desconectadas das camadas semicondutoras da co-
luna j + 1 de subpixels, as camadas semicondutoras da coluna j + 1 de subpixels e as camadas semicondutoras da coluna j + 2 de subpixels são conectadas uma à outra através da terceira parte de conexão 22, e as camadas semicondutoras da coluna j + 2 dos subpixels são des- conectadas das camadas semicondutoras da coluna j + 3 de subpixels. Na linha i + 1 de subpixels, as camadas semicondutoras da coluna j de subpixels e as camadas semicondutoras da coluna j + 1 de subpixels são conectadas uma à outra através da terceira parte de conexão 22, as camadas semicondutoras da coluna j + 1 de subpixels são desco- nectadas das camadas semicondutoras da coluna j + 2 de subpixels, e as camadas semicondutoras da coluna j + 2 de subpixels e as cama- das semicondutoras da coluna j + 3 de subpixels são conectadas uma à outra através da terceira parte de conexão 22.
[00327] Em uma modalidade ilustrativa, uma primeira extremidade da terceira parte de conexão 22 é conectada à região ativa 105 do quinto transistor no mesmo subpixel, e uma segunda extremidade da terceira parte de conexão 22 é conectada à região ativa 105 do quinto transistor em um subpixel adjacente.
[00328] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da terceira parte de conexão 22 no substrato de base e as projeções ortográficas das linhas de dados formadas subsequentemente e as linhas de alimentação no substrato de base.
[00329] Em uma modalidade ilustrativa, pela disposição das cama- das semicondutoras dos subpixels adjacentes a serem conectados um ao outro, a terceira parte de conexão 22 da camada semicondutora pode ser reutilizada como uma linha de conexão de alimentação para transmitir potência de sinal das linhas de alimentação.
[00330] As camadas semicondutoras das modalidades ilustrativas da presente descrição possuem um layout razoável e uma estrutura simples, e podem garantir o efeito de display do substrato de display.
[00331] Na etapa 1002, uma primeira camada isolante é formada na camada semicondutora, e uma primeira camada metálica é formada na primeira camada isolante, como ilustrado na figura 24.
[00332] Em uma modalidade ilustrativa, a primeira camada metálica pode incluir uma linha de porta G, uma linha de sinal de reconfigura- ção Reset, uma linha de sinal de controle de emissão de luz EM, e um primeiro eletrodo C1 de um capacitor de armazenamento.
[00333] Em uma modalidade ilustrativa, a linha de porta G, a linha de sinal de reconfiguração Reset e a linha de controle de emissão de luz EM se estendem na primeira direção, e a linha de porta G é dispos- ta entre a linha de sinal de reconfiguração Reset e a linha de controle de emissão de luz EM. O primeiro eletrodo C1 do capacitor de arma- zenamento pode possuir um formato de retângulo cujos cantos podem ser chanfrados, e é disposto entre a linha de porta G e a linha de con- trole de emissão de luz EM. Existe uma área de sobreposição entre a projeção ortográfica do primeiro eletrodo C1 no substrato de base e a projeção ortográfica da terceira região ativa no substrato de base. Em uma modalidade ilustrativa, uma primeira placa de polo C1 também serve como o eletrodo de porta do terceiro transistor.
[00334] Em uma modalidade ilustrativa, a linha de porta G, a linha de sinal de reconfiguração Reset e a linha de controle de emissão de luz EM podem ser dispostas com larguras desiguais. A linha de porta G é fornecida com um bloco de porta que se projeta na direção de um lado da linha de sinal de reconfiguração Reset, e existe uma área de sobreposição entre a projeção ortográfica do bloco de porta no subs- trato de base e a projeção ortográfica da segunda região ativa no substrato de base, para formar uma estrutura de porta dupla.
[00335] Em uma modalidade ilustrativa, depois que o padrão da primeira camada metálica é formado, a camada semicondutora pode ser submetida a um tratamento condutor pela utilização da primeira camada metálica como uma proteção. A camada semicondutora em uma área protegida pela primeira camada metálica forma áreas de ca- nal do primeiro transistor T1 até a sétima região ativa, e a camada se- micondutora em uma área não protegida pela primeira camada metáli- ca é tornada condutora.
[00336] As primeiras camadas metálicas das modalidades ilustrati- vas da presente descrição possuem um layout razoável e uma estrutu- ra simples, e podem garantir o efeito de display do substrato de dis- play.
[00337] Na etapa 1003, uma segunda camada isolante é formada na primeira camada metálica, e uma segunda camada metálica é for- mada na segunda camada isolante, como ilustrado na figura 25.
[00338] Em uma modalidade ilustrativa, a segunda camada metáli- ca pode incluir uma linha de sinal inicial Vinit e um segundo eletrodo C2 do capacitor de armazenamento.
[00339] Em uma modalidade ilustrativa, a linha de sinal inicial Vinit se estende na primeira direção e é disposta em um lado da linha de sinal de reconfiguração Reset longe da linha de porta G. O segundo eletrodo C2 do capacitor de armazenamento em cada subpixel pode possuir um perfil retangular, e está localizado entre a linha de porta G e a linha de controle de emissão de luz EM.
[00340] Em uma modalidade ilustrativa, o perfil do segundo eletrodo C2 pode ser retangular, e os cantos do retângulo podem ser chanfra- dos. Existe uma área de sobreposição entre a projeção ortográfica do segundo eletrodo C2 no substrato de base e a projeção ortográfica do primeiro eletrodo C1 no substrato de base. O meio do segundo eletro- do C2 é fornecido com uma abertura que pode ser retangular, de mo- do que o segundo eletrodo C2 forme uma estrutura anular. A abertura expõe a segunda camada isolante que cobre o primeiro eletrodo C1, e a projeção ortográfica do primeiro eletrodo C1 no substrato de base inclui a projeção ortográfica da abertura no substrato de base.
[00341] Em uma modalidade ilustrativa, o segundo eletrodo C2 do subpixel na linha i e coluna j e o segundo eletrodo C2 do subpixel na linha i e coluna j + 1 são uma estrutura integrada na qual são conecta- dos um ao outro pela primeira parte de conexão C3. O segundo ele- trodo C2 do subpixel na linha i e coluna j + 1 é desconectado do se- gundo eletrodo C2 do subpixel na linha i e coluna j + 2. O segundo ele- trodo C2 do subpixel na linha i e coluna j + 2 e o segundo eletrodo C2 do subpixel na linha i e coluna j + 3 são uma estrutura integrada na qual são conectados um ao outro pela primeira parte de conexão C3. O segundo eletrodo C2 do subpixel na linha i + 1 e coluna j é desco- nectado do segundo eletrodo C2 do subpixel na linha i + 1 e coluna j +
1. O segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 1eo segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 2 são uma estrutura integrada na qual são conectados um ao outro pela primeira parte de conexão C3. O segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 2 é desconectado do segundo eletrodo C2 do subpixel na linha i + 1 e coluna j + 3. Com essa estrutura, os segundos eletrodos C2 de subpixels adjacentes podem ser reutilizados como as linhas de sinal de alimentação, o que pode garantir que potência de sinal forne- cida pelas linhas de alimentação dos subpixels adjacentes seja a mesma, evitando, assim, um display ruim do substrato de display e garantindo o efeito de display do substrato de display.
[00342] Em uma modalidade ilustrativa, a segunda camada metáli- ca ainda pode incluir um eletrodo de proteção C4. Existe uma área de sobreposição entre a projeção ortográfica do eletrodo de proteção C4 no substrato de base e a projeção ortográfica das linhas de alimenta- ção formadas subsequentemente no substrato de base. As linhas de alimentação são conectadas ao eletrodo de proteção C4 através das vias. Em uma modalidade ilustrativa, o eletrodo de proteção C4 é con- figurado para proteger a influência da linha de dados no circuito de acionamento.
[00343] Em uma modalidade ilustrativa, o eletrodo de proteção C4 tem formato de "7" e inclui uma primeira parte que se estende na pri- meira direção e uma segunda parte que se estende na segunda dire- ção, uma extremidade da primeira parte, próxima à segunda parte, sendo conectada a uma extremidade da segunda parte, próxima à primeira parte, para formar uma linha em zigue-zague com um ângulo reto.
[00344] Em uma modalidade ilustrativa, na segunda direção, o ele- trodo de proteção C4 é disposto entre a linha de porta G e a linha de sinal de reconfiguração Reset, e na primeira direção, a segunda parte do eletrodo de proteção C4 é disposta entre a linha de dados formada subsequentemente e a linha de alimentação.
[00345] Em uma modalidade ilustrativa, a segunda parte do eletro- do de proteção C4 e o bloco de porta da primeira camada metálica se estendem, ambos, na segunda direção, e possuem áreas opostas en- tre os mesmos. Isso é, uma borda do eletrodo de proteção C4 próxima a um lado do bloco de porta na primeira direção e uma borda do bloco de porta próxima a um lado do eletrodo de proteção C4 na primeira direção possuem áreas opostas entre as mesmas.
[00346] As segundas camadas metálicas das modalidades ilustrati- vas da presente descrição possuem um layout razoável e uma estrutu- ra simples, e podem garantir o efeito de display do substrato de dis- play.
[00347] Na etapa 1004, uma terceira camada isolante é formada na segunda camada metálica, a terceira camada isolante é fornecida com uma décima primeira via V11 expondo o segundo eletrodo do capaci- tor de armazenamento, e a primeira camada isolante, a segunda ca-
mada isolante e a terceira camada isolante são fornecidas com uma décima segunda via V12 expondo a terceira parte de conexão, como ilustrado na figura 26.
[00348] Em uma modalidade ilustrativa, a décima primeira via V11 é configurada para conectar o segundo eletrodo C2 às linhas de alimen- tação formadas subsequentemente, e a décima segunda via V12 é configurada para conectar a terceira parte de conexão da camada se- micondutora às linhas de alimentação formadas subsequentemente, de modo que os segundos eletrodos interconectados C2 nos subpixels adjacentes, e as terceiras partes de conexão interconectadas nos sub- pixels adjacentes, sejam reutilizados como linhas de conexão de ali- mentação.
[00349] Em uma modalidade ilustrativa, o número de décimas pri- meiras vias V11 pode ser igual a dois, e as duas décimas primeiras vias V11 são dispostas sequencialmente na segunda direção, o que pode aperfeiçoar a confiabilidade da conexão entre os segundos ele- trodos e as linhas de alimentação.
[00350] As vias das modalidades ilustrativas da presente descrição possuem um layout razoável e uma estrutura simples, e podem garan- tir o efeito de display do substrato de display.
[00351] Na etapa 1005, uma terceira camada metálica é formada na terceira camada isolante, como ilustrado na figura 17.
[00352] Em uma modalidade ilustrativa, a terceira camada metálica inclui uma linha de dados D, uma linha de alimentação VDD, e eletro- dos fonte e de drenagem de uma pluralidade de transistores. A linha de dados D inclui uma primeira linha de subdados DO e uma segunda linha de subdados DE.
[00353] Em uma modalidade ilustrativa, a primeira linha de subda- dos DO, a segunda linha de subdados DE, e a linha de alimentação VDD se estendem na segunda direção. A primeira linha de subdados
DO está localizada em um lado de um subpixel e a segunda linha de subdados DE está localizada no outro lado do subpixel. A linha de ali- mentação VDD está localizada entre a primeira linha de subdados DO e a segunda linha de subdados DE.
[00354] Em uma modalidade ilustrativa, subpixels adjacentes locali- zados na mesma coluna são conectados a diferentes linhas de subda- dos. Por exemplo, o subpixel na linha i e coluna j é conectado à primei- ra linha de subdados na coluna j da linha de dados, e o subpixel na linha i + 1 e coluna j é conectado à segunda linha de subpixels na co- luna j da linha de dados. Alternativamente, o subpixel na linha i e colu- na j é conectado à segunda linha de subdados na coluna j da linha de dados, e o subpixel na linha i + 1 e coluna j é conectado à primeira li- nha de subdados na coluna i da linha de dados.
[00355] Em uma modalidade ilustrativa, a linha de alimentação VDD de cada subpixel é conectada ao segundo eletrodo C2 através da dé- cima primeira via V11, e a linha de alimentação VDD de cada subpixel é conectada à terceira parte de conexão da camada semicondutora através da décima segunda via V12. Dessa forma, em uma linha, os segundos eletrodos C2 dos capacitores de armazenamento de um subpixel adjacente são conectados um ao outro, as terceiras partes de conexão das camadas semicondutoras de outro subpixel adjacente são conectadas uma à outra, e os segundos eletrodos interconectados C2 em subpixels adjacentes e as camadas semicondutoras interconec- tadas nos subpixels adjacentes são reutilizadas juntas como linhas de conexão de alimentação, de modo que os potência de sinal fornecidos para cada subpixel sejam iguais, garantindo, assim, o efeito de display do substrato de display.
[00356] Em uma modalidade ilustrativa, a linha de alimentação VDD de cada subpixel pode ser uma linha em zigue-zague. Na segunda di- reção, a linha de alimentação VDD de cada subpixel pode incluir uma primeira parte de alimentação, uma segunda parte de alimentação e uma terceira parte de alimentação conectadas em sequência. Na linha de alimentação que corresponde ao subpixel na linha i e coluna j, uma primeira extremidade da primeira parte de alimentação é conectada a uma segunda extremidade da terceira parte de alimentação no sub- pixel localizado na linha i — 1 e coluna j, e uma segunda extremidade da primeira parte de alimentação se estende na segunda direção e é conectada a uma primeira extremidade da segunda parte de alimenta- ção. Uma segunda extremidade da segunda parte de alimentação se estende em uma direção oblíqua e é conectada a uma primeira extre- midade da terceira parte de alimentação. Existe um ângulo incluído entre a direção oblíqua e a segunda direção, e o ângulo incluído pode ser superior a O grau e inferior a 90 graus. A segunda extremidade da terceira parte de alimentação se estende na segunda direção e é co- nectada à primeira extremidade da primeira parte de alimentação no subpixel localizado na linha i + 1 e coluna j.
[00357] Em uma modalidade ilustrativa, a primeira parte de alimen- tação pode ser uma linha reta com larguras iguais, a segunda parte de alimentação pode ser uma linha oblíqua com larguras variáveis, e a terceira parte de alimentação pode ser uma linha reta com larguras iguais. A primeira parte de alimentação e a segunda parte de alimen- tação são paralelas à primeira linha de subdados (ou à segunda linha de subdados), um ângulo incluído entre a segunda parte de alimenta- ção e a primeira parte de alimentação pode ser superior a 90 graus ou inferior a 180 graus, e um ângulo incluído entre a segunda parte de alimentação e a terceira parte de alimentação pode ser superior a 90 graus e inferior a 180 graus.
[00358] Em uma modalidade ilustrativa, a largura da terceira parte de alimentação pode ser inferior à da primeira parte de alimentação. À linha de alimentação VDD é fornecida como uma linha em zigue-zague com larguras variáveis, o que não apenas pode facilitar o layout das estruturas de pixel, mas também pode reduzir a capacitância parasíti- ca da linha de alimentação VDD e da linha de dados.
[00359] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da terceira parte de alimentação no substrato de base e a projeção ortográfica do segundo eletrodo C2 no substrato de base.
[00360] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da terceira parte de alimentação no substrato de base e a projeção ortográfica do primeiro eletrodo C1 no substrato de base.
[00361] Em uma modalidade ilustrativa, existe uma área de sobre- posição entre a projeção ortográfica da terceira parte de alimentação no substrato de base e a projeção ortográfica da linha de porta G no substrato de base.
[00362] A estrutura ilustrada na presente descrição e no processo de preparação da mesma são meramente uma descrição ilustrativa. Em uma implementação ilustrativa, estruturas correspondentes podem ser alteradas e processos de padronização podem ser adicionados, ou reduzidos, de acordo com as necessidades reais. Por exemplo, o substrato de display pode incluir uma quarta camada metálica, e as linhas de dados D, as linhas de alimentação VDD, e os eletrodos fonte e de drenagem de uma pluralidade de transistores podem estar locali- zados em camadas metálicas diferentes, o que não é limitado na pre- sente descrição.
[00363] Na presente descrição, as segundas placas de polo dos capacitores de armazenamento e as regiões ativas dos transistores são reutilizadas como linhas de conexão de alimentação para transmi- tir potência de sinal das linhas de alimentação, e a distância entre as regiões ativas dos transistores e as linhas de dados é relativamente maior. Dessa forma, as soluções da presente descrição aumentam a distância entre as linhas de conexão de alimentação parcial e as linhas de dados, reduzem a carga das linhas de dados, e, portanto, reduzem o consumo de energia do substrato de display e reduzem o tempo de escrita dos sinais de dados.
[00364] A presente descrição ainda fornece um dispositivo de dis- play. Em uma modalidade ilustrativa, o dispositivo de display inclui o substrato de display mencionado acima.
[00365] Em algumas possíveis implementações, o substrato de dis- play pode ser um substrato de display OLED. O dispositivo de display pode ser qualquer produto ou componente com uma função de dis- play, tal como um telefone móvel, um computador tablet, uma televi- são, um monitor, um computador notebook, uma moldura de foto digi- tal, um navegador, etc., e as modalidades da presente invenção não estão limitadas a isso.
[00366] O substrato de display é o substrato de display fornecido nas modalidades anteriores, e ainda possui um princípio de implemen- tação e efeitos de implementação similares, que não serão descritos aqui.
[00367] Por motivos de clareza, a espessura e o tamanho das ca- madas ou microestruturas são exagerados nos desenhos utilizados para descrever as modalidades da presente descrição. Pode ser com- preendido que quando um elemento, tal como uma camada, filme, re- gião ou substrato é referido como estando "em" ou "sob" outro elemen- to, o elemento pode estar "diretamente" "em" ou "sob" o outro elemen- to, ou pode haver um elemento de intervenção.
[00368] Apesar de as implementações descritas na presente des- crição serem como descritas acima, o conteúdo descrito é apenas das implementações utilizadas para facilitar a compreensão da presente descrição, e não são utilizadas para limitar a presente invenção. Qual-
quer pessoa versada na técnica à qual a presente invenção pertence pode realizar quaisquer modificações e variações na forma e detalhes da implementação sem se distanciar do espírito e escopo descritos na presente invenção.
Não obstante, o escopo de proteção de patente da presente invenção ainda deve estar sujeito ao escopo definido pelas reivindicações em anexo.

Claims (70)

REIVINDICAÇÕES
1. Substrato de display, caracterizado pelo fato de compre- ender: em um plano paralelo ao substrato de display, uma plurali- dade de linhas de porta, uma pluralidade de linhas de dados, uma plu- ralidade de linhas de alimentação e uma pluralidade de subpixels dis- postos em um substrato de base, pelo menos um subpixel compreen- dendo um dispositivo de emissão de luz e um circuito de acionamento configurado para acionar o dispositivo de emissão de luz para emitir luz, o circuito de acionamento compreendendo uma pluralidade de transistores e um capacitor de armazenamento; e em um plano perpendicular ao substrato de display, um substrato de base e uma pluralidade de camadas funcionais dispostas no substrato de base; a pluralidade de camadas funcionais compreendendo uma camada semicondutora, uma primeira camada condutora, uma segun- da camada condutora, uma terceira camada condutora e uma quarta camada condutora que são dispostas sequencialmente; uma primeira camada isolante, uma segunda camada iso- lante, uma terceira camada isolante e uma quarta camada isolante sendo, respectivamente, dispostas entre a pluralidade de camadas funcionais; e em uma direção de extensão das linhas de porta, as linhas de alimentação sendo conectadas uma à outra através de pelo menos uma camada funcional.
2. Substrato de display, de acordo com a reivindicação 1, caracterizado pelo fato de: em uma direção de extensão das linhas de dados, as linhas de alimentação compreenderem uma pluralidade de linhas de subali- mentação conectadas sequencialmente, e pelo menos uma linha de subalimentação ser disposta em um subpixel; e uma linha de subalimentação de pelo menos um subpixel compreender uma pluralidade de partes de alimentação conectadas sequencialmente, e existir um ângulo incluído superior a 90 graus e inferior a 180 graus entre pelo menos uma parte de alimentação e uma parte de alimentação conectada à parte de alimentação.
3. Substrato de display, de acordo com qualquer uma das reivindicações 1 e 2, caracterizado pelo fato de uma parte de alimen- tação, de pelo menos uma parte de alimentação, e a parte de alimen- tação, conectada à parte de alimentação, ser disposta em paralelo às linhas de dados.
4. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de: a linha de subalimentação compreender uma primeira parte de alimentação, uma segunda parte de alimentação e uma terceira parte de alimentação; e a segunda parte de alimentação ser configurada para co- nectar a primeira parte de alimentação e a terceira parte de alimenta- ção, a primeira parte de alimentação e a terceira parte de alimentação serem dispostas em paralelo com as linhas de dados, um ângulo inclu- ido entre a segunda parte de alimentação e a primeira parte de alimen- tação ser superior a 90 graus, e inferior a 180 graus, e um ângulo in- cluído entre a segunda parte de alimentação e a terceira parte de ali- mentação ser superior a 90 graus, e inferior a 180 graus.
5. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de a primeira parte de alimentação ser conectada a uma terceira parte de alimentação em um subpixel localizado em uma linha anterior em uma mesma coluna, e a terceira parte de alimentação ser conectada a uma primeira parte de alimentação em um subpixel localizado em uma próxima linha na mesma coluna.
6. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 5, caracterizado pelo fato de: um comprimento de extensão da primeira parte de alimen- tação na direção de extensão das linhas de dados ser superior a uma largura média das primeiras partes de alimentação, um comprimento de extensão da segunda parte de alimentação em uma direção oblíqua ser superior a uma largura média das segundas partes de alimenta- ção, e um comprimento de extensão da terceira parte de alimentação na direção de extensão das linhas de dados ser superior a uma largura média das terceiras partes de alimentação; e a direção oblíqua ser uma direção na qual a segunda parte de alimentação e a primeira parte de alimentação possuem o ângulo incluído entre as mesmas.
7. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 6, caracterizado pelo fato de a largura média das terceiras partes de alimentação ser inferior à largura média das primei- ras partes de alimentação.
8. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 7, caracterizado pelo fato de uma distância média entre uma borda da primeira parte de alimentação próxima a um lado da terceira parte de alimentação, na direção de extensão das linhas de porta, e uma borda da terceira parte de alimentação próxima a um lado da primeira parte de alimentação, na direção de extensão das linhas de porta, ser equivalente à largura média das terceiras partes de ali- mentação.
9. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 8, caracterizado pelo fato de: ainda compreender uma primeira parte de conexão, um se- gundo eletrodo de um capacitor de armazenamento em pelo menos um subpixel, e um segundo eletrodo de um capacitor de armazena- mento em um subpixel adjacente na direção de extensão das linhas de porta serem conectados um ao outro através da primeira parte de co- nexão; e em pelo menos um subpixel, existir uma área de sobreposi- ção entre uma projeção ortográfica da segunda parte de alimentação no substrato de base e uma projeção ortográfica do segundo eletrodo do capacitor de armazenamento no substrato de base, ou existir uma área de sobreposição entre uma projeção ortográfica da segunda parte de alimentação no substrato de base e uma projeção ortográfica da primeira parte de conexão no substrato de base.
10. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 9, caracterizado pelo fato de existir uma área de so- breposição entre a projeção ortográfica da segunda parte de alimenta- ção no substrato de base e uma projeção ortográfica de um primeiro eletrodo do capacitor de armazenamento no substrato de base.
11. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 10, caracterizado pelo fato de existir uma área de sobreposição entre a projeção ortográfica da segunda parte de alimen- tação no substrato de base e uma projeção ortográfica das linhas de porta no substrato de base.
12. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 11, caracterizado pelo fato de a pluralidade de tran- sistores compreender um segundo transistor, e existir uma área de so- breposição entre uma projeção ortográfica da primeira parte de alimen- tação no substrato de base e uma projeção ortográfica do segundo transistor no substrato de base.
13. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 12, caracterizado pelo fato de ainda compreender uma quinta camada isolante disposta na quarta camada condutora e uma quinta camada condutora disposta na quinta camada isolante, a quinta camada isolante sendo fornecida com uma quinta via configura- da para conectar a quinta camada condutora à quarta camada condu- tora, e não existir qualquer área de sobreposição entre uma projeção ortográfica da quinta via no substrato de base e uma projeção ortográ- fica da linha de subalimentação no substrato de base.
14. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 13, caracterizado pelo fato de em pelo menos um subpixel, existir uma área de sobreposição entre uma projeção orto- gráfica da quinta via no substrato de base e uma projeção ortográfica de uma linha de extensão virtual da primeira parte de alimentação, na linha de subalimentação, na direção de extensão das linhas de dados no substrato de base.
15. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 14, caracterizado pelo fato de a primeira camada isolante, a segunda camada isolante e a terceira camada isolante se- rem fornecidas com uma oitava via configurada para permitir que a li- nha de dados escreva um sinal de dados na camada semicondutora, e não existir qualquer área de sobreposição entre uma projeção ortográ- fica da oitava via no substrato de base e as projeções ortográficas da primeira parte de alimentação e a segunda parte de alimentação na linha de subalimentação no substrato de base.
16. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 15, caracterizado pelo fato de em pelo menos um subpixel, existir uma área de sobreposição entre a projeção ortográfica da oitava via no substrato de base e uma projeção ortográfica de uma linha de extensão virtual da terceira parte de alimentação, na linha de subalimentação, na direção de extensão das linhas de dados no subs- trato de base.
17. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 16, caracterizado pelo fato de as linhas de alimen- tação serem dispostas na terceira camada condutora ou na quarta camada condutora, e as linhas de alimentação serem dispostas em uma mesma camada que as linhas de dados.
18. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 17, caracterizado pelo fato de as linhas de alimen- tação serem dispostas na terceira camada condutora e as linhas de dados serem dispostas na quarta camada condutora, ou as linhas de dados serem dispostas na terceira camada condutora e as linhas de alimentação serem dispostas na quarta camada condutora.
19. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 18, caracterizado pelo fato de ainda compreender uma primeira parte de conexão e um segundo eletrodo de um capaci- tor de armazenamento em pelo menos um subpixel, e um segundo eletrodo de um capacitor de armazenamento em um subpixel adjacen- te, na direção de extensão das linhas de porta, serem conectados um ao outro através da primeira parte de conexão.
20. Substrato de display, de acordo com a reivindicação 19, caracterizado pelo fato de existir pelo menos uma área compreenden- do 2*4 subpixels, em uma linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel, e um segundo eletrodo de um capacitor de armazenamento em um segundo subpixel, serem conectados um ao outro através da primeira parte de conexão, o se- gundo eletrodo do capacitor de armazenamento no segundo primeiro subpixel ser diretamente conectado a um segundo eletrodo de um ca- pacitor de armazenamento em um terceiro subpixel, e o segundo ele- trodo do capacitor de armazenamento no terceiro subpixel e um se- gundo eletrodo de um capacitor de armazenamento em um quarto subpixel serem conectados um ao outro através da primeira parte de conexão; e
Na outra linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel ser diretamente conectado a um segundo eletrodo de um capacitor de armazenamento em um se- gundo subpixel, o segundo eletrodo do capacitor de armazenamento no segundo subpixel e um segundo eletrodo de um capacitor de arma- zenamento em um terceiro subpixel serem conectados um ao outro através da primeira parte de conexão, e o segundo eletrodo do capaci- tor de armazenamento no terceiro subpixel ser diretamente conectado a um segundo eletrodo de um capacitor de armazenamento em um quarto subpixel.
21. Substrato de display, de acordo com a reivindicação 20, caracterizado pelo fato de uma camada semicondutora em um primei- ro subpixel ser espaçada de uma camada semicondutora em um se- gundo subpixel, a camada semicondutora no segundo subpixel ser es- paçada de uma camada semicondutora em um terceiro subpixel, e a camada semicondutora no terceiro subpixel ser espaçada de uma ca- mada semicondutora em um quarto subpixel.
22. Substrato de display, de acordo com a reivindicação 20, caracterizado pelo fato de a terceira camada condutora compreender um primeiro polo de um quinto transistor; e um primeiro polo de um quinto transistor em um primeiro subpixel ser espaçado de um primeiro polo de um quinto transistor em um segundo subpixel, o primeiro polo do quinto transistor no segundo subpixel ser espaçado de um primeiro polo de um quinto transistor em um terceiro subpixel, e o primeiro polo do quinto transistor no terceiro subpixel ser espaçado de um primeiro polo de um quinto transistor em um quarto subpixel.
23. Substrato de display, de acordo com a reivindicação 19, caracterizado pelo fato de: existir pelo menos uma área compreendendo 2*4 subpixels,
em uma linha, um segundo eletrodo de um capacitor de armazena- mento em um primeiro subpixel e um segundo eletrodo de um capaci- tor de armazenamento em um segundo subpixel serem conectados um ao outro através da primeira parte de conexão, o segundo eletrodo do capacitor de armazenamento no segundo subpixel ser desconectado de um segundo eletrodo de um capacitor de armazenamento em um terceiro subpixel, e o segundo eletrodo do capacitor de armazenamen- to no terceiro subpixel e um segundo eletrodo de um capacitor de ar- mazenamento em um quarto subpixel serem conectados um ao outro através da primeira parte de conexão; e na outra linha, um segundo eletrodo de um capacitor de armazenamento em um primeiro subpixel ser desconectado de um se- gundo eletrodo de um capacitor de armazenamento em um segundo subpixel, o segundo eletrodo do capacitor de armazenamento no se- gundo subpixel e um segundo eletrodo de um capacitor de armazena- mento em um terceiro subpixel serem conectados um ao outro através da primeira parte de conexão, e o segundo eletrodo do capacitor de armazenamento no terceiro subpixel ser desconectado de um segundo eletrodo de um capacitor de armazenamento em um quarto subpixel.
24. Substrato de display, de acordo com a reivindicação 23, caracterizado pelo fato de a terceira camada condutora compreender um primeiro polo de um quinto transistor e uma segunda parte de co- nexão; em uma linha, um primeiro polo de um quinto transistor em um primeiro subpixel ser desconectado de um primeiro polo de um quinto transistor em um segundo subpixel, o primeiro polo do quinto transistor no segundo subpixel e um primeiro polo de um quinto tran- sistor em um terceiro subpixel serem conectados um ao outro através da segunda parte de conexão, e o primeiro polo do quinto transistor no terceiro subpixel ser desconectado de um primeiro polo de um quinto transistor em um quarto subpixel; e na outra linha, um primeiro polo de um quinto transistor em um primeiro subpixel e um primeiro polo de um quinto transistor em um segundo subpixel serem conectados um ao outro através da segunda parte de conexão, o primeiro polo do quinto transistor no segundo subpixel ser desconectado de um primeiro polo de um quinto transistor em um terceiro subpixel, e o primeiro polo do quinto transistor no ter- ceiro subpixel e um primeiro polo de um quinto transistor em um quarto subpixel serem conectados um ao outro através da segunda parte de conexão.
25. Substrato de display, de acordo com a reivindicação 22 ou 24, caracterizado pelo fato de na direção de extensão das linhas de porta, as linhas de alimentação serem conectadas uma à outra através dos segundos eletrodos dos capacitores de armazenamento e primei- ros polos dos quintos transistores.
26. Substrato de display, de acordo com a reivindicação 25, caracterizado pelo fato de a quarta camada isolante ser fornecida com as primeiras vias expondo os primeiros polos dos quintos transistores, a terceira camada isolante ser fornecida com as segundas vias expon- do os segundos eletrodos dos capacitores de armazenamento, as |i- nhas de alimentação serem conectadas aos primeiros polos dos quin- tos transistores através das primeiras vias, e os primeiros polos dos quintos transistores serem conectados aos segundos eletrodos dos capacitores de armazenamento através das segundas vias.
27. Substrato de display, de acordo com a reivindicação 26, caracterizado pelo fato de em pelo menos um subpixel, existir uma primeira via e uma pluralidade de segundas vias, e a pluralidade de segundas vias ser disposta na direção de extensão das linhas de da- dos, a projeção ortográfica das linhas de alimentação no substrato de base compreendendo uma projeção ortográfica da primeira via no substrato de base, e a projeção ortográfica do primeiro polo do quinto transistor no substrato de base compreender uma projeção ortográfica das segundas vias no substrato de base.
28. Substrato de display, de acordo com a reivindicação 23, caracterizado pelo fato de a camada semicondutora compreender uma terceira parte de conexão; em uma linha, uma camada semicondutora em um primeiro subpixel ser desconectada de uma camada semicondutora em um se- gundo subpixel, a camada semicondutora no segundo subpixel e uma camada semicondutora em um terceiro subpixel serem conectadas uma à outra através da terceira parte de conexão, e a camada semi- condutora no terceiro subpixel ser desconectada de uma camada se- micondutora em um quarto subpixel; e na outra linha, uma camada semicondutora em um primeiro subpixel e uma camada semicondutora em um segundo subpixel se- rem conectadas uma à outra através da terceira parte de conexão, a camada semicondutora no segundo subpixel ser desconectada de uma camada semicondutora em um terceiro subpixel, e a camada se- micondutora no terceiro subpixel e uma camada semicondutora em um quarto subpixel serem conectadas uma à outra através da terceira par- te de conexão.
29. Substrato de display, de acordo com a reivindicação 28, caracterizado pelo fato de na direção de extensão das linhas de porta, as linhas de alimentação serem conectadas uma à outra através da terceira parte de conexão da camada semicondutora e dos segundos eletrodos dos capacitores de armazenamento.
30. Substrato de display, de acordo com a reivindicação 29, caracterizado pelo fato de a terceira camada isolante ser fornecida com décimas primeiras vias expondo os segundos eletrodos dos ca- pacitores de armazenamento, e a primeira camada isolante, a segunda camada isolante e a terceira camada isolante serem fornecidas com décimas segundas vias expondo a terceira parte de conexão da ca- mada semicondutora, as linhas de alimentação serem conectadas aos segundos eletrodos dos capacitores de armazenamento através das décimas primeiras vias, e as linhas de alimentação serem conectadas à terceira parte de conexão da camada semicondutora através das dé- cimas segundas vias.
31. Substrato de display, de acordo com a reivindicação 30, caracterizado pelo fato de em pelo menos um subpixel, existir uma dé- cima primeira via e uma pluralidade de décimas segundas vias, a plu- ralidade de décimas segundas vias disposta na direção de extensão das linhas de dados, e a projeção ortográfica das linhas de alimentação no subs- trato de base compreender projeções ortográficas da décima primeira via e das décimas segundas vias no substrato de base.
32. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 31, caracterizado pelo fato de a pluralidade de tran- sistores compreender um primeiro transistor, um segundo transistor, um terceiro transistor, um quarto transistor, um quinto transistor, um sexto transistor e um sétimo transistor; em pelo menos um subpixel, a camada semicondutora compreender pelo menos uma primeira região ativa em uma posição na qual o primeiro transistor está localizado, uma segunda região ativa em uma posição na qual o segundo transistor está localizado, uma ter- ceira região ativa em uma posição na qual o terceiro transistor está localizado, uma quarta região ativa em uma posição na qual o quarto transistor está localizado, uma quinta região ativa em uma posição na qual o quinto transistor está localizado, uma sexta região ativa em uma posição na qual o sexto transistor está localizado, e uma sétima região ativa em uma posição na qual o sétimo transistor está localizado, e a primeira região ativa, a segunda região ativa, a terceira região ativa, a quarta região ativa, a quinta região ativa, a sexta região ativa e a séti- ma região ativa serem uma estrutura integrada.
33. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de uma distância entre a segunda região ativa e a primeira região ativa na direção de extensão das linhas de porta ser menor do que uma distância entre a segunda região ativa e a séti- ma região ativa na direção de extensão das linhas de porta.
34. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de a sétima região ativa e a primeira região ati- va serem dispostas sequencialmente em uma direção a partir das li- nhas de dados até as linhas de alimentação nas quais os sinais de da- dos são escritos.
35. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de pelo menos um subpixel compreender uma primeira região, uma segunda região e uma terceira região, que são dispostas sequencialmente na direção de extensão das linhas de da- dos; e a primeira região ativa e a sétima região ativa serem dis- postas em um lado da primeira região longe da segunda região, a se- gunda região ativa e a quarta região ativa serem dispostas em um lado da primeira região próxima à segunda região, a terceira região ativa ser disposta na segunda região, e a quinta região ativa e a sexta regi- ão ativa serem dispostas na terceira região.
36. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de o primeiro polo do primeiro transistor ser conectado a uma linha de sinal inicial, o segundo polo de um primeiro transistor T1 ser conectado ao primeiro eletrodo do capacitor de arma- zenamento, o primeiro polo do segundo transistor ser conectado ao primeiro eletrodo do capacitor de armazenamento, o segundo polo do segundo transistor ser conectado ao segundo polo do sexto transistor, o primeiro polo do terceiro transistor ser conectado ao segundo polo do quarto transistor, o segundo polo do terceiro transistor ser conecta- do ao segundo polo do sexto transistor, o primeiro polo do quarto tran- sistor ser conectado a uma linha de dados, o primeiro polo do quinto transistor ser conectado a uma linha de alimentação, o segundo polo do quinto transistor ser conectado ao primeiro polo do terceiro transis- tor, o segundo polo do sexto transistor ser conectado a um anodo de um dispositivo de emissão de luz, o primeiro polo do sétimo transistor ser conectado a uma linha de sinal inicial, e o segundo polo do sétimo transistor ser conectado ao anodo do dispositivo de emissão de luz; e a primeira região ativa ser respectivamente conectada à segunda região ativa e à sétima região ativa, a segunda região ativa ser conectada, respectivamente, à terceira região ativa e à sexta regi- ão ativa, e a quarta região ativa ser conectada, respectivamente, à ter- ceira região ativa e à quinta região ativa.
37. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de as camadas semicondutoras de subpixels adjacentes serem simétricas uma à outra na direção de extensão das linhas de porta.
38. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de pelo menos uma área compreender 2*2 subpixels, um formato de uma camada semicondutora em um primeiro subpixel em uma linha ser igual a um formato de uma camada semi- condutora em um segundo subpixel na outra linha, e um formato de uma camada semicondutora em um segundo subpixel em uma linha ser igual a um formato de uma camada semicondutora em um primeiro subpixel na outra linha.
39. Substrato de display, de acordo com a reivindicação 32, caracterizado pelo fato de a camada semicondutora compreender uma terceira parte de conexão, e uma camada semicondutora em pelo me- nos um subpixel ser conectada a uma camada semicondutora em um subpixel adjacente na direção de extensão das linhas de porta através da terceira parte de conexão.
40. Substrato de display, de acordo com a reivindicação 39, caracterizado pelo fato de a terceira parte de conexão ser conectada à região ativa do quinto transistor.
41. Substrato de display, de acordo com a reivindicação 39, caracterizado pelo fato de existir uma área de sobreposição entre uma projeção ortográfica da terceira parte de conexão no substrato de base e a projeção ortográfica das linhas de alimentação no substrato de ba- se.
42. Substrato de display, de acordo com a reivindicação 39, caracterizado pelo fato de a primeira camada isolante, a segunda ca- mada isolante e a terceira camada isolante serem fornecidas com dé- cimas segundas vias expondo a terceira parte de conexão, e as linhas de alimentação serem conectadas à terceira parte de conexão através das décimas segundas vias.
43. Substrato de display, de acordo com a reivindicação 39, caracterizado pelo fato de: existir pelo menos uma área compreendendo 2*4 subpixels, em uma linha, uma camada semicondutora em um primeiro subpixel ser desconectada de uma camada semicondutora em um segundo subpixel, a camada semicondutora no segundo subpixel e uma cama- da semicondutora em um terceiro subpixel serem conectadas uma à outra através da terceira parte de conexão, e a camada semicondutora no terceiro subpixel ser desconectada de uma camada semicondutora em um quarto subpixel; e na outra linha, uma camada semicondutora em um primeiro subpixel e uma camada semicondutora em um segundo subpixel se-
rem conectadas uma à outra através da terceira parte de conexão, a camada semicondutora no segundo subpixel ser desconectada de uma camada semicondutora em um terceiro subpixel, e a camada se- micondutora no terceiro subpixel e uma camada semicondutora em um quarto subpixel serem conectados uma à outra através da terceira par- te de conexão.
44. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 43, caracterizado pelo fato de: Na direção de extensão das linhas de dados, a linha de da- dos compreender uma pluralidade de linhas de subdados conectadas sequencialmente; e existir pelo menos um subpixel, de modo que duas linhas de subdados sejam dispostas entre o subpixel e um subpixel adjacente na direção de extensão das linhas de porta.
45. Substrato de display, de acordo com a reivindicação 44, caracterizado pelo fato de as duas linhas de subdados serem paralelas uma a outra.
46. Substrato de display, de acordo com a reivindicação 44, caracterizado pelo fato de em pelo menos um subpixel, a primeira ca- mada isolante, a segunda camada isolante e a terceira camada isolan- te serem fornecidas com oito vias expondo a camadas semiconduto- ras, a quarta camada isolante ser fornecida com terceiras vias expon- do o primeiro polo do quarto transistor, a linha de dados ser conectada ao primeiro polo do quarto transistor através da terceira via, e o primei- ro polo do quarto transistor ser conectado à camada semicondutora através da oitava via.
47. Substrato de display, de acordo com a reivindicação 46, caracterizado pelo fato de na direção de extensão das linhas de porta, as oito vias dos subpixels adjacentes serem simétricas uma à outra.
48. Substrato de display, de acordo com a reivindicação 44,
caracterizado pelo fato de a linha de dados ser disposta na terceira camada condutora, e a linha de alimentação ser disposta na terceira camada condutora.
49. Substrato de display, de acordo com a reivindicação 44, caracterizado pelo fato de as linhas de dados serem dispostas na quarta camada condutora, e as linhas de alimentação serem dispostas na terceira camada condutora ou na quarta camada condutora.
50. Substrato de display, de acordo com a reivindicação 44, caracterizado pelo fato de em pelo menos uma coluna de subpixels, a linha de dados compreender uma primeira linha de subdados e uma segunda linha de subdados, que são localizadas em dois lados da co- luna de subpixels, respectivamente.
51. Substrato de display, de acordo com a reivindicação 50, caracterizado pelo fato de a linha de alimentação ser localizada entre a primeira linha de subdados e a segunda linha de subdados.
52. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 51, caracterizado pelo fato de as estruturas de pixel dos subpixels adjacentes serem simétricas uma à outra na direção de extensão das linhas de porta.
53. Substrato de display, de acordo com a reivindicação 52, caracterizado pelo fato de pelo menos uma área, compreender 2*2 subpixels, na qual uma estrutura de pixel de um primeiro subpixel em uma linha é igual a uma estrutura de pixel de um segundo subpixel na outra linha, e uma estrutura de pixel de um segundo subpixel em uma linha é igual a uma estrutura de pixel de um primeiro subpixel na outra linha.
54. Substrato de display, de acordo com qualquer uma das reivindicações 1 a 53, caracterizado pelo fato de: ainda compreender uma linha de sinal de reconfiguração, uma linha de controle de emissão de luz e uma linha de sinal inicial;
a camada semicondutora compreender, pelo menos, regi- ões ativas de uma pluralidade de transistores, a primeira camada con- dutora compreender pelo menos uma linha de porta, uma linha de con- trole de emissão de luz, uma linha de sinal de reconfiguração, um pri- meiro eletrodo de um capacitor de armazenamento, e eletrodos de porta de uma pluralidade de transistores, a segunda camada conduto- ra compreender pelo menos uma linha de sinal inicial e um segundo eletrodo de um capacitor de armazenamento; e a terceira camada condutora compreender pelo menos ele- trodos fonte e de drenagem de uma pluralidade de transistores, e a quarta camada condutora compreender pelo menos uma linha de da- dos e uma linha de alimentação.
55. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de: pelo menos um subpixel compreender uma primeira região, uma segunda região e uma terceira região que são dispostas sequen- cialmente na direção de extensão da linha de dados; e a linha de porta, a linha de sinal inicial e a linha de sinal de reconfiguração serem localizadas na primeira região, o primeiro eletro- do e o segundo eletrodo do capacitor de armazenamento serem locali- zados na segunda região, e a linha de controle de emissão de luz ser localizada na terceira região.
56. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de: a segunda camada condutora ainda compreender um ele- trodo de proteção, e em pelo menos um subpixel, existir uma área de sobreposição entre uma projeção ortográfica do eletrodo de proteção no substrato de base e a projeção ortográfica das linhas de alimenta- ção no substrato de base.
57. Substrato de display, de acordo com a reivindicação 56,
caracterizado pelo fato de a linha de alimentação ser conectada ao eletrodo de proteção através de uma via.
58. Substrato de display, de acordo com a reivindicação 56, caracterizado pelo fato de o eletrodo de proteção ser disposto entre a linha de porta e a linha de sinal de reconfiguração na direção de ex- tensão das linhas de dados.
59. Substrato de display, de acordo com a reivindicação 56, caracterizado pelo fato de o eletrodo de proteção compreender uma primeira parte que se estende na direção de extensão das linhas de porta e uma segunda parte que se estende na direção de extensão das linhas de dados, e uma extremidade da primeira parte próxima à segunda parte ser conectada a uma extremidade da segunda parte próxima à primeira parte.
60. Substrato de display, de acordo com a reivindicação 59, caracterizado pelo fato de: a primeira camada condutora ainda compreender um bloco de porta que se estende na direção de extensão das linhas de dados, e o bloco de porta ser conectado à linha de porta; e na direção de extensão das linhas de dados, o bloco de porta e a segunda parte do eletrodo de proteção possuírem áreas opostas entre os mesmos.
61. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de os eletrodos fonte e de drenagem da plura- lidade de transistores compreenderem o primeiro polo do segundo transistor, a segunda camada isolante e a terceira camada isolante serem fornecidas com as sétimas vias expondo o primeiro eletrodo do capacitor de armazenamento, a primeira camada isolante, a segunda camada isolante e a terceira camada isolante serem fornecidas com as nonas vias expondo a região ativa do segundo transistor, uma extre- midade do primeiro polo do segundo transistor ser conectada ao pri-
meiro eletrodo do capacitor de armazenamento através da sétima via, e a outra extremidade do primeiro polo do segundo transistor ser co- nectada à região ativa do segundo transistor através da nona via.
62. Substrato de display, de acordo com a reivindicação 61, caracterizado pelo fato de existir uma área de sobreposição entre uma projeção ortográfica do primeiro polo do segundo transistor no substra- to de base e uma projeção ortográfica da linha de porta no substrato de base, e não existir qualquer área de sobreposição entre a projeção ortográfica do primeiro polo do segundo transistor no substrato de ba- se e as projeções ortográficas da linha de controle de emissão de luz, a linha de sinal de reconfiguração e a linha de sinal inicial no substrato de base.
63. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de os eletrodos fonte e de drenagem da plura- lidade de transistores compreenderem um primeiro polo de um primei- ro transistor, a terceira camada isolante ser fornecida com sextas vias expondo a linha de sinal inicial, a primeira camada isolante, a segunda camada isolante e a terceira camada isolante serem fornecidas com décimas vias expondo a região ativa do primeiro transistor, uma ex- tremidade do primeiro polo do primeiro transistor ser conectada à linha de sinal inicial através da sexta via, e a outra extremidade do primeiro polo do primeiro transistor ser conectada à região ativa do primeiro transistor através da décima via.
64. Substrato de display, de acordo com a reivindicação 63, caracterizado pelo fato de existir uma área de sobreposição entre uma projeção ortográfica do primeiro polo do primeiro transistor no substra- to de base e uma projeção ortográfica da linha de sinal de reconfigura- ção no substrato de base, e não existir qualquer área de sobreposição entre a projeção ortográfica do primeiro polo do primeiro transistor no substrato de base e as projeções ortográficas da linha de porta e a li-
nha de controle de emissão de luz no substrato de base.
65. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de o substrato de display ainda compreender uma quinta camada isolante disposta na quarta camada condutora e uma quinta camada condutora disposta na quinta camada isolante; a quarta camada condutora ainda compreende um eletrodo de conexão, e os eletrodos fonte e de drenagem da pluralidade de transistores compreenderem um segundo polo de um sexto transistor; a quarta camada isolante ser fornecida com as quartas vias expondo o segundo polo do sexto transistor, a quinta camada isolante ser fornecida com as quintas vias expondo o eletrodo de conexão, o eletrodo de conexão ser conectado ao segundo polo do sexto transistor através da quarta via, e a quinta camada condutora ser conectada ao eletrodo de cone- xão através da quinta via.
66. Substrato de display, de acordo com a reivindicação 65, caracterizado pelo fato de existir uma área de sobreposição entre uma projeção ortográfica do eletrodo de conexão no substrato de base e uma projeção ortográfica do primeiro polo do segundo transistor no substrato de base.
67. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de pelo menos um subpixel compreender, pelo menos: uma primeira via expondo um primeiro polo de um quinto transistor, a primeira via sendo configurada para conectar o primeiro polo do quinto transistor com a linha de alimentação; uma segunda via expondo um segundo eletrodo de um ca- pacitor de armazenamento, a segunda via sendo configurada para co- nectar o segundo eletrodo com o primeiro polo do quinto transistor; uma terceira via expondo um primeiro polo de um quarto transistor, a terceira via sendo configurada para conectar o primeiro polo do quarto transistor à linha de dados; uma quarta via expondo um segundo polo de um sexto transistor, a quarta via sendo configurada para conectar o segundo polo do sexto transistor a um eletrodo de conexão; uma quinta via expondo o eletrodo de conexão, a quinta via sendo configurada para conectar o eletrodo de conexão a um anodo da quinta camada condutora; uma sexta via expondo a linha de sinal inicial, a sexta via sendo configurada para conectar a linha de sinal inicial a um primeiro polo de um primeiro transistor; uma sétima via expondo um primeiro eletrodo do capacitor de armazenamento, a sétima via sendo configurada para conectar o primeiro eletrodo a um primeiro polo de um segundo transistor; uma oitava via expondo uma região ativa do quarto transis- tor, a oitava via sendo configurada para conectar a região ativa do quarto transistor ao primeiro polo do quarto transistor; uma nona via expondo uma região ativa do segundo tran- sistor, a nona via sendo configurada para conectar a região ativa do segundo transistor ao primeiro polo do segundo transistor; e uma décima via expondo uma região ativa do primeiro tran- sistor, a décima via sendo configurada para conectar a região ativa do primeiro transistor ao primeiro polo do primeiro transistor.
68. Substrato de display, de acordo com a reivindicação 54, caracterizado pelo fato de pelo menos um subpixel compreender, pelo menos: uma décima primeira via expondo o segundo eletrodo do capacitor de armazenamento, a décima primeira via sendo configurada para conectar o segundo eletrodo à linha de alimentação; e uma décima segunda via expondo uma terceira parte de conexão, a décima segunda via sendo configurada para conectar a terceira parte de conexão à linha de alimentação.
69. Dispositivo de display, caracterizado pelo fato de com- preender o substrato de display, como definido em qualquer uma das reivindicações 1 a 68.
70. Método de fabricação de um substrato de display, con- figurado para fabricar o substrato de display, como definido em qual- quer uma das reivindicações 1 a 69, o substrato de display compreendendo, em um plano para- lelo ao substrato de display, linhas de porta, linhas de dados, linhas de alimentação e uma pluralidade de subpixels dispostos em um substra- to de base, pelo menos um subpixel compreendendo um dispositivo de emissão de luz e um circuito de acionamento configurado para acionar o dispositivo de emissão de luz para emitir luz, e o circuito de aciona- mento compreendendo uma pluralidade de transistores e um capacitor de armazenamento; o método caracterizado pelo fato de compreender: fornecer um substrato de base; e formar uma pluralidade de camadas funcionais no substrato de base, a pluralidade de camadas funcionais compreendendo uma camada semicondutora, uma primeira camada condutora, uma segun- da camada condutora, uma terceira camada condutora, e uma quarta camada condutora que são dispostas sequencialmente, uma primeira camada isolante, uma segunda camada isolante, uma terceira camada isolante, e uma quarta camada isolante dispostas, respectivamente, entre a pluralidade de camadas funcionais, e em uma direção de ex- tensão das linhas de porta, linhas de alimentação sendo conectadas uma à outra através de pelo menos uma camada funcional.
BR112021012544-2A 2019-10-29 2020-10-29 Substrato de display e método de fabricação do mesmo, e dispositivos de display BR112021012544A2 (pt)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023527254A (ja) * 2020-03-19 2023-06-28 京東方科技集團股▲ふん▼有限公司 表示基板及び表示装置
EP4131411A4 (en) 2021-03-11 2023-08-16 BOE Technology Group Co., Ltd. ARRAY SUBSTRATE AND DISPLAY PANEL THEREFORE, AND DISPLAY DEVICE
CN117276286A (zh) * 2022-06-21 2023-12-22 京东方科技集团股份有限公司 显示面板及显示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635509B1 (ko) * 2005-08-16 2006-10-17 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR100830981B1 (ko) * 2007-04-13 2008-05-20 삼성에스디아이 주식회사 유기 발광 표시 장치
KR100941836B1 (ko) * 2008-05-19 2010-02-11 삼성모바일디스플레이주식회사 유기 전계 발광표시장치
KR101699911B1 (ko) * 2010-04-05 2017-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101739526B1 (ko) * 2010-10-28 2017-05-25 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104269431B (zh) * 2014-09-29 2017-03-01 京东方科技集团股份有限公司 一种有机电致发光显示器件、其驱动方法及显示装置
US10109696B2 (en) * 2015-12-29 2018-10-23 Nlt Technologies, Ltd. Display apparatus and method of manufacturing display apparatus
KR102594921B1 (ko) * 2016-10-31 2023-10-26 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20180089928A (ko) * 2017-02-01 2018-08-10 삼성디스플레이 주식회사 표시 장치
KR102565699B1 (ko) * 2017-09-26 2023-08-10 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
CN108766988B (zh) * 2018-05-31 2021-01-29 武汉天马微电子有限公司 显示面板及显示装置
KR102651596B1 (ko) * 2018-06-29 2024-03-27 삼성디스플레이 주식회사 표시장치
CN109860259B (zh) * 2019-02-28 2020-10-16 武汉华星光电半导体显示技术有限公司 一种oled阵列基板及oled显示装置
KR20210010717A (ko) * 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치
CN110690265B (zh) * 2019-10-29 2022-07-26 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN114203784A (zh) * 2019-11-07 2022-03-18 京东方科技集团股份有限公司 一种显示基板和显示装置

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