KR102476703B1 - 디스플레이 기판 및 그 제작 방법, 디스플레이 장치 - Google Patents

디스플레이 기판 및 그 제작 방법, 디스플레이 장치 Download PDF

Info

Publication number
KR102476703B1
KR102476703B1 KR1020207036474A KR20207036474A KR102476703B1 KR 102476703 B1 KR102476703 B1 KR 102476703B1 KR 1020207036474 A KR1020207036474 A KR 1020207036474A KR 20207036474 A KR20207036474 A KR 20207036474A KR 102476703 B1 KR102476703 B1 KR 102476703B1
Authority
KR
South Korea
Prior art keywords
electrode
sub
transistor
pixel
display substrate
Prior art date
Application number
KR1020207036474A
Other languages
English (en)
Other versions
KR20210053814A (ko
Inventor
톈 둥
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201911038883.4A external-priority patent/CN110690265B/zh
Priority claimed from CN201911082352.5A external-priority patent/CN110707139A/zh
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20210053814A publication Critical patent/KR20210053814A/ko
Application granted granted Critical
Publication of KR102476703B1 publication Critical patent/KR102476703B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H01L27/3213—
    • H01L27/3218—
    • H01L27/3262—
    • H01L27/3265—
    • H01L27/3272—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/351—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels comprising more than three subpixels, e.g. red-green-blue-white [RGBW]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • H01L2227/323—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

디스플레이 기판 및 그 제작 방법, 디스플레이 장치에 관한 것이다. 디스플레이 기판에는, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 다수의 격자선, 다수의 데이터 케이블, 다수의 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동시켜 발광하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되며; 디스플레이 기판에 수직되는 평면 내에, 상기 디스플레이 기판에는 베이스와 다수의 기능층이 포함되며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결되는 것이 포함된다.

Description

디스플레이 기판 및 그 제작 방법, 디스플레이 장치
본 출원은 2019년 11월 7일에 중국 특허청에 제출되고, 공개번호가 201911082352.5이며, 발명의 명칭이 “디스플레이 기판 및 그 제작 방법, 디스플레이 장치”인 중국 특허 공개의 우선권을 주장하고, 또한 2019년 10월 29일에 중국 특허청에 제출되고, 공개번호가 201911038883.4이며, 발명의 명칭이 “디스플레이 기판 및 그 제작 방법, 디스플레이 장치”인 중국 특허 공개의 우선권을 주장하며, 그 내용은 인용의 방식을 통하여 본 출원에 포함된 것으로 이해하여야 한다.
기술분야
본문은 디스플레이 기술분야에 관한 것으로서, 구체적으로는 디스플레이 기판 및 그 제작 방법, 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(Organic Light-Emitting Device, OLED) 디스플레이 기판은 전통적인 액정 디스플레이(Liquid Crystal Display, LCD)와 다른 디스플레이 기판으로서, 주동적으로 발광하고 온도 특성이 훌륭하며 전력 소모가 작고 응답이 빠르며 휠 수 있고 아주 가벼우며 얇고 원가 낮은 등 장점을 갖고 있다. 그러므로 차세대 디스플레이 장치의 중요한 발전 방향 중 하나로 되고, 또한 날로 많은 각광을 받고 있다.
OLED 디스플레이 기판의 고주파수 구동을 구현하기 위하여, 관련 기술에서는 이중 데이터 케이블의 OLED 디스플레이 기판을 개시하였는 바, 즉 같은 열 픽셀이 두 데이터 케이블과 연결된다. 하지만 관련 기술 중의 OLED 디스플레이 기판은 고주파수 구동을 구현할 수 있기는 하지만, 해상도가 보편적으로 비교적 낮고, 시중의 디스플레이 장치 고해상도에 관한 수요를 만족시킬 수 없다.
아래는 본 명세서 상세하게 설명하게 될 주제에 대한 개요이다. 본 개요는 특허청구범위의 보호범위를 제한하기 위한 것이 아니다.
디스플레이 기판에 있어서, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 다수의 격자선, 다수의 데이터 케이블, 다수의 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동하여 발광하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되며; 디스플레이 기판에 수직되는 평면 내에, 상기 디스플레이 기판에는 베이스와 상기 베이스 상에 구비되는 다수의 기능층이 포함되며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결된다.
예시적 실시방식에서, 상기 데이터 케이블의 연장 방향에서, 상기 전원선에는 다수의 순차적으로 연결되는 서브 전원선이 포함되고, 적어도 하나의 서브 전원선은 하나의 서브 픽셀 중에 구비되며; 적어도 하나의 서브 픽셀의 서브 전원선에는 순차적으로 연결되는 다수의 전원부가 포함되고, 적어도 하나의 전원부 및 상기 전원부와 연결되는 전원부 간에는 90도보다 크고 또한 180도보다 작은 협각이 존재한다.
예시적 실시방식에서, 상기 적어도 하나의 전원부 및 상기 전원부와 연결되는 전원부에서, 그 중의 한 전원부는 상기 데이터 케이블과 평행으로 구비된다.
예시적 실시방식에서, 상기 서브 전원선에는 제1 전원부, 제2 전원부와 제3 전원부가 포함되며; 상기 제2 전원부는 상기 제1 전원부와 제3 전원부를 연결하도록 구성되고, 상기 제1 전원부 및 제3 전원부는 상기 데이터 케이블과 평행 구비되며, 상기 제2 전원부와 상기 제1 전원부 간의 협각은 90도보다 크고 또한 180도보다 작으며, 상기 제2 전원부와 상기 제3 전원부 간의 협각은 90도보다 크고 또한 180도보다 작다.
예시적 실시방식에서, 상기 제1 전원부와 같은 열 위 한 행의 서브 픽셀 중에 위치하는 제3 전원부와 연결되고, 상기 제3 전원부와 같은 열 다음 한 행의 서브 픽셀 중에 위치하는 제1 전원부와 연결된다.
예시적 실시방식에서, 상기 제1 전원부의 데이터 케이블 연장 방향을 따라 연장된 길이가 상기 제1 전원부의 평균 너비보다 크고, 상기 제2 전원부의 경사 방향을 따라 연장된 길이가 상기 제2 전원부의 평균 너비보다 크며, 상기 제3 전원부의 데이터 케이블 연장 방향을 따라 연장된 길이가 상기 제3 전원부의 평균 너비보다 크며; 상기 경사 방향은 상기 제2 전원부와 상기 제1 전원부 간에 상기 협각이 구비된 방향이다.
예시적 실시방식에서, 상기 제3 전원부의 평균 너비가 상기 제1 전원부의 평균 너비보다 작다.
예시적 실시방식에서, 상기 제1 전원부의 상기 제3 전원부에 근접하는 격자선 연장 방향상의 일측의 변두리와 상기 제3 전원부의 상기 제1 전원부에 근접하는 격자선 연장 방향상의 일측의 변두리 간의 거리가, 상기 제3 전원부의 평균 너비와 상당하다.
예시적 실시방식에서, 상기 디스플레이 기판에는 또한 제1 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 저장 커패시터의 제2 전극과 격자선 연장 방향 인접된 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 적어도 하나의 서브 픽셀에서, 상기 제2 전원부의 베이스 상에서의 직교 투영은 상기 저장 커패시터의 제2 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재하거나, 또는 상기 제2 전원부의 베이스 상에서의 직교 투영은 상기 제1 연결부의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 제2 전원부의 베이스 상에서의 직교 투영은 상기 저장 커패시터의 제1 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 제2 전원부의 베이스 상에서의 직교 투영은 상기 격자선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 다수의 트랜지스터에는 제2 트랜지스터가 포함되고, 상기 제1 전원부의 베이스 상에서의 직교 투영은 상기 제2 트랜지스터의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 디스플레이 기판에는 또한 상기 제4 전도층 상에 구비되는 제5 절연층과 상기 제5 절연층 상에 구비되는 제5 전도층이 포함되고, 상기 제5 절연층 상에 제5 통과홀이 구비되며, 상기 제5 통과홀은 상기 제5 전도층과 상기 제4 전도층이 연결되도록 구성되며; 상기 제5 통과홀의 베이스 상에서의 직교 투영은 상기 서브 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에서, 상기 제5 통과홀의 베이스 상에서의 직교 투영은 상기 서브 전원선 중 제1 전원부의 상기 데이터 케이블 연장 방향에서의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 제8 통과홀이 구비되고, 상기 제8 통과홀은 상기 데이터 케이블이 데이터 신호를 상기 반도체층에 기입하도록 구성되며; 상기 제8 통과홀의 베이스 상에서의 직교 투영은 상기 서브 전원선 중 제1 전원부와 제2 전원부의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에서, 상기 제8 통과홀의 베이스 상에서의 직교 투영은 상기 서브 전원선 중 제3 전원부의 상기 데이터 케이블 연장 방향에서의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 전원선이 상기 제3 전도층에 구비되거나, 또는 상기 제4 전도층에 구비되고, 상기 전원선과 상기 데이터 케이블이 동일 층에 구비된다.
예시적 실시방식에서, 상기 전원선이 상기 제3 전도층에 구비되고, 상기 데이터 케이블이 상기 제4 전도층에 구비되거나, 또는, 상기 데이터 케이블이 상기 제3 전도층에 구비되고, 상기 전원선이 상기 제4 전도층에 구비된다.
예시적 실시방식에서, 상기 디스플레이 기판에는 또한 제1 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 저장 커패시터의 제2 전극과 격자선 연장 방향 인접된 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결된다.
예시적 실시방식에서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하고, 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결되고, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 다른 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결되고, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결된다.
예시적 실시방식에서, 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 이격 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 이격 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 이격 구비된다.
예시적 실시방식에서, 상기 제3 전도층에는 제5 트랜지스터의 제1극이 포함되며; 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비된다.
예시적 실시방식에서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하고, 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비되고, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 다른 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비되고, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비된다.
예시적 실시방식에서, 상기 제3 전도층에는 제5 트랜지스터의 제1극과 제2 연결부가 포함되며; 한 행의 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결된다.
예시적 실시방식에서, 격자선 연장 방향에서, 상기 전원선이 상기 저장 커패시터의 제2 전극을 통하여 제5 트랜지스터의 제1극과 상호 연결된다.
예시적 실시방식에서, 상기 제4 절연층 상에 상기 제5 트랜지스터의 제1극을 노출시키는 제1 통과홀이 구비되고, 상기 제3 절연층 상에 상기 저장 커패시터의 제2 전극을 노출시키는 제2 통과홀이 구비되며, 상기 전원선이 상기 제1 통과홀을 통하여 상기 제5 트랜지스터의 제1극과 연결되고, 상기 제5 트랜지스터의 제1극이 상기 제2 통과홀을 통하여 상기 저장 커패시터의 제2 전극과 연결된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에서, 상기 제1 통과홀의 수량이 1개이고, 상기 제2 통과홀의 수량이 다수이며, 다수의 제2 통과홀이 상기 데이터 케이블 연장 방향을 따라 구비되며; 상기 전원선의 베이스 상에서의 직교 투영에는 상기 제1 통과홀의 베이스 상에서의 직교 투영이 포함되고, 상기 제5 트랜지스터의 제1극의 베이스 상에서의 직교 투영에는 상기 제2 통과홀의 베이스 상에서의 직교 투영이 포함된다.
예시적 실시방식에서, 상기 반도체층에는 제3 연결부가 포함되며; 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 단선 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 단선 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결된다.
예시적 실시방식에서, 격자선 연장 방향에서, 상기 전원선이 상기 반도체층의 제3 연결부를 통하여 저장 커패시터의 제2 전극과 상호 연결된다.
예시적 실시방식에서, 상기 제3 절연층 상에 상기 저장 커패시터의 제2 전극을 노출시키는 제11 통과홀이 구비되고, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 상기 반도체층의 제3 연결부를 노출시키는 제12 통과홀이 구비되며, 상기 전원선이 상기 제11 통과홀을 통하여 상기 저장 커패시터의 제2 전극과 연결되고, 상기 전원선이 상기 제12 통과홀을 통하여 상기 반도체층의 제3 연결부와 연결된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에서, 상기 제11 통과홀의 수량이 1개이고, 상기 제12 통과홀의 수량이 다수이며, 다수의 제12 통과홀이 상기 데이터 케이블 연장 방향을 따라 구비되며; 상기 전원선의 베이스 상에서의 직교 투영에는 상기 제11 통과홀과 제12 통과홀의 베이스 상에서의 직교 투영이 포함된다.
예시적 실시방식에서, 상기 다수의 트랜지스터에는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터와 제7 트랜지스터가 포함되며; 적어도 하나의 서브 픽셀에서, 상기 반도체층에는 적어도 제1 트랜지스터가 소재하는 위치의 제1 능동 구역, 제2 트랜지스터가 소재하는 위치의 제2 능동 구역, 제3 트랜지스터가 소재하는 위치의 제3 능동 구역, 제4 트랜지스터가 소재하는 위치의 제4 능동 구역, 제5 트랜지스터가 소재하는 위치의 제5 능동 구역, 제6 트랜지스터가 소재하는 위치의 제6 능동 구역과 제7 트랜지스터가 소재하는 위치의 제7 능동 구역이 포함되고, 상기 제1 능동 구역, 제2 능동 구역, 제3 능동 구역, 제4 능동 구역, 제5 능동 구역, 제6 능동 구역과 제7 능동 구역이 일체 구조이다.
예시적 실시방식에서, 상기 제2 능동 구역과 제1 능동 구역 간의 격자선 연장 방향의 거리가, 상기 제2 능동 구역과 제7 능동 구역 간 격자선 연장 방향의 거리보다 작다.
예시적 실시방식에서, 데이터 신호를 기입하는 데이터 케이블로부터 전원선까지의 방향을 따라, 상기 제7 능동 구역과 제1 능동 구역이 순차적으로 구비된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에는 데이터 케이블 연장 방향을 따라 순차적으로 구비되는 제1 구역, 제2 구역과 제3 구역이 포함되며; 상기 제1 능동 구역과 제7 능동 구역이 상기 제1 구역 내 제2 구역과 멀리 떨어진 일측에 구비되고, 상기 제2 능동 구역과 제4 능동 구역이 상기 제1 구역 내 제2 구역과 근접하는 일측에 구비되며; 상기 제3 능동 구역이 상기 제2 구역 내에 구비되며; 상기 제5 능동 구역과 제6 능동 구역이 상기 제3 구역 내에 구비된다.
예시적 실시방식에서, 상기 제1 트랜지스터의 제1극이 초기 신호선과 연결되고, 제1 트랜지스터(T1)의 제2극과 상기 저장 커패시터의 제1 전극이 연결되며, 상기 제2 트랜지스터의 제1극과 저장 커패시터의 제1 전극이 연결되고, 상기 제2 트랜지스터의 제2극과 제6 트랜지스터의 제2극이 연결되며, 상기 제3 트랜지스터의 제1극과 제4 트랜지스터의 제2극이 연결되고, 상기 제3 트랜지스터의 제2극과 제6 트랜지스터의 제2극이 연결되며, 상기 제4 트랜지스터의 제1극이 데이터 케이블과 연결되고, 상기 제5 트랜지스터의 제1극과 전원선이 연결되며, 상기 제5 트랜지스터의 제2극과 제3 트랜지스터의 제1 전극이 연결되고, 상기 제6 트랜지스터의 제2극과 발광 장치의 양극이 연결되며, 상기 제7 트랜지스터의 제1극과 초기 신호선이 연결되고, 상기 제7 트랜지스터의 제2극과 발광 장치의 양극이 연결되며; 상기 제1 능동 구역이 각각 제2 능동 구역 및 제7 능동 구역과 연결되고, 상기 제2 능동 구역이 각각 제3 능동 구역 및 제6 능동 구역과 연결되며, 상기 제4 능동 구역이 각각 제3 능동 구역 및 제5 능동 구역과 연결된다.
예시적 실시방식에서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 반도체층이 상호 대칭 관계이다.
예시적 실시방식에서, 2*2개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 반도체층 형상이 다른 한 행의 제2 서브 픽셀 중 반도체층 형상과 같고, 한 행의 제2 서브 픽셀 중 반도체층 형상이 다른 한 행의 제1 서브 픽셀 중 반도체층 형상과 같다.
예시적 실시방식에서, 상기 반도체층에 제3 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 격자선 연장 방향 인접된 서브 픽셀 중 반도체층과 연결된다.
예시적 실시방식에서, 상기 제3 연결부가 제5 트랜지스터의 능동 구역과 연결된다.
예시적 실시방식에서, 상기 제3 연결부의 베이스 상에서의 직교 투영은 상기 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 상기 제3 연결부를 노출시키는 제12 통과홀이 구비되고, 상기 전원선이 상기 제12 통과홀을 통하여 상기 제3 연결부와 연결된다.
예시적 실시방식에서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 단선 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 단선 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결된다.
예시적 실시방식에서, 적어도 하나의 픽셀 열이 존재하고, 상기 데이터 케이블 연장 방향에서, 상기 데이터 케이블에는 다수의 순차적으로 연결되는 서브 데이터 케이블이 포함되며; 적어도 하나의 서브 픽셀이 존재하고, 상기 서브 픽셀과 격자선 연장 방향 인접된 서브 픽셀 간에는 두 개의 서브 데이터 케이블이 구비된다.
예시적 실시방식에서, 상기 두 개의 서브 데이터 케이블이 상호 평행된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀 내에서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 반도체층을 노출시키는 제8 통과홀이 구비되고, 상기 제4 절연층 상에는 제4 트랜지스터의 제1극을 노출시키는 제3 통과홀이 구비되며, 상기 데이터 케이블이 상기 제3 통과홀을 통하여 제4 트랜지스터의 제1극과 연결되고, 상기 제4 트랜지스터의 제1극이 상기 제8 통과홀을 통하여 반도체층과 연결된다.
예시적 실시방식에서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 제8 통과홀이 상호 대칭 관계이다.
예시적 실시방식에서, 상기 데이터 케이블이 상기 제3 도체층에 구비되고, 상기 전원선에 상기 제3 도체층이 구비된다.
예시적 실시방식에서, 상기 데이터 케이블이 상기 제4 도체층에 구비되고, 상기 전원선이 상기 제3 도체층 또는 제4 도체층에 구비된다.
예시적 실시방식에서, 적어도 한 열 서브 픽셀에서, 상기 데이터 케이블에는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 포함되고, 상기 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 각각 해당 열 서브 픽셀의 양측에 위치한다.
예시적 실시방식에서, 상기 전원선이 상기 제1 서브 데이터 케이블과 제2 서브 데이터 케이블 간에 위치한다.
예시적 실시방식에서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 픽셀 구조가 상호 대칭 관계이다.
예시적 실시방식에서, 2*2개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 픽셀 구조가 다른 한 행의 제2 서브 픽셀 중 픽셀 구조와 같고, 한 행의 제2 서브 픽셀 중 픽셀 구조가 다른 한 행의 제1 서브 픽셀 중 픽셀 구조와 같다.
예시적 실시방식에서, 상기 디스플레이 기판에는 또한 리셋 신호선, 발광 제어선과 초기 신호선이 포함되며; 상기 반도체층에는 적어도 다수의 트랜지스터의 능동 구역이 포함되고, 상기 제1 도체층에는 적어도 격자선, 발광 제어선, 리셋 신호선, 저장 커패시터의 제1 전극과 다수의 트랜지스터의 게이트 전극이 포함되며, 상기 제2 도체층에는 적어도 초기 신호선과 저장 커패시터의 제2 전극이 포함되며; 상기 제3 도체층에는 적어도 다수의 트랜지스터의 소스-드레인 전극이 포함되고, 상기 제4 도체층에는 적어도 데이터 케이블과 전원선이 포함된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에는 데이터 케이블 연장 방향에 따라 순차적으로 구비되는 제1 구역, 제2 구역과 제3 구역이 포함되며; 상기 격자선, 초기 신호선, 리셋 신호선이 상기 제1 구역에 위치하고, 상기 저장 커패시터의 제1 전극과 제2 전극이 상기 제2 구역에 위치하며, 상기 발광 제어선이 상기 제3 구역에 위치한다.
예시적 실시방식에서, 상기 제2 도체층에는 또한 차폐 전극이 포함되고, 적어도 하나의 서브 픽셀에서, 상기 차폐 전극의 베이스 상에서의 직교 투영은 상기 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 상기 전원선이 통과홀을 통하여 상기 차폐 전극과 연결된다.
예시적 실시방식에서, 데이터 케이블 연장 방향에서, 상기 차폐 전극이 격자선과 리셋 신호선 간에 구비된다.
예시적 실시방식에서, 상기 차폐 전극에는 격자선 연장 방향을 따라 연장되는 제1부와 데이터 케이블 연장 방향을 따라 연장되는 제2부가 포함되고, 상기 제1부의 제2부에 근접하는 일단과 상기 제2부의 제1부에 근접하는 일단이 상호 연결된다.
예시적 실시방식에서, 상기 제1 도체층에는 또한 데이터 케이블 연장 방향을 따라 연장되는 격자 블럭이 포함되고, 상기 격자 블럭이 상기 격자선과 연결되며; 데이터 케이블 연장 방향에서, 상기 격자 블럭은 상기 차폐 전극의 제2부와 직면 구역이 존재한다.
예시적 실시방식에서, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제2 트랜지스터의 제1극이 포함되고, 상기 제2 절연층과 제3 절연층 상에는 상기 저장 커패시터의 제1 전극을 노출시키는 제7 통과홀이 구비되며, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 제2 트랜지스터의 능동 구역을 노출시키는 제9 통과홀이 구비되고, 상기 제2 트랜지스터의 제1극의 일단은 제7 통과홀을 통하여 상기 저장 커패시터의 제1 전극과 연결되고, 타단은 제9 통과홀을 통하여 제2 트랜지스터의 능동 구역과 연결된다.
예시적 실시방식에서, 상기 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 격자선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 상기 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 발광 제어선, 리셋 신호선과 초기 신호선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는다.
예시적 실시방식에서, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제1 트랜지스터의 제1극이 포함되고, 상기 제3 절연층 상에는 초기 신호선을 노출시키는 제6 통과홀이 구비되며, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 제1 트랜지스터의 능동 구역을 노출시키는 제10 통과홀이 구비되고, 상기 제1 트랜지스터의 제1극의 일단은 제6 통과홀을 통하여 상기 초기 신호선과 연결되고, 타단은 제10 통과홀을 통하여 제1 트랜지스터의 능동 구역과 연결된다.
예시적 실시방식에서, 상기 제1 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 리셋 신호선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 상기 제1 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 격자선 및 발광 제어선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는다.
예시적 실시방식에서, 상기 디스플레이 기판에는 또한 상기 제4 전도층 상에 구비되는 제5 절연층과 상기 제5 절연층 상에 구비되는 제5 전도층이 구비되며; 상기 제4 도체층에는 또한 연결 전극이 포함되고, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제6 트랜지스터의 제2극이 포함되며; 상기 제4 절연층에는 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀이 구비되고, 상기 제5 절연층 상에는 연결 전극을 노출시키는 제5 통과홀이 구비되며, 상기 연결 전극이 제4 통과홀을 통하여 제6 트랜지스터의 제2극과 연결되고, 상기 제5 도체층이 제5 통과홀을 통하여 상기 연결 전극과 연결된다.
예시적 실시방식에서, 상기 연결 전극의 베이스 상에서의 직교 투영은 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에는 적어도, 제5 트랜지스터의 제1극이 상기 전원선과 연결되도록 구성되고, 제5 트랜지스터의 제1극을 노출시키는 제1 통과홀; 제2 전극이 제5 트랜지스터의 제1극과 연결되도록 구성되고, 저장 커패시터의 제2 전극을 노출시키는 제2 통과홀; 제4 트랜지스터의 제1극이 상기 데이터 케이블과 연결되도록 구성되고, 제4 트랜지스터의 제1극을 노출시키는 제3 통과홀; 제6 트랜지스터의 제2극이 연결 전극과 연결되도록 구성되고, 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀; 연결 전극이 제5 도체층의 양극과 연결되도록 구성되고, 연결 전극을 노출시키는 제5 통과홀; 초기 신호선이 제1 트랜지스터의 제1극과 연결되도록 구성되고, 초기 신호선을 노출시키는 제6 통과홀; 제1 전극이 제2 트랜지스터의 제1극과 연결되도록 구성되고, 저장 커패시터의 제1 전극을 노출시키는 제7 통과홀; 제4 트랜지스터의 능동 구역이 제4 트랜지스터의 제1극과 연결되도록 구성되고, 제4 트랜지스터의 능동 구역을 노출시키는 제8 통과홀; 제2 트랜지스터의 능동 구역이 제2 트랜지스터의 제1극과 연결되도록 구성되고, 제2 트랜지스터의 능동 구역을 노출시키는 제9 통과홀; 제1 트랜지스터의 능동 구역이 제1 트랜지스터의 제1극과 연결되도록 구성되고, 제1 트랜지스터의 능동 구역을 노출시키는 제10 통과홀이 포함된다.
예시적 실시방식에서, 적어도 하나의 서브 픽셀에는 적어도, 제2 전극이 전원선과 연결되도록 구성되고, 저장 커패시터의 제2 전극을 노출시키는 제11 통과홀; 제3 연결부가 전원선과 연결되도록 구성되고, 제3 연결부를 노출시키는 제12 통과홀이 포함된다.
디스플레이 장치에 있어서, 전술한 디스플레이 기판이 포함된다.
디스플레이 기판의 제작 방법에 있어서, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 격자선, 데이터 케이블, 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되는 제1항 내지 제69항의 어느 한 항의 상기 디스플레이 기판을 제작하도록 구성되며; 상기 제작 방법에는,
하나의 베이스를 제공하며;
상기 베이스 상에 다수의 기능층을 형성하며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결되는 것이 포함된다.
도면과 상세한 설명을 읽고 이해한 후 기타 방면을 이해할 수 있을 것이다.
도면은 본 출원의 기술방안에 대한 이해를 도우며 또한 명세서의 일부분을 구성하여, 본 출원의 실시예와 함께 본 출원의 기술방안을 설명하는 것으로서 본 출원의 기술방안을 제한하는 것이 아니다.
도 1은 본 출원에서 제공하는 디스플레이 기판의 구조 도면.
도 2는 본 출원에서 제공하는 디스플레이 기판 중 한 서브 픽셀의 측면도.
도 3은 본 출원에서 제공하는 디스플레이 기판 중 한 서브 픽셀의 조감도.
도 4a는 본 출원에서 제공하는 구동 회로의 등가 회로도.
도 4b는 본 출원에서 제공하는 구동 회로의 작동 순서도.
도 5는 본 출원에서 제공하는 디스플레이 기판 중 다수의 서브 픽셀의 일 조감도.
도 6a는 실시방식1에 대응되는 서브 픽셀의 일 조감도.
도 6b는 실시방식1에 대응되는 서브 픽셀의 다른 일 조감도.
도 7a는 실시방식1에 대응되는 제2 금속층의 조감도.
도 7b는 실시방식1에 대응되는 제3 금속층의 조감도.
도 8a는 실시방식2에 대응되는 서브 픽셀의 일 조감도.
도 8b는 실시방식2에 대응되는 서브 픽셀의 다른 일 조감도.
도 9a는 실시방식2에 대응되는 제2 금속층의 조감도.
도 9b는 실시방식2에 대응되는 제3 금속층의 조감도.
도 10은 본 출원에서 제공하는 디스플레이 기판 중 다수의 서브 픽셀의 다른 일 조감도.
도 11은 본 출원에서 제공하는 일 디스플레이 기판의 제작 방법의 흐름도.
도 12는 본 출원에서 제공하는 디스플레이 기판의 제1 제작 도면.
도 13은 본 출원에서 제공하는 디스플레이 기판의 제2 제작 도면.
도 14a는 본 출원에서 제공하는 디스플레이 기판의 일 제3 제작 도면.
도 14b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제3 제작 도면.
도 15a는 본 출원에서 제공하는 디스플레이 기판의 일 제4 제작 도면.
도 15b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제4 제작 도면.
도 16a는 본 출원에서 제공하는 디스플레이 기판의 일 제5 제작 도면.
도 16b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제5 제작 도면.
도 17은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 다수의 서브 픽셀의 조감도.
도 18은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 다수의 서브 픽셀의 단면도.
도 19는 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 일 부분 조감도.
도 20은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 다른 일 부분 조감도.
도 21은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 또 다른 일 부분 조감도.
도 22는 본 출원에서 제공하는 다른 일 디스플레이 기판의 제작 방법의 흐름도.
도 23은 본 출원에서 제공하는 다른 일 디스플레이 기판의 능동 구역 제작 도면.
도 24는 본 출원에서 제공하는 다른 일 디스플레이 기판의 제1 절연층과 제1 금속층 제작 도면.
도 25는 본 출원에서 제공하는 다른 일 디스플레이 기판의 제2 절연층과 제2 금속층 제작 도면.
도 26은 본 출원에서 제공하는 다른 일 디스플레이 기판의 제3 절연층의 제작 도면.
본 출원에서는 여러 실시예를 기술하지만, 해당 기술은 예시적인 것이고 제한적인 것이 아니며, 또한 당업계의 기술자들로 말하면, 본 출원에서 기술한 실시예에 포함된 범위 내에 더욱 많은 실시예와 실시 방안이 존재할 수 있음은 자명한 것이다. 도면 중에서 아주 많은 가능한 특징 조합을 도시하였고, 또한 구체적인 실시방식에서 토론을 진행하였지만, 공개된 특징의 많은 기타 조합 방식도 가능한 것이다. 특별하게 제한하는 상황 외, 임의의 실시예의 임의의 특징 또는 소자는 임의의 기타 실시예 중의 임의의 기타 특징 또는 소자와 결합 사용하거나, 또는 임의의 기타 실시예 중의 임의의 기타 특징 또는 소자를 대체할 수 있다.
본 출원에서는 당업계 기술자들이 알고 있는 특징과 소자의 조합을 포함 및 구상하였다. 본 출원에서 이미 공개한 실시예, 특징과 소자는 또한 임의의 일반적인 특징 또는 소자와 조합되어, 청구항에서 제한하는 독특한 발명 방안을 형성할 수 있다. 임의의 실시예의 임의의 특징 또는 소자는 또한 기타 발명 방안으로부터 오는 특징 또는 소자와 조합되어, 청구항에서 제한하는 다른 일 독특한 발명 방안을 형성할 수 있다. 그러므로, 본 출원에서 표시 및/또는 토론한 임의의 특징은 단독으로 또는 임의의 적당한 조합으로 구현될 수 있음을 이해할 것이다. 그러므로, 첨부된 청구항 및 그 동동 교체에 의한 제한 외, 실시예는 기타 제한을 받지 않는다. 그리고, 첨부된 청구항의 보호 범위 내에 여러 가지 수정과 개변을 진행할 수 있다.
그리고, 대표성이 있는 실시예를 기술할 때, 명세서는 이미 방법 및/또는 과정을 특정의 단계 순서로 표시할 수 있다. 하지만, 해당 방법 또는 과정은 본문의 상기 단계의 특정 순서의 정도에 의거하지 않고, 해당 방법 또는 과정은 상기 특정 순서의 단계의 제한을 받아서는 안된다. 당업계의 일반적인 기술자들이 이해하고 있는 것과 같이, 기타의 단계 순서도 가능한 것이다. 그러므로, 명세서에 서술된 단계의 특정 순서는 청구항에 대한 제한으로 해석되어서는 안된다. 그리고, 해당 방법 및/또는 과정에 대한 청구항은 기술된 순서에 따라 이들의 단계를 실행하는 것으로 제한되어서는 안되며, 당업계의 기술자들은 쉽게 이러한 순서가 변화할 수 있고, 또한 여전히 본 출원의 사상과 범위 내에 있다는 것을 이해할 것이다.
별도로 정의된 외, 본 발명의 실시예에서 공개 사용하는 기술적 용어 또는 과학 용어는 당업계에 속한 일반적인 기능을 갖고 있는 사람들이 이해하고 있는 일반적인 뜻으로 해석되어야 한다. 본 발명의 실시예에 사용된 “제1”, “제2” 및 유사한 용어는 어떠한 순서, 수량 또는 중요성을 표시하는 것이 아니라, 단지 다른 구성 부분을 구분하기 위한 것이다. “포함”과 유사한 단어는 앞에 나타난 소자 또는 물건이 뒤에 열거된 소자 또는 물품 및 그 동등한 것을 포함한다는 것을 뜻할 뿐, 기타 소자 또는 물건을 배제하는 것이 아니다. “연결” 또는 “상호 연결” 등 유사한 용어는 물리적 또는 기계적 연결에 제한되는 것이 아니라, 직접 또는 간접적인 전기적 연결이 포함될 수 있다. “상”, “하”, “좌”, “우” 등은 단지 상대적인 위치 관계를 표시하는 것일 뿐, 기술된 대상의 절대 위치가 변화한 후, 해당 상대 위치 관계도 상응하게 변화될 수 있다.
본문에서 ”대략”은 엄격하게 경계를 제한하지 않고 공정과 측정 오차 범위 내의 수치를 허용한다. 본문에서의 “상당하다”는 하나의 크기와 다른 하나의 크기의 비례가 0.8 내지 1.2인 상태를 가리킨다.
본 출원의 일부 실시예에서 제공하는 디스플레이 기판은, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 격자선, 데이터 케이블, 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되며; 디스플레이 기판에 수직되는 평면 내에, 상기 디스플레이 기판에는 베이스와 상기 베이스 상에 구비되는 다수의 기능층이 포함되며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결된다. 예시적 실시예에서, 디스플레이 기판에는 또한 상기 제4 전도층 상에 구비되는 제5 절연층과 상기 제5 절연층 상에 구비되는 제5 전도층이 포함된다.
도 1은 본 출원에서 제공하는 디스플레이 기판의 구조 도면, 도 2는 본 출원에서 제공하는 디스플레이 기판 중 한 서브 픽셀의 측면도, 도 3은 본 출원에서 제공하는 디스플레이 기판 중 한 서브 픽셀의 조감도이고, 도 1~3에 도시된 바와 같이, 디스플레이 기판에 평행되는 평면 내에, 본 출원에서 제공하는 디스플레이 기판에 격자선(G), 데이터 케이블(D), 전원선(VDD), 리셋 신호선(Reset), 발광 제어선(EM), 초기 신호선(Vinit)과 다수의 서브 픽셀(P)이 구성되고, 각 서브 픽셀에는 발광 장치와 발광 장치를 구동하여 발광하도록 구성되는 구동 회로가 포함되며, 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되고, 디스플레이 기판에 수직되는 평면 내에, 디스플레이 기판에는 베이스(10) 및 베이스(10) 상에 구비되고 또한 상호 절연되는 반도체층(20), 제1 금속층(30), 제2 금속층(40), 제3 금속층(50), 제4 금속층(60)과 제5 금속층(70)이 포함되며, 제1 금속층(30)을 제1 전도층으로 하고, 제2 금속층(40)을 제2 전도층으로 하며, 제3 금속층(50)을 제3 전도층으로 하고, 제4 금속층(60)을 제4 전도층으로 하며, 제5 금속층(70)을 제5 전도층으로 한다. 예시적 실시예에서, 디스플레이 기판에는 디스플레이 구역(AA)과 디스플레이 구역 바깥 둘레에 위치하는 변두리 구역이 포함되고, 디스플레이 구역에는 다수의 디스플레이 서브 픽셀이 포함되며, 변두리 구역에는 다수의 가상(Dummy) 서브 픽셀이 포함되고, 본문의 상기 서브 픽셀은 디스플레이 구역의 디스플레이 서브 픽셀을 가리킨다.
예시적 실시예에서, 반도체층(20)에는 다수의 트랜지스터의 능동 구역이 포함될 수 있고, 제1 금속층(30)에는 격자선(G), 발광 제어선(EM), 리셋 신호선(Reset), 저장 커패시터의 제1 전극(C1)과 다수의 트랜지스터의 케이트 전극이 포함될 수 있으며, 제2 금속층(40)에는 초기 신호선(Vinit)과 저장 커패시터의 제2 전극(C2)이 포함될 수 있으며; 제3 금속층(50)에는 다수의 트랜지스터의 제1극과 제2극이 포함될 수 있고, 제4 금속층(60)에는 데이터 케이블(D)과 전원선(VDD)이 포함될 수 있으며, 제5 금속층(70)에는 발광 장치의 양극이 포함될 수 있다.
예시적 실시예에서, 데이터 케이블의 연장 방향에서, 데이터 케이블에는 다수의 순차적으로 연결된 서브 데이터 케이블이 포함될 수 있고, 다수의 서브 데이터 케이블은 다수의 서브 픽셀과 상호 대응된다. 적어도 하나의 서브 픽셀이 존재하고, 서브 픽셀과 격자선 연장 방향 인접된 서브 픽셀 간에는 두 개의 서브 데이터 케이블이 구비된다. 예시적 실시예에서, 상기 두 개의 서브 데이터 케이블이 상호 평행된다.
도 1에 도시된 바와 같이, 예시적 실시예에서, 디스플레이 기판에는 M행*N열 서브 픽셀, N열 데이터 케이블(D1~DN), N열 전원선(VDD1~VDDN), M행 격자선(G1~GM), M-1행 발광 제어선(EM1~EMM-1), 리셋 신호선(Reset) 및 초기 신호선(Vinit)이 구비될 수 있고, 디스플레이 기판에는 또한 데이터 케이블로 데이터 신호를 제공하도록 구성된 데이터 드라이버, 격자선으로 스캔 신호를 제공하도록 구성된 스캔 드라이버, 발광 제어선으로 발광 제어 신호를 제공하도록 구성된 발광 드라이버 및 데이터 드라이버, 스캔 드라이버 및 발광 드라이브로 구동 신호를 제공하도록 구성된 순서 제어기가 포함될 수 있다.
일부 가능한 구현 방식에서, 도 1에 도시된 바와 같이, 제i열 서브 픽셀 중의 구동 회로와 제i열 데이터 케이블이 연결되고, 각 열 데이터 케이블에는 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE)이 포함되며; 제i열 데이터 케이블 중의 제1 서브 데이터 케이블(DOi)과 상기 제2 서브 데이터 케이블(DEi)이 각각 제i열 서브 픽셀의 양측에 위치하고, 1≤i≤N, N은 서브 픽셀의 총 열 수이다.
일부 가능한 구현 방식에서, 인접된 두 열 서브 픽셀 간에는 두 개의 서브 데이터 케이블이 구비되는 바, 즉 인접된 두 열 서브 픽셀 간에는 본 열 서브 픽셀의 제1 서브 데이터 케이블(DO)과 인접된 열 서브 픽셀의 제2 서브 데이터 케이블(DE)이 구비되거나, 또는 인접된 두 열 서브 픽셀 간에는 본 열 서브 픽셀의 제2 서브 데이터 케이블(DE)과 인접된 열 서브 픽셀의 제1 서브 데이터 케이블(DO)이 구비된다.
예를 들면, 제i열 데이터 케이블의 제1 서브 데이터 케이블(DOi)이 제i열 서브 픽셀의 제i+1열 서브 픽셀에 근접하는 일측에 위치하고, 제i+1열 데이터 케이블의 제1 서브 데이터 케이블(DOi+1)이 제i+1열 서브 픽셀의 제i열 서브 픽셀에 근접하는 일측에 위치하며; 또는, 제i열 데이터 케이블의 제2 서브 데이터 케이블(DEi)이 제i열 서브 픽셀의 제i+1열 서브 픽셀에 근접하는 일측에 위치하고, 제i+1열 데이터 케이블의 제2 서브 데이터 케이블(DEi+1)이 제i+1열 서브 픽셀의 제i열 서브 픽셀에 근접하는 일측에 위치한다.
일부 가능한 구현 방식에서, 베이스(10)은 강성 베이스 또는 연성 베이스일 수 있다. 강성 베이스는 유리, 금속 박막 중의 한 가지 또는 여러 가지일 수 있으나 이에 제한되지 않으며; 연성 베이스는 폴리에틸렌 테트라프탈레이트 글리콜, 에틸렌 테트라프탈레이트, 폴리에테르 에테르 케톤, 폴리스티렌, 폴리카보네이트, 폴리아릴레이트, 폴리아릴에스테르, 폴리이미드, 폴리비닐클로라이드, 폴리에틸렌, 방직 섬유 중의 한 가지 또는 여러 가지일 수 있으나 이에 제한되지 않는다.
일부 가능한 구현 방식에서, 반도체층(20)의 제작 재료는 다결정 규소 또는 금속 산화물일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
일부 가능한 구현 방식에서, 제1 금속층의 제작 재료는 은, 알루미늄 또는 구리 등 금속 재료일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
일부 가능한 구현 방식에서, 제2 금속층의 제작 재료는 은, 알루미늄 또는 구리 등 금속 재료일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
일부 가능한 구현 방식에서, 제3 금속층의 제작 재료는 은, 알루미늄 또는 구리 등 금속 재료일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
일부 가능한 구현 방식에서, 제4 금속층의 제작 재료는 은, 알루미늄 또는 구리 등 금속 재료일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
일부 가능한 구현 방식에서, 제5 금속층의 제작 재료는 은, 알루미늄 또는 구리 등 금속 재료일 수 있으며, 본 출원에서는 이에 대하여 아무런 제한도 하지 않는다.
도 4a는 본 출원에서 제공하는 구동 회로의 등가 회로도이고, 도 4b는 본 출원에서 제공하는 구동 회로의 작동 순서도이며, 도 4a와 도 4b에 도시된 바와 같이, 도 4a는 제i열 서브 픽셀과 제i+1열 서브 픽셀에 포함된 구동 회로를 여로 들어 설명을 진행한 것이고, 본 출원에서 제공하는 구동 회로는 7T1C 구조일 수 있고, 구동 회로에는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)와 저장 커패시터(C)가 포함될 수 있으며, 그 중에서, 저장 커패시터(C)에는 제1 전극(C1)과 제2 전극(C2)이 포함된다.
예시적 실시방식에서, 구체적으로 말하면, 제1 트랜지스터(T1)의 게이트 전극이 리셋 신호선(Reset)과 연결되며, 제1 트랜지스터(T1)의 제1극이 초기 신호선(Vinit)과 연결되고, 제1 트랜지스터(T1)의 제2극이 저장 커패시터(C)의 제1 전극(C1)과 연결되며; 제2 트랜지스터(T2)의 게이트 전극이 격자선(G)과 연결되며, 제2 트랜지스터(T2)의 제1극이 저장 커패시터(C)의 제1 전극(C1)과 연결되고, 제2 트랜지스터(T2)의 제2극이 제6 트랜지스터(T6)의 제2극과 연결되며; 제3 트랜지스터(T3)의 게이트 전극이 저장 커패시터(C)의 제1 전극(C1)과 연결되며, 제3 트랜지스터(T3)의 제1극이 제4 트랜지스터(T4)의 제2극과 연결되고, 제3 트랜지스터(T3)의 제2극이 제6 트랜지스터(T6)의 제2극과 연결되며; 제4 트랜지스터(T4)의 게이트 전극이 격자선(G)과 연결되고, 제4 트랜지스터(T4)의 제1극이 데이터 케이블(D)과 연결되며; 제5 트랜지스터(T5)의 게이트 전극이 발광 제어선(EM)과 연결되며, 제5 트랜지스터(T5)의 제1극이 전원선(VDD)과 연결되고, 제5 트랜지스터(T5)의 제2극이 제3 트랜지스터(T3)의 제1극과 연결되며; 제6 트랜지스터(T6)의 게이트 전극이 발광 제어선(EM)과 연결되고, 제6 트랜지스터(T6)의 제2극이 발광 장치의 양극과 연결되며; 제7 트랜지스터(T7)의 게이트 전극이 리셋 신호선(Reset)과 연결되며, 제7 트랜지스터(T7)의 제1극이 초기 신호선(Vinit)과 연결되고, 제7 트랜지스터(T7)의 제2극이 발광 장치의 양극과 연결되며; 저장 커패시터의 제2 전극(C2)이 전원선(VDD)과 연결되고, 발광 장치(OLED)의 음극이 저레벨 전원단(VSS)과 연결된다.
예시적 실시예에서, 제3 트랜지스터(T3)가 구동 트랜지스터이고, 제3 트랜지스터(T3)를 제외한 기타 트랜지스터가 모두 스위칭 트랜지스터이며, 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)가 모두 P형 트랜지스터 또는 N형 트랜지스터일 수 있고, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)가 모두 P형 트랜지스터인 것을 예로 들면, 구동 회로의 작동 과정에는 하기 단계가 포함될 수 있다.
제1 단계(P1)인 리셋 단계: 리셋 신호선(Reset)이 유효 레벨을 제공하고, 제1 트랜지스터(T1)와 제7 트랜지스터(T7)가 온되며, 초기 신호선(Vinit)이 제공하는 초기 신호는 제6 트랜지스터(T6)의 제2극의 신호와 제1 전극(C1)의 신호에 대하여 초기화를 진행한다.
제2 단계(P2)인 기입 단계: 격자선(G)이 유효 레벨을 제공하고, 제2 트랜지스터(T2)와 제4 트랜지스터(T4)가 온되며, 제3 트랜지스터(T3)의 제1극으로 데이터 케이블(D)이 제공하는 데이터 신호를 기입하고, 또한 제2 트랜지스터(T2)의 게이트 전극과 제2극의 신호의 퍼텐셜이 같도록 하여, 제3 트랜지스터(T3)가 온되도록 한다.
제3 단계(P3)인 발광 단계: 발광 제어선(EM)이 유효 레벨을 제공하고, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 온되며, 전원선(VDD)이 발광 장치(OLED)로 구동 전류를 제공하여 발광 장치를 구동시켜 발광한다.
일부 가능한 구현 방식에서, 도 4a에 도시된 바와 같이, 본 출원 중의 발광 장치는 OLED일 수 있다.
본 출원에서 제공하는 디스플레이 기판에는 격자선, 데이터 케이블, 전원선, 리셋 신호선, 발광 제어선, 초기 신호선과 다수의 서브 픽셀이 구성되고, 각 서브 픽셀에는 발광 장치와 발광 장치를 구동시켜 발광하도록 구성되는 구동 회로가 포함되며, 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함될 수 있으며; 디스플레이 기판에는 베이스 및 순차적으로 베이스 상에 구비되고 또한 상호 절연되는 반도체층, 제1 금속층, 제2 금속층, 제3 금속층, 제4 금속층과 제5 금속층이 포함될 수 있으며; 반도체층에는 다수의 트랜지스터의 능동 구역이 포함되고, 제1 금속층에는 격자선, 발광 제어선, 리셋 신호선, 저장 커패시터의 제1 전극과 다수의 트랜지스터의 게이트 전극이 포함되며, 제2 금속층에는 초기 신호선과 저장 커패시터의 제2 전극이 포함되며; 제3 금속층에는 다수의 트랜지스터의 소스-드레인 전극이 포함되고, 제4 금속층에는 데이터 케이블과 전원선이 포함되며, 제5 금속층에는 발광 장치의 양극이 포함되고, 제i열 서브 픽셀과 제i열 데이터 케이블이 연결되며, 각 열 데이터 케이블에는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 포함되며; 제i열 데이터 케이블 중의 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 각각 제i열 서브 픽셀의 양측에 위치하고, 1≤i≤N, N은 서브 픽셀의 총 열 수이다.
본 출원에는 다섯 층의 금속층이 구비되고, 데이터 케이블 및 전원선과 다수의 트랜지스터의 소스-드레인 전극을 다른 층에 구비하는 것을 통하여, 서브 픽셀과 서브 픽셀에 연결된 데이터 케이블이 차지하는 체적을 감소시키고, 나아가 고주파수로 구동되는 OLED 디스플레이 기판의 해상도를 향상시켰다.
일부 가능한 구현 방식에서, 도 3에 도시된 바와 같이, 본 출원에서 제공하는 디스플레이 기판 중의 각 서브 픽셀은 데이터 케이블 연장 방향을 따라 순차적으로 구비되는 제1 구역(R1), 제2 구역(R2)과 제3 구역(R3)으로 구분될 수 있다.
저장 커패시터가 제2 구역(R2)에 위치하고, 제1 구역(R1)과 제3 구역(R3)이 각각 제2 구역(R2)의 양측에 위치하며, 서브 픽셀의 구동 회로에 연결되는 초기 신호선(Vinit), 격자선(G)과 리셋 신호선(Reset)이 제1 구역(R1)에 위치하고, 서브 픽셀의 구동 회로에 연결되는 발광 제어선(EM)이 제3 구역(R3)에 위치한다.
같은 열에 위치하는 인접된 서브 픽셀의 구동 회로가 서로 다른 서브 데이터 케이블에 연결되는 바, 즉 만일 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블(DOj)에 연결되면, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블(DEj)에 연결되며; 만일 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블(DEj)에 연결되면, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블(DOj)에 연결된다.
일부 가능한 구현 방식에서, 도 1과 도 3으로부터 알 수 있는 바와 같이, 제i열 서브 픽셀의 구동 회로는 또한 제i열 전원선과 연결되며, 1≤i≤N이다. 제i열 전원선(VDDi)이 제i열 데이터 케이블 중의 제1 서브 데이터 케이블(DOi)과 제2 서브 데이터 케이블(DEi) 간에 위치한다.
도 5는 본 출원에서 제공하는 일 디스플레이 기판 중 다수의 서브 픽셀의 일 조감도로서, 도 5에 도시된 바와 같이, 같은 행에 위치하는 인접된 서브 픽셀의 픽셀 구조가 인접된 서브 픽셀 간의 두 개의 서브 데이터 케이블의 중심선(CL)에 관하여 상호 미러링 대칭된다. 제i행 제j열에 위치하는 서브 픽셀의 픽셀 구조가 제i행 제j+2열에 위치하는 서브 픽셀의 픽셀 구조와 같고, 제i행 제j+1열에 위치하는 서브 픽셀의 픽셀 구조가 제i행 제j+3열에 위치하는 서브 픽셀의 픽셀 구조와 같으며, 제i행 제j열에 위치하는 서브 픽셀의 픽셀 구조가 제i+1행 제j+1열에 위치하는 서브 픽셀의 픽셀 구조와 같고, 제i행 제j+1열에 위치하는 서브 픽셀의 픽셀 구조가 제i+1행 제j열에 위치하는 서브 픽셀의 픽셀 구조와 같다. 본문에서, 픽셀 구조가 같은 것에는 양자의 전체 형상, 각 부분의 연결 관계 및 신호 흐름 방향의 추세가 같은 것이 포함되나 이에 제한되지 않는다.
도 5에 도시된 바와 같이, 인접된 두 열 전원선이 인접된 두 열 전원선 간에 위치하는 중심선에 관하여 미러링 대칭되는 바, 즉 인접된 서브 픽셀의 전원선이 서로 대칭 관계이다. 제i행 제j열 서브 픽셀과 제i행 제j+1열 서브 픽셀 간에 위치하는 두 개의 서브 데이터 케이블의 중심선(CL)과 제j열 전원선과 제j+1열 전원선 간에 위치하는 중심선이 동일한 중심선일 수 있다.
일부 가능한 구현 방식에서, 도 5에 도시된 바와 같이, 2행 4열의 8개 서브 픽셀(2*4개 서브 픽셀을 포함한 구역)을 예로 들면, 제i열 전원선에는 다수의 상호 연결되는 서브 전원선이 포함되는 바, 각각 S1 내지 SN이고, 다수의 서브 전원선이 각 열 서브 픽셀 중의 모든 서브 픽셀과 일일이 대응되며, 다수의 서브 전원선이 각각 해당 열의 다수의 서브 픽셀 중에 구비된다.
예시적 실시예에서, 제i행 제j열의 서브 픽셀에 대응되는 서브 전원선이 제j열 데이터 케이블 중에 위치하는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블의 중심선을 따라 미러링 후의 형상과, 제i+1행 제j열의 서브 픽셀에 대응되는 서브 전원선의 형상이 같다. 본문에서, 전원선 형상이 같은 것에는 양자의 전체 형상, 각 부분의 연결 관계 및 신호 흐름 방향의 추세가 같은 것이 포함되나 이에 제한되지 않는다.
예시적 실시예에서, 각 서브 전원선에는 제2 방향을 따라 순차적으로 구비되는 제1 전원부(SS1), 제2 전원부(SS2)와 제3 전원부(SS3)가 포함되고, 제2 전원부(SS2)가 제1 전원부(SS1)와 제3 전원부(SS3)를 연결하도록 구성되며, 제1 전원부(SS1)와 제3 전원부(SS3)가 데이터 케이블과 평행 구비될 수 있고, 제2 전원부(SS2)와 제1 전원부(SS1) 간의 협각이 90도보다 크고 또한 180도보다 작으며, 절곡선 형상의 서브 전원선을 형성하고, 제2 방향은 데이터 케이블의 연장 방향이다.
본문에서, “평행”은 두 직선으로 형성되는 각도가 -10° 이상 또한 10° 이하의 상태를 가리키기 때문에, 또한 해당 각도가 -5° 이상 또한 5° 이하인 상태가 포함된다. 그리고, “수직”은 두 직선으로 형성되는 각도가 80° 이상 또한 100° 이하의 상태를 가리키기 때문에, 또한 85° 이상 또한 95° 이하인 각도의 상태가 포함된다. 본문에서, 제1 전원부가 데이터 케이블과 평행된다는 것은, 제1 전원부의 본체부가 데이터 케이블의 본체부와 평행되는 것을 가리키고, 제1 전원부의 변두리와 데이터 케이블의 변두리가 평행되는 것을 제한하지 않으며, 제1 전원부의 변두리와 데이터 케이블의 변두리는 공정 오차로 인하여 나란하지 않은 것을 허용한다. 제1 전원부와 제2 전원부가 상호 연결되는 연결 구역 내에, 해당 연결 구역은 제1 전원부에 속할 수도 있고, 또는 해당 연결 구역은 또한 제2 전원부에 속할 수도 있다.
예시적 실시예에서, 제1 전원부(SS1), 제2 전원부(SS2)와 제3 전원부(SS3)는 일체 구조일 수 있다.
도 5에 도시된 바와 같이, 제1 전원부(SS1)의 제2 방향을 따라 연장되는 길이가 제1 전원부(SS1)의 평균 너비보다 크고, 2 전원부(SS2)의 경사 방향을 따라 연장되는 길이가 제2 전원부(SS2)의 평균 너비보다 크며, 제3 전원부(SS3)의 제2 방향을 따라 연장되는 길이가 제3 전원부(SS3)의 평균 너비보다 크다. 경사 방향은 제2 전원부와 제1 전원부 간에 상기 협각을 구비한 방향이다. 제3 전원부(SS3)의 평균 너비가 제1 전원부(SS1)의 평균 너비보다 작은 것은, 일 방면으로는 픽셀 구조의 배치를 위한 것이고, 다른 일 방면으로는 제3 전원부(SS3)와 데이터 케이블의 거리가 비교적 가깝기 때문에, 평균 너비가 비교적 작은 제3 전원부(SS3)는 기생 전기 용량을 낮출 수 있다. 본 출원에서, 제1 전원부(SS1)와 제3 전원부(SS3)의 너비는 제1 전원부(SS1)와 제3 전원부(SS3) 제1 방향의 치수를 가리키고, 제2 전원부(SS2)의 너비는 경사 방향에 수직되는 치수를 가리키며, 평균 너비는 다수의 위치 너비의 평균치를 가리키고, 제1 방향은 격자선 연장 방향이다.
예시적 실시예에서, 제1 방향 상에서, 제1 전원부(SS1)의 중심선과 제3 전원부(SS3)의 중심선 간의 거리가 제3 전원부(SS3)의 평균 너비와 상당하다.
예시적 실시예에서, 제i행 제j열의 서브 픽셀에 대응되는 서브 전원선 중의 제1 전원부(SS1)가 제i-1행 제j열에 위치하는 서브 픽셀에 대응되는 서브 전원선 중의 제3 전원부(SS3)와 연결되고, 제i행 제j열의 서브 픽셀에 대응되는 서브 전원선 중의 제3 전원부(SS3)가 제i+1행 제j열에 위치하는 서브 픽셀에 대응되는 서브 전원선 중의 제1 전원부(SS1)와 연결되며, 상호 연결되는 전원부가 제2 방향(데이터 케이블 연장 방향)을 따라 순차적으로 구비된다.
도 5에 도시된 바와 같이, 본 출원 중의 전원선은 절곡선 형상이다.
예시적 실시예에서, 도 5를 참조하면, 각 서브 픽셀의 작동 과정에는, 리셋 단계에서, 제1 금속층에 위치하는 리셋 신호선(Reset)과 제2 금속층에 위치하는 초기 신호선(Vinit)이 신호를 제공하고, 구동 회로에 대하여 초기화를 진행하며; 기입 단계에서, 제1 금속층 중에 위치하는 격자선(G)과 제4 금속층 중에 위치하는 데이터 케이블(D)이 신호를 제공하고, 구동 회로에 데이터 케이블(D)이 제공하는 데이터 신호를 기입하며; 발광 단계에서, 제1 금속층에 위치하는 발광 제어선(EM)이 신호를 제공하고, 전원선(VDD)이 전원 신호를 제공하여, 구동 회로가 발광 장치(OLED)로 구동 전류를 제공하여 발광 장치를 구동시켜 발광하도록 하는 것이 포함된다.
그 중에서, 같은 행 픽셀이 동시에 디스플레이되고, 인접된 픽셀이 순서에 따라 순차적으로 디스플레이된다.
일부 가능한 구현 방식에서, 도 2에 도시된 바와 같이, 본 출원에서 제공하는 디스플레이 기판에는 또한 제1 절연층(11), 제2 절연층(12), 제3 절연층(13)과 제4 절연층(14)이 포함될 수 있다.
제1 절연층(11)이 반도체층(20)과 제1 금속층(30) 간에 구비되고, 제2 절연층(12)이 제1 금속층(30)과 제2 금속층(40) 간에 구비되며, 제3 절연층(13)이 제2 금속층(40)과 제3 금속층(50) 간에 구비되고, 제4 절연층(14)이 제3 금속층(50)과 제4 금속층(60) 간에 구비된다.
일부 가능한 구현 방식에서, 제1 절연층(11), 제2 절연층(12), 제3 절연층(13)과 제4 절연층(14)의 재료는 산화 규소, 질화 규소 또는 산화 규소와 질화 규소의 복합물일 수 있으며, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
예시적 실시예에서, 도 4a에 도시된 바와 같이, 각 서브 픽셀에 대한 다수의 트랜지스터에는 제1 트랜지스터 내지 제7 트랜지스터가 포함될 수 있고, 제5 트랜지스터의 제1극이 각각 전원선(VDD) 및 저장 커패시터의 제2 전극(C2)과 연결된다.
본 출원에서, 각 서브 픽셀에 있어서, 각 서브 픽셀중의 전원선이 제5 트랜지스터의 제1극을 통하여 저장 커패시터의 제2 전극과 연결된다.
제2 금속층에 위치하는 인접된 서브 픽셀의 저장 커패시터의 제2 전극은 전원 신호선으로 멀티플렉싱될 수 있고, 인접된 서브 픽셀의 전원선이 제공하는 전원 신호가 같은 것을 확보하도록 구성되어, 디스플레이 기판의 디스플레이가 불량한 것을 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
예시적 실시예에서, 각 네 개의 연속 서브 픽셀이 하나의 픽셀을 구성하고, 제j번째 픽셀에서, 네 개 연속 서브 픽셀은 제1 방향을 따라 순차적으로 제i 서브 픽셀, 제i+1 서브 픽셀, 제i+2 서브 픽셀과 제i+3서브 픽셀이고, 그 중에서, i는 순차적으로 4j-3의 값을 가질 수 있고, j는 정정수이다.
예시적 실시예에서, 다수의 서브 픽셀의 저장 커패시터의 제2 전극이 전원선과 연결되는 것은 여러 가지 실시방식이 있을 수 있으며, 일 실시방식으로서, 도 6a는 실시방식1에 대응되는 서브 픽셀의 일 조감도이고, 도 6b는 실시방식1에 대응되는 서브 픽셀의 다른 일 조감도이며, 그 중에서, 도 6a에 도시된 바와 같이, 제4 절연층에 일부 제5 트랜지스터의 제1극(51)을 노출시키는 제1 통과홀(V1)이 구비되고, 전원선이 제1 통과홀(V1)을 통하여 제5 트랜지스터의 제1극(51)과 연결된다. 도 6b에 도시된 바와 같이, 제3 절연층에 일부 저장 커패시터의 제2 전극(C2)을 노출시키는 제2 통과홀(V2)이 구비되고, 제5 트랜지스터의 제1극(51)이 제2 통과홀(V2)을 통하여 저장 커패시터의 제2 전극(C2)과 연결된다. 설명하여야 할 바로는, 도 3과 도 5는 실시방식1을 예로 들어 설명을 진행한 것이다.
그 중에서, 서브 픽셀에 연결된 전원선의 베이스 상에서의 직교 투영에는 제1 통과홀(V1)의 베이스(10) 상에서의 직교 투영이 포함되고, 저장 커패시터의 제2 전극의 베이스 상에서의 직교 투영에는 제2 통과홀의 베이스 상에서의 직교 투영이 포함된다. 본문에서, “A의 직교 투영에 B의 직교 투영이 포함된다”거나 또는 “B의 직교 투영이 A의 직교 투영 범위 내에 위치한다”는 것은, B의 직교 투영의 경계가 A의 직교 투영의 경계 범위 내에 위치하거나, 또는 A의 직교 투영의 경계와 B의 직교 투영의 경계가 중첩되는 것을 가리킨다.
일부 가능한 구현 방식에서, 제1 통과홀(V1)의 수량은 하나일 수 있다.
일부 가능한 구현 방식에서, 제2 통과홀(V2)의 수량은 적어도 하나일 수 있고, 제5 트랜지스터의 제1극의 너비가 비교적 좁기 때문에, 제2 통과홀(V2)의 수량이 다수일 때, 다수의 제2 통과홀이 데이터 케이블 연장 방향에 따라 구비되고, 그 중에서, 다수의 제2 통과홀이 데이터 케이블 연장 방향을 따라 통과홀을 구비하고, 다수의 통과홀을 구비할 수 있으며, 통과홀의 수량이 많을 수록 통과홀을 통하여 연결되는 부품의 전도성도 더욱 훌륭하고, 도 6a에서는 하나의 제1 통과홀(V1)이고, 도 6b에서는 두 개의 제2 통과홀(V2)을 예로 들어 설명을 진행하였으며, 본 출원의 이에 대하여 아무런 제한도 하지 않는다.
예시적 실시예에서, 도 6a에 도시된 바와 같이, 제4 절연층에는 또한 제4 트랜지스터(T4)의 제1극을 노출시키는 제3 통과홀(V3)이 포함되고, 데이터 케이블이 해당 제3 통과홀(V3)을 통하여 제4 트랜지스터(T4)의 제1극과 연결되며, 제4 절연층에는 또한 제6 트랜지스터(T6)의 제2극을 노출시키는 제4 통과홀(V4)이 포함된다.
예시적 실시예에서, 도 6b에 도시된 바와 같이, 제1 절연층, 제2 절연층과 제3 절연층에는 또한 일부 능동 구역을 노출시키는 통과홀이 포함되어, 트랜지스터의 소스-드레인 전극이 이러한 통과홀을 통하여 능동 구역과 연결되도록 하고, 트랜지스터의 소스-드레인 전극에는 트랜지스터의 제1극과 트랜지스터의 제2극이 포함된다.
예시적 실시예에서, 제5 트랜지스터의 제1극은 또한 제1 절연층, 제2 절연층과 제3 절연층 상의 통과홀을 통하여 능동 구역과 연결된다.
예시적 실시예에서, 각 픽셀에는 네 개의 서브 픽셀이 포함될 수 있으며, 도 7a는 실시방식1에 대응되는 제2 금속층의 조감도이고, 도 7b는 실시방식1에 대응되는 제3 금속층의 조감도이다. 더욱 명확하게 디스플레이 기판의 구조를 설명하기 위하여, 도 7a와 도 7b는 열 방향에 따라 배열된 두 개의 픽셀을 예로 들어 설명을 진행한 것이다.
도 7a에 도시된 바와 같이, 같은 행에 위치하는 인접된 서브 픽셀 중의 저장 커패시터의 제2 전극이 직접 연결되고, 도 7b에 도시된 바와 같이, 같은 행에 위치하는 인접된 서브 픽셀의 제5 트랜지스터의 제1극(51)이 이격 구비된다.
실시방식1에서, 다수의 서브 픽셀의 제2 금속층 상에 구비하는 저장 커패시터의 제2 전극을 상호 연결하는 것을 통하여, 인접된 서브 픽셀의 전원선이 제공하는 전원 신호가 같도록 할 수 있어, 디스플레이 기판의 디스플레이가 불량한 것을 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
예시적 실시예에서, 레이아웃의 합리적인 설계를 통하여, 단지 반도체층만 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제1 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제2 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제3 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하여, 같은 행에 위치하는 서브 픽셀의 전원선이 기능층을 통하여 격자선 연장 방향에서 상호 연결되는 것을 구현할 수 있는 바, 여기에서는 상세한 설명을 생략하도록 한다.
도 7a에 도시된 바와 같이, 적어도 하나의 서브 픽셀 중에 또한 제1 연결부(C3)가 포함되고, 제1 연결부(C3)가 제2 전극(C2) 제1 방향의 일측에 구비된다.
예시적 실시예에서, 인접된 두 행 픽셀에서, 한 행 픽셀의 제i 서브 픽셀의 제2 전극(C2)이 제i+1서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 연결되고, 제i+1 서브 픽셀의 제2 전극(C2)이 제i+2 서브 픽셀의 제2 전극(C2)과 직접 연결되며, 제i+2 서브 픽셀의 제2 전극(C2)이 제i+3 서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 연결된다. 다른 한 행 픽셀의 제i 서브 픽셀의 제2 전극(C2)이 제i+1서브 픽셀의 제2 전극(C2)과 직접 연결되고, 제i+1 서브 픽셀의 제2 전극(C2)이 제i+2 서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 연결되며, 제i+2 서브 픽셀의 제2 전극(C2)이 제i+3 서브 픽셀의 제2 전극(C2)과 직접 연결된다.
다른 일 실시방식으로서, 도 8a는 실시방식2에 대응되는 서브 픽셀의 일 조감도이고, 도 8b는 실시방식2에 대응되는 서브 픽셀의 다른 일 조감도이다. 도 8a에 도시된 바와 같이, 제4 절연층에 일부 제5 트랜지스터(T5)의 제1극(51)을 노출시키는 제1 통과홀(V1)이 구비되고, 전원선이 제1 통과홀(V1)을 통하여 제5 트랜지스터(T5)의 제1극(51)과 연결된다. 도 8b에 도시된 바와 같이, 제3 절연층에 일부 저장 커패시터의 제2 전극(C2)을 노출시키는 제2 통과홀(V2)이 구비되고, 제5 트랜지스터(T5)의 제1극(51)이 제2 통과홀(V2)을 통하여 저장 커패시터의 제2 전극(C2)과 연결된다.
도 8a와 도 8b에 도시된 바와 같이, 실시방식2는 실시방식1과 비하여, 제공하는 각 서브 픽셀의 저장 커패시터의 제2 전극이 차지하는 면적은 다르고, 또한 각 서브 픽셀의 제5 트랜지스터(T5)의 제1극(51)의 형상도 다르다.
예시적 실시예에서, 도 8a에 도시된 바와 같이, 제4 절연층에는 또한 제4 트랜지스터(T4)의 제1극을 노출시키는 제3 통과홀(V3)이 포함되고, 데이터 케이블이 해당 제3 통과홀(V3)을 통하여 제4 트랜지스터(T4)의 제1극과 연결되며, 제4 절연층에는 또한 제6 트랜지스터(T6)의 제2극을 노출시키는 제4 통과홀(V4)이 포함된다.
도 3과 도 8b에 도시된 바와 같이, 제1 절연층, 제2 절연층과 제3 절연층에는 또한 일부 능동 구역을 노출시키는 통과홀이 포함되어, 트랜지스터의 소스-드레인 전극이 이러한 통과홀을 통하여 능동 구역과 연결되도록 한다. 제5 트랜지스터의 제1극은 또한 제1 절연층, 제2 절연층과 제3 절연층 상의 통과홀을 통하여 능동 구역과 연결될 수 있다.
그 중에서, 서브 픽셀 중의 전원선의 베이스 상에서의 직교 투영에는 제1 통과홀(V1)의 베이스(10) 상에서의 직교 투영이 포함되고, 저장 커패시터의 제2 전극의 베이스 상에서의 직교 투영에는 제2 통과홀의 베이스 상에서의 직교 투영이 포함된다.
일부 가능한 구현 방식에서, 제1 통과홀(V1)의 수량은 하나일 수 있다.
일부 가능한 구현 방식에서, 제2 통과홀(V2)의 수량은 적어도 하나이고, 제5 트랜지스터의 제1극의 너비가 비교적 좁기 때문에, 다수의 제2 통과홀이 데이터 케이블 연장 방향에 따라 통과홀을 구비하고, 통과홀을 구비하는 수량을 확보할 수 있으며, 통과홀의 수량이 많을 수록 통과홀을 통하여 연결되는 부품의 전도성도 더욱 훌륭하고, 도 8a에서는 하나의 제1 통과홀(V1)이고, 도 8b에서는 두 개의 제2 통과홀(V2)을 예로 들어 설명을 진행하였으며, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
도 9a는 실시방식2에 대응되는 제2 금속층의 조감도이고, 도 9b는 실시방식2에 대응되는 제3 금속층의 조감도이며, 도 10은 본 출원에서 제공하는 디스플레이 기판 중 다수의 서브 픽셀의 다른 일 조감도이다. 더욱 명확하게 디스플레이 기판의 구조를 설명하기 위하여, 도 9a와 도 9b는 열 방향에 따라 배열된 두 개의 픽셀을 예로 들어 설명을 진행한 것이고, 도 10에는 발광 장치의 양극을 제외한 기타 막층이 포함되고, 도 10에 포함된 다수의 서브 픽셀은 실시방식2에 대응되는 서브 픽셀이다.
도 9a와 도 9b에 도시된 바와 같이, 인접된 두 행 픽셀 중 그 중의 한 행의 각 픽셀에서, 제i 서브 픽셀의 저장 커패시터의 제2 전극과 제i+1 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부(C3)를 통하여 연결되고, 제i+1 서브 픽셀의 저장 커패시터의 제2 전극과 제i+2 서브 픽셀의 저장 커패시터의 제2 전극이 이격 구비되며, 제i+2 서브 픽셀의 저장 커패시터의 제2 전극과 제i+3 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부(C3)를 통하여 연결되며; 인접된 두 행 픽셀 중 다른 한 행의 각 픽셀에서, 제i 서브 픽셀의 저장 커패시터의 제2 전극과 제i+1 서브 픽셀의 저장 커패시터의 제2 전극이 이격 구비되고, 제i+1 서브 픽셀의 저장 커패시터의 제2 전극과 제i+2 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부(C3)를 통하여 연결되며, 제i+2 서브 픽셀의 저장 커패시터의 제2 전극과 제i+3 서브 픽셀의 저장 커패시터의 제2 전극이 이격 구비된다.
도 8a에 도시된 바와 같이, 적어도 하나의 서브 픽셀 중 저장 커패시터의 제2 전극(C2)은 직사각형 형상일 수 있고, 제1 연결부(C3)는 바 형상일 수 있으며, 제1 연결부(C3)는 제2 전극(C2) 제1 방향의 일측에 구비된다.
예시적 실시예에서, 인접된 두 행 픽셀에서, 한 행 픽셀의 제i 서브 픽셀의 제2 전극(C2)이 제i+1서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 상호 연결되고, 제i+1 서브 픽셀의 제2 전극(C2)이 제i+2 서브 픽셀의 제2 전극(C2)과 이격 구비되며, 제i+2 서브 픽셀의 제2 전극(C2)이 제i+3 서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 상호 연결된다. 다른 한 행 픽셀의 제i 서브 픽셀의 제2 전극(C2)이 제i+1서브 픽셀의 제2 전극(C2)과 이격 구비되고, 제i+1 서브 픽셀의 제2 전극(C2)이 제i+2 서브 픽셀의 제2 전극(C2)과 제1 연결부(C3)를 통하여 상호 연결되며, 제i+2 서브 픽셀의 제2 전극(C2)이 제i+3 서브 픽셀의 제2 전극(C2)과 이격 구비된다.
설명하여야 할 바로는, 도 9a는 제1행 픽셀 중의 제i 서브 픽셀의 저장 커패시터의 제2 전극과 제i+1 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부(C3)를 통하여 직접 연결되고, 제2행 픽셀 중 제i+2 서브 픽셀의 저장 커패시터의 제2 전극과 제i+3 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부(C3)를 통하여 직접 연결되는 것을 예로 들어 설명을 진행한 것이다.
일부 가능한 구현 방식에서, 도 10에 도시된 바와 같이, 각 서브 픽셀에 있어서, 제5 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 연결된 데이터 케이블의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 도 9a, 도 9b와 도 10을 참조하면, 제j번째 픽셀에 있어서, 제2 연결부(56)가 포함될 수 있다. 제i 서브 픽셀의 저장 커패시터의 제2 전극(C2)과 제i+1 서브 픽셀의 저장 커패시터의 제2 전극(C2)이 연결된 상황 하에서, 제i+1 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)과 제i+2 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부(56)를 통하여 연결된다. 제2 금속층 중에 위치하는 제i 서브 픽셀 중의 저장 커패시터의 제2 전극(C2)이, 제3 금속층 중에 위치하는 제i+1 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51), 제2 연결부(56)와 제i+2 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)을 통하여, 제2 금속층 중에 위치하는 제i+3 서브 픽셀 중의 저장 커패시터의 제2 전극(C2)과 연결된다.
예시적 실시예에서, 제j번째 픽셀에 있어서, 제i+1 서브 픽셀의 저장 커패시터의 제2 전극(C2)과 제i+2 서브 픽셀의 저장 커패시터의 제2 전극(C2)이 연결된 상황 하에서, 제i 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)과 제i+1 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부(56)를 통하여 연결되고, 제i+2 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)과 제i+3 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부(56)를 통하여 연결된다. 그 중에서, 제2 금속층에 위치하는 제i 서브 픽셀의 저장 커패시터의 제2 전극(C2)이 제3 금속층 중에 위치하는 제i 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51), 제2 연결부(56)와 제i+1 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)을 통하여 제2 금속층에 위치하는 제i+1 서브 픽셀의 저장 커패시터의 제2 전극(C2)과 연결되고, 제2 금속층 중에 위치하는 제i+2 서브 픽셀 중의 저장 커패시터의 제2 전극(C2)이 제3 금속층 중에 위치하는 제i+2 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51), 제2 연결부(56)와 제i+3 서브 픽셀 중의 제5 트랜지스터(T5)의 제1극(51)을 통하여 제2 금속층 중에 위치하는 제i+3 서브 픽셀의 저장 커패시터의 제2 전극(C2)과 연결된다.
실시방식2에서, 본 출원은 제2 금속층과 제3 금속층을 통하여 공동으로 횡방향(제1 방향) 브리징을 완성하여, 전원 연결선의 기능을 구현하여, 각 서브 픽셀로 제공하는 전원 신호가 모두 같게 하여, 디스플레이 기판의 디스플레이 효과를 확보하였다.
설명하여야 할 바로는, 제3 금속층의 저항률이 제2 금속층의 저항률보다 작기 때문에, 실시방식2에서 제공하는 디스플레이 기판은 실시방식1에서 제공하는 디스플레이 기판에 비하여, 진일보로 동적 혼선을 낮출 수 있다.
일부 가능한 구현 방식에서, 도 2에 도시된 바와 같이, 본 출원에서 제공하는 디스플레이 기판에는 또한 제4 금속층(60)과 제5 금속층(70) 간에 구비되는 제5 절연층(15)과 평탄층(16) 및 제5 금속층(70)의 베이스(10)과 멀리 떨어진 일측에 구비되는 발광 장치의 유기 발광층과 음극(미도시)이 포함될 수 있다. 제5 절연층(15)이 평탄층(16)의 베이스(10)과 근접하는 일측에 구비되며; 음극이 유기 발광층의 베이스(10)과 멀리 떨어진 일측에 구비된다.
도 3에 도시된 바와 같이, 본 출원에서 제공하는 제4 금속층에는 또한 연결 전극(61)이 포함될 수 있고, 그 중에서, 연결 전극(61)이 각각 제5 금속층과 제6 트랜지스터의 제2극과 연결된다. 제5 절연층과 평탄층에는 연결 전극을 노출시키는 제5 통과홀(V5)이 구비되고, 제5 금속층이 연결 전극(61)을 노출시키는 제5 통과홀(V5)을 통하여 연결 전극(61)과 연결되며, 제4 절연층에는 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀(V4)이 구비되고, 연결 전극(61)이 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀(V4)을 통하여 제6 트랜지스터의 제2극과 연결된다.
본 출원의 예시적 실시예는 데이터 케이블 및 전원선과 다수의 트랜지스터의 제1극 및 제2극을 다른 층에 구비하는 것을 통하여, 서브 픽셀과 서브 픽셀에 연결된 데이터 케이블이 차지하는 면적을 감소시키고, 나아가 고주파수로 구동되는 OLED 디스플레이 기판의 해상도를 향상시켰다.
동일한 발명 사상을 기반으로, 본 출원에서는 또한 디스플레이 기판의 제작 방법을 제공하여, 상기 실시예에서 제공하는 디스플레이 기판을 제작한다. 예시적 실시예에서, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 격자선, 데이터 케이블, 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동시켜 발광하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되며; 상기 제작 방법에는,
하나의 베이스를 제공하며;
상기 베이스에 다수의 기능층을 형성하며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결되는 것이 포함될 수 있다.
도 11은 본 출원의 실시예에서 제공하는 일 디스플레이 기판의 제작 방법의 흐름도이고, 도 11에 도시된 바와 같이, 본 출원에서 제공하는 디스플레이 기판의 제작 방법에는 하기 단계가 포함될 수 있다.
B1 단계: 하나의 베이스를 제공한다.
B2 단계: 베이스 상에서 순차적으로 상호 절연되는 반도체층, 제1 금속층, 제2 금속층, 제3 금속층, 제4 금속층과 제5 금속층을 형성한다.
예시적 실시예에서, 반도체층에는 다수의 트랜지스터의 능동 구역이 포함될 수 있고, 제1 금속층에는 격자선, 발광 제어선, 리셋 신호선, 저장 커패시터의 제1 전극과 다수의 트랜지스터의 케이트 전극이 포함될 수 있으며, 제2 금속층에는 초기 신호선과 저장 커패시터의 제2 전극이 포함될 수 있으며; 제3 금속층에는 다수의 트랜지스터의 소스-드레인 전극이 포함될 수 있고, 제4 금속층에는 데이터 케이블과 전원선이 포함될 수 있으며, 제5 금속층에는 발광 장치의 양극이 포함될 수 있다. 제i열 서브 픽셀 중의 구동 회로와 제i열 데이터 케이블이 연결되고, 각 열 데이터 케이블에는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 포함되며; 제i열 데이터 케이블 중의 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 각각 제i열 서브 픽셀의 양측에 위치하고, 인접된 두 열 서브 픽셀 간의 전부 서브 데이터 케이블은 단지 제1 서브 데이터 케이블 또는 제2 서브 데이터 케이블이다.
그 중에서, 1≤i≤N, N은 서브 픽셀의 총 열 수이다.
본 출원에서 제공하는 디스플레이 기판의 제작 방법으로 제작한 디스플레이 기판의 구현 원리와 구현 효과는 유사하며, 여기에서는 상세한 설명을 생략하도록 한다.
일부 가능한 구현 방식에서, 200 단계에는 베이스 상에서 순차적으로 반도체층과 제1 절연층을 형성하며; 제1 절연층 상에서 순차적으로 제1 금속층과 제2 절연층을 형성하며; 제2 절연층 상에서 순차적으로 제2 금속층과 제3 절연층을 형성하며; 제3 절연층 상에서 순차적으로 제3 금속층과 제4 절연층을 형성하며; 제4 절연층 상에서 순차적으로 제4 금속층, 제5 절연층과 평탄층을 형성하며; 평탄층 상에서 순차적으로 제5 금속층, 발광 장치의 유기 발광층과 발광 장치의 음극을 형성하는 것이 포함될 수 있다.
도 12는 본 출원에서 제공하는 디스플레이 기판의 제1 제작 도면이고, 도 13은 본 출원에서 제공하는 디스플레이 기판의 제2 제작 도면이며, 도 14a는 본 출원에서 제공하는 디스플레이 기판의 일 제3 제작 도면이고, 도 14b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제3 제작 도면이며, 도 15a는 본 출원에서 제공하는 디스플레이 기판의 일 제4 제작 도면이고, 도 15b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제4 제작 도면이며, 도 16a는 본 출원에서 제공하는 디스플레이 기판의 일 제5 제작 도면이고, 도 16b는 본 출원에서 제공하는 디스플레이 기판의 다른 일 제5 제작 도면이다.
본 출원에 언급된 “패터닝 공정”에는 막층 증착, 포토 레지스트 도포, 마스크 프린팅, 현상, 식각, 포토 레지스트 박리 등 처리가 포함된다. 증착은 스퍼터링, 증발, 화학기상증착 중의 어느 한 가지 또는 여러 가지를 사용할 수 있고, 도포는 스프레이 코팅, 스핀 코팅과 잉크 젯 프린팅 중의 어느 한 가지 또는 여러 가지를 사용할 수 있으며, 식각은 건조 식각과 습식 식각 중의 어느 한 가지 또는 여러 가지를 사용할 수 있고, 본 출원에서는 제한하지 않는다. “박막”은 한 가지 재료를 베이스 상에서 증착 또는 기타 공정을 통하여 제작한 한 층의 박막을 가리킨다. 만일 전체 제작 과정에 해당 “박막”이 패터닝 공정을 필요로 하지 않는다면, 해당 “박막”은 또한 “층”이라고 칭할 수 있다. 만일 전체 제작 과정에 해당 “박막”이 패터닝 공정을 필요로 한다면, 패터닝 고정 전에는 “박막”이라고 칭하고, 패터닝 공정 후에는 “층”이라고 칭한다. 패터닝 공정을 거친 후의 “층” 중에는 적어도 하나의 “패턴”이 포함된다.
도 12 내지 도 16b를 참조하면, 본 출원에서 제공하는 디스플레이 기판의 제작 과정에는 하기 조작이 포함될 수 있다.
100 단계: 하나의 베이스(10)을 제공하고, 베이스(10) 상에서 반도체 박막을 증착시키며, 패터닝 고정을 사용하여 반도체 박막에 대하여 처리를 진행하여 반도체층(20)을 형성하는 바, 도 12에 도시된 바와 같다.
예시적 실시예에서, 각 서브 픽셀의 반도체층(20)에는 제1 트랜지스터(T1)가 소재하는 위치의 제1 능동 구역(101), 제2 트랜지스터(T2)가 소재하는 위치의 제2 능동 구역(102), 제3 트랜지스터(T3)가 소재하는 위치의 제3 능동 구역(103), 제4 트랜지스터(T4)가 소재하는 위치의 제4 능동 구역(104), 제5 트랜지스터(T5)가 소재하는 위치의 제5 능동 구역(105), 제6 트랜지스터(T6)가 소재하는 위치의 제6 능동 구역(106)과 제7 트랜지스터(T7)가 소재하는 위치의 제7 능동 구역(107)이 포함될 수 있고, 또한 제1 능동 구역(101) 내지 제7 능동 구역(107)은 상호 연결되는 일체 구조이다.
예시적 실시예에서, 제1 능동 구역(101)과 제7 능동 구역(107)이 제1 구역(R1)의 제2 구역(R2)과 멀리 떨어진 일측에 구비되고, 제2 능동 구역(102)과 제4 능동 구역(104)이 제1 구역(R1)의 제2 구역(R2)에 근접하는 일측에 구비되며; 제3 능동 구역(103)이 제2 구역(R2)에 구비되며; 제5 능동 구역(105)과 제6 능동 구역(106)이 제3 구역(R3)에 구비된다.
예시적 실시예에서, 제1 능동 구역(101)이 각각 제2 능동 구역(102) 및 제7 능동 구역(107)과 연결되고, 제2 능동 구역(102)이 각각 제3 능동 구역(103) 및 제6 능동 구역(106)과 연결되며, 제4 능동 구역(104)이 각각 제3 능동 구역(103) 및 제5 능동 구역(105)과 연결된다.
예시적 실시예에서, 제1 능동 구역(101)은 “n” 형상이고, 제7 능동 구역(107)은 “L”형이며, 제7 능동 구역(107)이 제1 능동 구역(101)의 서브 픽셀 중심선과 떨어진 일측에 위치하고, 서브 픽셀 중심선은 제1 방향 상에서 서브 픽셀을 등분하고, 제2 방향에 따라 연장되는 직선이다. 제2 능동 구역(102)은 “7”형이고, 서브 픽셀 중심선의 일측에 위치하고, 제4 능동 구역(104)은 “1”형이고, 서브 픽셀 중심선의 타측에 위치한다. 제3 능동 구역(103)은 “
Figure 112020137414680-pct00001
”형이고, “
Figure 112020137414680-pct00002
”형은 서브 픽셀 중심선에 대하여 미러링 대칭될 수 있다. 제5 능동 구역(105)은 “L”형이고, 제6 능동 구역(106)의 형상과 제5 능동 구역(105)의 형상은 서브 픽셀 중심선에 대하여 미러링 대칭된다. 본문에서, 트랜지스터의 능동 구역이 어떠한 형상이라는 것은 해당 트랜지스터 게이트 전극 부근 능동 구역의 형상을 가리키며, 해당 트랜지스터 능동 구역의 채널 구역, 소스-드레인 구역 및 기타 트랜지스터 소스-드레인 구역 연결에 사용되는 능동 구역 부분의 연장 구역이 포함되나 이에 제한되지 않는다.
예시적 실시예에서, 각 트랜지스터의 능동 구역에는 제1 구역, 제2 구역 및 제1 구역과 제2 구역 간에 위치하는 채널 구역이 포함된다. 예시적 실시예에서, 제1 능동 구역(101)의 제1 구역이 동시에 제7 능동 구역(107)의 제1 구역으로 하고, 제1 능동 구역(101)의 제2 구역이 동시에 제2 능동 구역(102)의 제1 구역으로 한다. 제2 능동 구역(102)의 제2 구역, 제3 능동 구역(103)의 제2 구역과 제6 능동 구역(106)의 제1 구역 간에는 상호 연결되고, 제3 능동 구역(103)의 제1 구역, 제4 능동 구역(104)의 제2 구역과 제5 능동 구역(105)의 제2 구역 간에는 상호 연결된다. 제4 능동 구역(104)의 제1 구역이 제3 능동 구역(103)과 멀리 떨어진 일측에 구비되고, 제5 능동 구역(105)의 제1 구역이 제3 능동 구역(103)과 멀리 떨어진 타측에 구비된다. 제6 능동 구역(106)의 제2 구역이 동시에 제7 능동 구역(107)의 제2 구역으로 한다.
예시적 실시예에서, 제2 능동 구역(102)과 제1 능동 구역(101)간의 제1 방향의 거리가 제2 능동 구역(102)과 제7 능동 구역(107)간의 제1 방향의 거리보다 작다. 제2 능동 구역(102)과 제3 능동 구역(103)간의 제1 방향의 거리가 제2 능동 구역(102)과 제4 능동 구역(104)간의 제1 방향의 거리보다 작고, 제2 능동 구역(102)과 제3 능동 구역(103)간의 제1 방향의 거리가 제2 능동 구역(102)과 제5 능동 구역(105)간의 제1 방향의 거리보다 작으며; 제2 능동 구역(102)과 제1 능동 구역(101)간의 제1 방향의 거리가 제2 능동 구역(102)과 제3 능동 구역(103) 간의 제1 방향의 거리와 상당하다.
예시적 실시예에서, 데이터 신호를 기입하는 데이터 케이블로부터 전원선까지의 방향을 따라, 제7 능동 구역(107)과 제1 능동 구역(101)이 순차적으로 구비된다.
예시적 실시예에서, 제i행 제j열 서브 픽셀의 반도체층(20) 형상이 제i+1행 제j+1열 서브 픽셀의 반도체층(20) 형상과 같고, 제i행 제j+1열 서브 픽셀의 반도체층(20) 형상이 제i+1행 제j열 서브 픽셀의 반도체층(20) 형상과 같다. 제1 방향에서, 인접된 서브 픽셀 간의 중심선에 있어서, 인접된 서브 픽셀의 반도체층(20)이 해당 중심선에 관하여 미러링 대칭되는 바, 즉 제1 방향에서, 인접된 서브 픽셀의 반도체층이 서로 대칭 관계이다. 본문에서, 반도체층 형상이 같은 것에는 양자의 전체 형상, 각 부분의 연결 관계 및 신호 흐름 방향의 추세가 같은 것이 포함되나 이에 제한되지 않는다.
예시적 실시예에서, 실시방식1 중 능동 구역의 제작 도면과 실시방식2 중 능동 구역의 제작 도면이 같다.
본 출원 예시적 실시예의 반도층의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
200 단계: 반도체층(20) 상에서 순차적으로 제1 절연 박막과 제1 금속 박막을 증착하고, 패터닝 공정을 사용하여 제1 금속 박막에 대하여 처리를 진행하여 반도체층(20)을 커버하는 제1 절연층 및 제1 절연층 상에 구비되는 제1 금속층(30)을 형성하는 바, 도 13에 도시된 바와 같다.
예시적 실시예에서, 제1 금속층(30)에는 격자선(G), 리셋 신호선(Reset), 발광 제어선(EM)과 저장 커패시터의 제1 전극(C1)이 포함될 수 있다.
예시적 실시예에서, 격자선(G), 리셋 신호선(Reset)과 발광 제어선(EM)이 제1 방향을 따라 연장되고, 격자선(G)과 리셋 신호선(Reset)이 제1 구역(R1)에 구비되며, 발광 제어선(EM)이 제3 구역(R3)에 구비된다. 저장 커패시터의 제1 전극(C1)은 직사각형 형상일 수 있고, 직사각형 형상의 각부에는 챔퍼링을 구비할 수 있으며, 제1 전극(C1)이 제2 구역(R2)에 구비되고, 격자선(G)과 발광 제어선(EM) 간에 위치하며, 제1 전극(C1)의 베이스 상에서의 직교 투영은 제3 능동 구역의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다. 예시적 실시예에서, 제1 전극(C1)이 동시에 제3 트랜지스터의 게이트 전극으로 한다.
예시적 실시예에서, 제1 구역(R1)의 리셋 신호선(Reset)이 부등 너비로 구비될 수 있고, 리셋 신호선(Reset)의 너비는 리셋 신호선(Reset) 제2 방향의 치수이다. 리셋 신호선(Reset)에는 반도체층(20)과 중첩되는 구역과, 반도체층(20)과 중첩되지 않는 구역이 포함되고, 반도체층(20)과 중첩되는 구역의 리셋 신호선(Reset)의 너비는 반도체층(20)과 중첩되지 않는 구역의 리셋 신호선(Reset)의 너비보다 클 수 있다.
예시적 실시예에서, 제1 구역(R1)의 격자선(G)이 부등 너비로 구비될 수 있고, 격자선(G)의 너비는 격자선(G) 제2 방향의 치수이다. 격자선(G)에는 반도체층(20)과 중첩되는 구역과, 반도체층(20)과 중첩되지 않는 구역이 포함되고, 반도체층(20)과 중첩되는 구역의 격자선(G)의 너비는 반도체층(20)과 중첩되지 않는 구역의 격자선(G)의 너비보다 클 수 있다.
예시적 실시예에서, 제3 구역(R3)의 발광 제어선(EM)이 부등 너비로 구비될 수 있고, 발광 제어선(EM)의 너비는 발광 제어선(EM) 제2 방향의 치수이다. 발광 제어선(EM)에는 반도체층(20)과 중첩되는 구역과, 반도체층(20)과 중첩되지 않는 구역이 포함되고, 반도체층(20)과 중첩되는 구역의 발광 제어선(EM)의 너비는 반도체층(20)과 중첩되지 않는 구역의 발광 제어선(EM)의 너비보다 클 수 있다.
예시적 실시예에서, 제i행의 격자선(G)에는 제1 격자선 구간이 포함될 수 있고, 제1 격자선 구간은 제1 방향에 따라 제j열 서브 픽셀로부터 제j+1 열 서브 픽셀까지 연장되고, 제1 격자선 구간의 제1단이 제i행 제j열 서브 픽셀에 위치하는 연결바를 통하여 격자선(G)과 연결되며, 제1 격자선 구간의 제2단이 제i행 제j+1열 서브 픽셀에 위치하는 연결바를 통하여 격자선(G)과 연결되고, 제i행 제j열 서브 픽셀과 제i행 제j+1열 서브 픽셀 내에 동시에 이중 격자 구조를 형성한다. 제i+1행의 격자선(G)에는 제2 격자선 구간이 포함될 수 있고, 제2 격자선 구간은 제1 방향에 따라 제j+1열 서브 픽셀로부터 제j+2 열 서브 픽셀까지 연장되고, 제2 격자선 구간의 제1단이 제i+1행 제j+1열 서브 픽셀에 위치하는 연결바를 통하여 격자선(G)과 연결되며, 제2 격자선 구간의 제2단이 제i+1행 제j+2열 서브 픽셀에 위치하는 연결바를 통하여 격자선(G)과 연결되고, 제i+1행 제j+1열 서브 픽셀과 제i+1행 제j+2열 서브 픽셀 내에 동시에 이중 격자 구조를 형성한다. 이로써, 제j열 서브 픽셀과 제j+1열 서브 픽셀에 동시에 이중 격자 구조의 제2 트랜지스터(T2)를 형성하고, 제j열 서브 픽셀의 제2 트랜지스터(T2)와 제j+1열 서브 픽셀의 제2 트랜지스터(T2)에 이중 격자 구역(110)을 형성한다.
예시적 실시예에서, 제1 전극(C1)과 제3 능동 구역이 서로 중첩되는 구역을 제3 게이트 전극(이중 격자 구조)으로 하고, 격자선(G)과 제2 능동 구역이 서로 중첩되는 구역을 제2 게이트 전극(이중 격자 구조)으로 하며, 리셋 신호선(Reset)과 제1 능동 구역이 서로 중첩되는 구역을 제1 게이트 전극(이중 격자 구조)으로 하고, 격자선(G)과 제4 능동 구역이 서로 중첩되는 구역을 제4 게이트 전극으로 하며, 리셋 신호선(Reset)과 제7 능동 구역이 서로 중첩되는 구역을 제7 게이트 전극으로 하고, 발광 제어선(EM)과 제5 능동 구역이 서로 중첩되는 구역을 제5 게이트 전극으로 하며, 발광 제어선(EM)과 제6 능동 구역이 서로 중첩되는 구역을 제6 게이트 전극으로 한다.
예시적 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 모두 이중 격자 트랜지스터이기 때문에, 이중 격자의 제2 트랜지스터(T2)와 기타 이중 격자 트랜지스터(제1 트랜지스터(T1)와 제3 트랜지스터(T3)) 간의 제1 방향의 거리가, 제2 트랜지스터(T2)와 단일 격자인 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7) 간의 제1 방향의 거리보다 작다.
예시적 실시예에서, 제1 금속층(30) 패턴을 형성한 후, 제1 금속층(30)을 이용하여 차폐물로 하여, 반도체층에 대하여 도체화 처리를 진행할 수 있는 바, 제1 금속층(30)에 차폐된 구역의 반도체층이 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)의 채널 구역을 형성하고, 제1 금속층(30)에 차폐되지 않은 구역의 반도체층이 도체화되는 바, 즉 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)의 제1 구역과 제2 구역이 도체화된다.
예시적 실시예에서, 실시방식1 중 제1 금속층의 제작 도면과 실시방식2 중 제1 금속층의 제작 도면이 같다.
본 출원 예시적 실시예의 제1 금속층의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
300 단계: 제1 금속층(30) 상에서 순차적으로 제2 절연 박막과 제2 금속 박막을 증착하고, 패터닝 공정을 사용하여 제2 금속 박막에 대하여 처리를 진행하여 제1 금속층(30)을 커버하는 제2 절연층 및 제2 절연층 상에 구비되는 제2 금속층(40)을 형성하고, 제2 금속층(40)에는 적어도 초기 신호선(Vinit)과 저장 커패시터의 제2 전극(C2)이 포함된다. 그 후, 제2 금속층(40) 상에 제3 절연 박막을 증착시키고, 패터닝 공정을 사용하여 제3 절연 박막에 대하여 처리를 진행하여, 제2 금속층(40)을 커버하는 제3 절연층을 형성하고, 제3 절연층 상에 다수의 통과홀이 구비되는 바, 도 14a와 14b에 도시된 바와 같다.
예시적 실시예에서, 제3 절연층 상의 다수의 통과홀에는 적어도 제2 전극(C2)을 노출시키는 제2 통과홀(V2), 초기 신호선(Vinit)을 노출시키는 제6 통과홀(V6), 제1 전극(C1)을 노출시키는 제7 통과홀(V7), 제4 능동 구역을 노출시키는 제8 통과홀(V8), 제2 능동 구역을 노출시키는 제9 통과홀(V9), 제1 능동 구역을 노출시키는 제10 통과홀(V10) 및 반도체층 중 기타 능동 구역을 노출시키는 다수의 통과홀이 포함된다. 제2 전극(C2)을 노출시키는 제2 통과홀(V2)과 초기 신호선(Vinit)을 노출시키는 제6 통과홀(V6) 중의 제3 절연층이 식각되고, 제1 전극(C1)을 노출시키는 제7 통과홀(V7) 중의 제2 절연층과 제3 절연층이 식각되며, 제4 능동 구역을 노출시키는 제8 통과홀(V8), 제2 능동 구역을 노출시키는 제9 통과홀(V9), 제1 능동 구역을 노출시키는 제10 통과홀(V10) 및 반도체층 중의 기타 능동 구역을 노출시키는 통과홀 중의 제1 절연층, 제2 절연층과 제3 절연층이 식각된다.
예시적 실시예에서, 제2 통과홀(V2)은 제2 전극(C2)이 차후 형성되는 제5 트랜지스터(T5)의 제1극과 연결되도록 구성되고, 제6 통과홀(V6)은 초기 신호선(Vinit)과 차후 형성되는 제1 트랜지스터(T1)의 제1극과 연결되도록 구성되며, 제7 통과홀(V7)은 제1 전극(C1)이 차후 형성되는 제2 트랜지스터(T2)의 제1극과 연결되도록 구성되고, 제8 통과홀(V8)은 제4 트랜지스터(T4)의 능동층이 차후 형성되는 제4 트랜지스터(T4)의 제1극과 연결되도록 구성되며, 제9 통과홀(V9)은 제2 트랜지스터(T2)의 능동층이 차후 형성되는 제2 트랜지스터(T2)의 제1극과 연결되도록 구성되고, 제10 통과홀(V10)은 제1 트랜지스터(T1)의 능동층이 차후 형성되는 제1 트랜지스터(T1)의 제1극과 연결되도록 구성된다. 차후 형성되는 제4 트랜지스터(T4)의 제1극과 차후 형성되는 데이터 케이블(D)이 연결되기 때문에, 제8 통과홀(V8)은 데이터 기입홀이다.
예시적 실시예에서, 데이터 기입홀과 제2 트랜지스터(T2) 간의 제1 방향 상의 거리는, 각각 데이터 기입홀과 제1 트랜지스터(T1) 간의 제1 방향 상의 거리, 데이터 기입홀과 제7 트랜지스터(T7) 간의 제1 방향 상의 거리보다 크다. 데이터 기입홀과 제3 트랜지스터(T3) 간의 제2 방향 상의 거리는, 각각 데이터 기입홀과 제5 트랜지스터(T5) 간의 제2 방향 상의 거리, 데이터 기입홀과 제6 트랜지스터(T6) 간의 제2 방향 상의 거리보다 작다.
예시적 실시예에서, 제2 통과홀(V2)의 수량의 두 개일 수 있고, 두 개의 제2 통과홀이 제2 방향을 따라 순차적으로 구비된다. 제5트랜지스터의 제1극의 너비가 비교적 좁기 때문에, 두 개의 제2 통과홀(V2)을 구비하여, 제2 전극과 제5트랜지스터의 제1극 간의 연결의 신뢰성을 향상시킬 수 있다.
예시적 실시예에서, 초기 신호선(Vinit)이 제1 방향을 따라 연장되고, 제1 구역(R1)에 구비되며, 리셋 신호선(Reset)의 제2 구역(R2)과 멀리 떨어진 일측에 위치한다. 각 서브 픽셀 중 저장 커패시터의 제2 전극(C2)의 윤곽은 직사각형 형상일 수 있고, 제2 구역(R2)에 구비되며, 격자선(G)과 발광 제어선(EM) 간에 위치한다.
예시적 실시예에서, 제2 전극(C2)의 윤곽은 직사각형 형상일 수 있고, 직사각형 형상의 각부에 챔퍼링을 구비할 수 있으며, 제2 전극(C2)의 베이스 상에서의 직교 투영은 제1 전극(C1)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다. 제2 전극(C2)의 중부에 개구(111)가 구비되고, 개구(111)는 직사각형이어서, 제2 전극(C2)이 환형 구조를 형성하게 할 수 있다. 개구(111)는 제1 전극(C1)을 커버하는 제2 절연층을 노출시키고, 또한 제1 전극(C1)의 베이스 상에서의 직교 투영에는 개구(111)의 베이스 상에서의 직교 투영이 포함된다. 예시적 실시예에서, 개구(111)의 베이스 상에서의 직교 투영에는 제1 전극(C1)을 노출시키는 제7 통과홀(V7)의 베이스 상에서의 직교 투영이 포함된다.
제2 전극(C2)의 제1 구역(R1)에 근접하는 변두리의 베이스 상에서의 직교 투영과 제1 구역(R1) 및 제2 구역(R2)의 경계선의 베이스 상에서의 직교 투영이 중첩되고, 제2 전극(C2)의 제3 구역(R3)에 근접하는 변두리의 베이스 상에서의 직교 투영과 제2 구역(R2) 및 제3 구역(R3)의 경계선의 베이스 상에서의 직교 투영이 중첩되는 바, 즉 제2 전극(C2)의 제2 길이가 제2 구역(R2)의 제2 길이와 같고, 제2 길이는 제2 방향 상의 치수를 가리킨다.
실시방식1에서, 한 행 중 인접된 서브 픽셀의 제2 전극(C2)은 상호 연결되는 일체 구조이다. 해당 구조는 인접된 서브 픽셀의 제2 전극(C2)이 전원 신호선으로 멀티플렉싱되게 할 수 있고, 인접된 서브 픽셀의 전원선이 제공하는 전원 신호가 같도록 할 수 있어, 디스플레이 기판의 디스플레이가 불량한 것을 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
실시방식2에서, 제i행 제j열 서브 픽셀의 제2 전극(C2)과 제i행 제j+1열 서브 픽셀의 제2 전극(C2)이 제1 연결부를 통하여 상호 연결되는 일체 구조이고, 제i행 제j+1열 서브 픽셀의 제2 전극(C2)과 제i행 제j+2열 서브 픽셀의 제2 전극(C2)이 단선 구비되며, 제i행 제j+2열 서브 픽셀의 제2 전극(C2)과 제i행 제j+3열 서브 픽셀의 제2 전극(C2)이 제1 연결부를 통하여 상호 연결되는 일체 구조이다. 제i+1행 제j열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+1열 서브 픽셀의 제2 전극(C2)이 단선 구비되고, 제i+1행 제j+1열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+2열 서브 픽셀의 제2 전극(C2)이 제1 연결부를 통하여 상호 연결되는 일체 구조이며, 제i+1행 제j+2열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+3열 서브 픽셀의 제2 전극(C2)이 단선 구비된다. 해당 구조는 인접된 서브 픽셀의 제2 전극(C2)이 전원 신호선으로 멀티플렉싱되게 할 수 있고, 인접된 서브 픽셀의 전원선이 제공하는 전원 신호가 같도록 할 수 있어, 디스플레이 기판의 디스플레이가 불량한 것을 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
도 14a는 실시방식1의 제작 도면이고, 도 14b는 실시방식2의 제작 도면이다.
본 출원 예시적 실시예의 제2 금속층과 통과홀의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
400 단계: 제3 절연층 상에서 제3 금속 박막을 증착시키고, 패터닝 공정을 통하여 제3 금속 박막에 대하여 처리를 진행하여 제3 금속층(50)을 형성하며, 제3 금속층(50)에는 적어도 제5 트랜지스터(T5)의 제1극(51), 제6 트랜지스터(T6)의 제2극(52), 제4 트랜지스터(T4)의 제1극(53), 제1 트랜지스터(T1)의 제1극(54)과 제2 트랜지스터(T2)의 제1극(55)이 포함된다. 제5 트랜지스터(T5)의 제1극(51)이 제2 통과홀(V2)을 통하여 제2 전극(C2)과 연결되고, 제6 트랜지스터(T6)의 제2극(52)이 통과홀을 통하여 제6 트랜지스터의 능동층과 연결되며, 제4 트랜지스터(T4)의 제1극(53)이 제8 통과홀(V8)을 통하여 제4 트랜지스터(T4)의 능동층과 연결되고, 제1 트랜지스터(T1)의 제1극(54)의 일단이 제6 통과홀(V6)을 통하여 초기 신호선(Vinit)과 연결되고, 타단이 제10 통과홀(V10)을 통하여 제1 트랜지스터(T1)의 능동층과 연결되며, 제2 트랜지스터(T2)의 제1극(55)의 일단이 제7 통과홀(V7)을 통하여 제1 전극(C1)과 연결되고, 타단이 제9 통과홀(V9)을 통하여 제2 트랜지스터(T2)의 능동층과 연결된다. 그 후, 제3 금속층(50) 상에 제4 절연 박막을 증착시키고, 패터닝 공정을 사용하여 제4 절연 박막에 대하여 처리를 진행하여, 제3 금속층(50)을 커버하는 제4 절연층을 형성하고, 제4 절연층 상에 다수의 통과홀이 구비되는 바, 도 15a와 15b에 도시된 바와 같다.
예시적 실시예에서, 제4 절연층 상의 다수의 통과홀에는 적어도 제5 트랜지스터(T5)의 제1극(51)을 노출시키는 제1 통과홀(V1), 제6 트랜지스터(T6)의 제2극(52)을 노출시키는 제4 통과홀(V4), 제4 트랜지스터(T4)의 제1극(53)을 노출시키는 제3 통과홀(V3)이 포함된다. 제5 트랜지스터(T5)의 제1극(51)을 노출시키는 제1 통과홀(V1)은 제5 트랜지스터(T5)의 제1극(51)과 차후 형성되는 전원선(VDD)이 연결되도록 구성되고, 제6 트랜지스터(T6)의 제2극(52)을 노출시키는 제4 통과홀(V4)은 제6 트랜지스터(T6)의 제2극(52)과 차후 형성되는 연결 전극이 연결되도록 구성되며, 제4 트랜지스터(T4)의 제1극(53)을 노출시키는 제3 통과홀(V3)은 제4 트랜지스터(T4)의 제1극(53)과 차후 형성되는 데이터 케이블(D)이 연결되도록 구성된다.
예시적 실시예에서, 제1 통과홀(V1)의 베이스 상에서의 직교 투영은 격자선(G)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제1 통과홀(V1)의 베이스 상에서의 직교 투영은 제2 전극(C2)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제3 통과홀(V3)의 베이스 상에서의 직교 투영은 격자선(G)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제4 통과홀(V4)의 베이스 상에서의 직교 투영은 발광 제어선(EM)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
실시방식1에서, 같은 행에 위치하는 인접된 서브 픽셀의 제5 트랜지스터(T5)의 제1극(51)이 이격 구비된다.
실시방식2에서, 제i행 제j+1열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)과 제i행 제j+2열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부를 통하여 연결되고, 제i+1행 제j열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)과 제i행 제j+1열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부를 통하여 연결되며, 제i+1행 제j+2열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)과 제i행 제j+3열 서브 픽셀중의 제5 트랜지스터(T5)의 제1극(51)이 제2 연결부를 통하여 연결된다.
도 15a는 실시방식1의 제작 도면이고, 도 15b는 실시방식2의 제작 도면이다.
본 출원 예시적 실시예의 제3 금속층과 통과홀의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
500 단계: 제4 절연층 상에서 제4 금속 박막층을 증착시키고, 패터닝 공정을 통하여 제4 금속 박막에 대하여 처리를 진행하여 제1 서브 데이터 케이블(DO), 제2 서브 데이터 케이블(DE), 전원선(VDD)과 연결 전극(61)을 포함하는 제4 금속층(60)을 형성하며, 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE)이, 각각 소재하는 서브 픽셀의 제4 트랜지스터(T4)의 제1극(53)을 노출시키는 제3 통과홀(V3)을 통하여, 제4 트랜지스터(T4)의 제1극(53)과 연결되고, 전원선(VDD)이 제5 트랜지스터(T5)의 제1극(51)을 노출시키는 제1 통과홀(V1)을 통하여 제5 트랜지스터(T5)의 제1극(51)과 연결되며, 연결 전극(61)이 제6 트랜지스터(T6)의 제2극(52)을 노출시키는 제4 통과홀(V4)을 통하여 제6 트랜지스터(T6)의 제2극(52)과 연결된다. 그 후, 제4 금속층(60) 상에서 제5 절연 박막을 증착시키고, 제5 절연 박막 상에 평탄 박막을 도포하며, 패터닝 공정을 통하여 평탄 박막과 제5 절연 박막에 대하여 처리를 진행하여 제4 금속층(60)을 커버하는 제5 절연층 및 제5 절연층 상에 구비되는 평탄층을 형성하며, 평탄층 상에 다수의 통과홀이 구비되는 바, 도 16a와 16b에 도시된 바와 같다.
예시적 실시예에서, 제1 서브 데이터 케이블(DO), 제2 서브 데이터 케이블(DE)과 전원선(VDD)이 제2 방향을 따라 연장되며, 제1 서브 데이터 케이블(DO)이 서브 픽셀의 일측에 위치하고, 제2 서브 데이터 케이블(DE)이 서브 픽셀의 타측에 위치하며, 전원선(VDD)이 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE) 간에 위치한다.
예시적 실시예에서, 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE)은 동등 너비의 직선일 수 있고, 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE)의 너비는 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE) 제1 방향의 치수이다.
예시적 실시예에서, 같은 열에 위치하는 인접된 서브 픽셀의 제4 트랜지스터의 제1극이 서로 다른 서브 데이터 케이블에 연결된다. 예를 들면, 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블에 연결되고, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블에 연결된다. 또는 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블에 연결되고, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블에 연결된다.
예시적 실시예에서, 적어도 하나의 서브 픽셀에서, 제1 서브 데이터 케이블(DO)이 소재하는 서브 픽셀 중의 제3 통과홀(V3)을 통하여 제4 트랜지스터(T4)의 제1극(53)과 연결되고, 제4 트랜지스터(T4)의 제1극(53)이 제8 통과홀(V8)을 통하여 제4 능동 구역과 연결되며, 제8 통과홀(V8)이 데이터 기입홀이고, 제1 서브 데이터 케이블(DO)이 해당 서브 픽셀의 데이터 신호를 기입하는 데이터 케이블이다. 적어도 하나의 서브 픽셀에서, 제2 서브 데이터 케이블(DE)이 소재하는 서브 픽셀 중의 제3 통과홀(V3)을 통하여 제4 트랜지스터(T4)의 제1극(53)과 연결되고, 제4 트랜지스터(T4)의 제1극(53)이 제8 통과홀(V8)을 통하여 제4 능동 구역과 연결되며, 제8 통과홀(V8)이 데이터 기입홀이고, 제2 서브 데이터 케이블(DE)이 해당 서브 픽셀의 데이터 신호를 기입하는 데이터 케이블이다.
예시적 실시예에서, 각 서브 픽셀의 전원선(VDD)이 제1 통과홀(V1)을 통하여 제5 트랜지스터(T5)의 제1극(51)과 연결되고, 제5 트랜지스터(T5)의 제1극(51)과 저장 커패시터의 제2 전극(C2)이 연결되고, 인접된 서브 픽셀의 저장 커패시터의 제2 전극(C2)이 상호 연결되기 때문에, 전원선(VDD)과 제2 전극(C2)의 연결을 구현하였을 뿐 아니라, 또한 제2 전극(C2)의 전원선 접선 기능을 구현하여, 각 서브 픽셀로 제공하는 전원 신호가 모두 같도록 하고, 디스플레이 기판의 디스플레이 효과를 확보하였다.
예시적 실시예에서, 각 서브 픽셀의 전원선(VDD)이 절곡선일 수 있다. 제2 방향을 따라, 각 서브 픽셀의 전원선(VDD)에는 순차적으로 연결되는 제1 전원부, 제2 전원부와 제3 전원부가 포함될 수 있다. 제i행 제j열의 서브 픽셀에 대응되는 전원선에서, 제1 전원부의 제1단과 제i-1행 제j열의 서브 픽셀 중에 위치하는 제3 전원부의 제2단이 연결되고, 제1 전원부의 제2단이 제2 방향을 따라 연장되어, 제2 전원부의 제1단과 연결되며; 제2 전원부의 제2단이 경사 방향을 따라 연장되어, 제3 전원부의 제1단과 연결되고, 경사 방향과 제2 방향이 협각을 구비하며, 협각은 0도보다 크고 또한 90도보다 작을 수 있으며; 제3 전원부의 제2단이 제2 방향에 따라 연장되어, 제i+1행 제j열의 서브 픽셀 중에 위치하는 제1 전원부의 제1단과 연결된다.
예시적 실시예에서, 제1 전원부는 동등 너비의 직선일 수 있고, 제2 전원부는 동등 너비의 사선일 수 있으며, 제3 전원부는 동등 너비의 직선일 수 있다. 제1 전원부 및 제2 전원부가 제1 서브 데이터 케이블(또는 제2 서브 데이터 케이블)과 평행되고, 제2 전원부와 제1 전원부 간의 협각은 90도보다 크고 또한 180도보다 작을 수 있으며, 제2 전원부와 제3 전원부 간의 협각은 90도보다 크고 또한 180도보다 작을 수 있다.
예시적 실시예에서, 제1 전원부의 제1 방향을 따라 연장되는 길이가 제1 전원부의 평균 너비보다 크고, 제2 전원부의 경사 방향을 따라 연장되는 길이가 제2 전원부의 평균 너비보다 크며, 제3 전원부의 제1 방향을 따라 연장되는 길이가 제3 전원부의 평균 너비보다 크고, 경사 방향은 제2 전원부와 제1 전원부 간에 협각을 구비된 방향이다.
예시적 실시예에서, 제3 전원부의 평균 너비가 제1 전원부의 평균 너비보다 작을 수 있고, 제3 전원부의 평균 너비가 제2 전원부의 평균 너비보다 작을 수 있다. 전원선(VDD)이 가변 너비의 절곡선 설정을 사용하여, 픽셀 구조의 배치에 편리할 뿐 아니라, 또한 전원선(VDD)과 데이터 케이블의 기생 전기 용량을 낮출 수 있다. 제3 전원부와 데이터 케이블 거리가 비교적 가깝기 때문에, 제3 전원부의 평균 너비를 감소시키기면, 제3 전원부와 데이터 케이블의 기생 전기 용량을 감소시킬 수 있다.
예시적 실시예에서, 제1 전원부의 평균 너비가 제2 전원부의 평균 너비보다 크거나 같을 수 있거나, 또는 제1 전원부의 평균 너비가 제2 전원부의 평균 너비보다 작을 수 있다.
예시적 실시예에서, 제2 전원부 연장 방향의 길이가 제1 전극(C1)의 제2 길이와 상당하고, 제1 전극(C1)의 제2 길이는 제1 전극(C1) 제2 방향 상의 치수이다. 제1 전원부 연장 방향의 길이가 제2 전극(C2)의 제2 길이와 상당하고, 제3 전원부 연장 방향의 길이가 제2 전극(C2)의 제2 길이와 상당하며, 제2 전극(C2)의 제2 길이는 제2 전극(C2) 제2 방향 상의 치수이다.
도 3, 도 16a와 도 16b에 도시된 바와 같이, 예시적 실시예에서, 제1 전원부의 베이스 상에서의 직교 투영은 제2 트랜지스터(T2)의 제1극(55) 및 제9 통과홀(V9)의 베이스 상의 직교 투영과 중첩 구역이 존재하기 때문에, 제1 전원부의 베이스 상에서의 직교 투영은 제2 트랜지스터(T2)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다. 제2 전원부의 베이스 상에서의 직교 투영은 제1 통과홀(V1)의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 제3 전원부의 베이스 상에서의 직교 투영은 제5 트랜지스터(T5)의 제1극(51)의 베이스 상에서의 직교 투영과 중첩 구역이 존재하기 때문에, 제2 전원부 및 제3 전원부의 베이스 상에서의 직교 투영은 모두 제5 트랜지스터(T5)의 제1극(51)과 중첩 구역이 존재한다.
예시적 실시예에서, 제1 통과홀(V1)의 베이스 상에서의 직교 투영은 제1 전원부 제2 방향의 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 제1 통과홀(V1)의 베이스 상에서의 직교 투영은 제3 전원부 제2 방향의 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하기 때문에, 제1 방향 상에서, 제1 전원부와 제3 전원부 간의 제1 방향의 거리가 제1 통과홀(V1)의 제1 길이 또는 제3 전원부의 평균 너비보다 작은 바, 즉 제1 전원부의 제3 전원부에 근접하는 일측의 변두리와 제3 전원부의 제1 전원부에 근접하는 일측의 변두리 간의 거리가 제1 통과홀(V1)의 제1 길이 또는 제3 전원부의 너비보다 작고, 제1 통과홀(V1)의 제1 길이는 제1 통과홀(V1) 제1 방향 상의 치수를 가리킨다. 그러므로, 경사 방향에 따라 연장되는 제2 전원부에 대하여, 제2 전원부가 전원선(VDD)을 절곡시킨 것으로 이해할 수 있다. 제1 방향 상에서, 절곡의 정도는 제1 통과홀(V1)의 제1 길이와 상당하거나, 또는 제3 전원부의 너비에 상당하며; 제2 방향 상에서, 절곡의 정도는 제1 전극(C1)의 제2 길이에 상당하다. 본문에서, 두 개의 전원부의 변두리는 두 개의 전원부 전체 윤곽의 변두리를 가리킨다.
예시적 실시예에서, 제2 전원부의 베이스 상에서의 직교 투영은 제2 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제2 전원부의 베이스 상에서의 직교 투영은 제1 연결부의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제2 전원부의 베이스 상에서의 직교 투영은 제1 전극(C1)의 베이스 상의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제2 전원부의 베이스 상에서의 직교 투영은 격자선(G)의 베이스 상의 직교 투영과 중첩 구역이 존재하는 바, 즉 제2 전원부의 베이스 상에서의 직교 투영은 제2 트랜지스터(T2)의 게이트 전극 및 제4 트랜지스터(T4)의 게이트 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 연결 전극(61)은 제2 방향을 따라 연장되는 바 형상이고, 연결 전극(61)의 연장 방향과 제3 전원부의 연장 방향이 평행되며, 연결 전극(61) 제2 방향의 길이가 제3 전원부 제2 방향의 길이와 상당하다.
예시적 실시예에서, 연결 전극(61)의 베이스 상에서의 직교 투영은 제2 전극(C2)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 연결 전극(61)의 베이스 상에서의 직교 투영은 제2 전극(C2) 중부의 개구(111)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 연결 전극(61)의 베이스 상에서의 직교 투영은 제1극(55)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 연결 전극(61)의 연장 방향과 제1 전원부의 연장 방향이 중첩되는 바, 즉 연결 전극(61)의 베이스 상에서의 직교 투영은 제1 전원부 제2 방향의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제8 통과홀(V8)(즉 데이터 기입홀)이 제3 전원부 제2 방향의 가상 연장선 상에 위치하는 바, 즉 제8 통과홀(V8)의 베이스 상에서의 직교 투영은 제3 전원부 제2 방향의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 각 서브 픽셀의 전원선(VDD)이 제1 통과홀(V1)을 통하여 제5 트랜지스터(T5)의 제1극(51)과 연결되고, 제5 트랜지스터(T5)의 제1극(51)이 제2 통과홀(V2)을 통하여 저장 커패시터의 제2 전극(C2)과 연결되며, 나아가 전원선(VDD)과 저장 커패시터의 제2 전극(C2)이 연결되도록 하기 때문에, 제1 통과홀(V1)을 전원 기입홀이라 칭한다.
예시적 실시예에서, 전원 기입홀의 베이스 상에서의 직교 투영이 제2 전원부의 베이스 상에서의 직교 투영 범위 내에 위치한다. 전원 기입홀과 제4 트랜지스터(T4) 간의 제1 방향 상의 거리는 전원 기입홀과 제2 트랜지스터(T2) 간의 제1 방향 상의 거리와 상당하다. 전원 기입홀과 제2 트랜지스터(T2) 간의 제2 방향 상의 거리는, 각각 전원 기입홀과 제1 트랜지스터(T1) 간의 제2 방향 상의 거리, 전원 기입홀과 제7 트랜지스터(T7) 간의 제2 방향 상의 거리보다 작고, 전원 기입홀과 제3 트랜지스터(T3) 간의 제2 방향 상의 거리는, 각각 전원 기입홀과 제5 트랜지스터(T5) 간의 제2 방향 상의 거리, 전원 기입홀과 제6 트랜지스터(T6) 간의 제2 방향 상의 거리보다 작다.
예시적 실시예에서, 제5 절연층과 평탄층 상의 다수의 통과홀에는 적어도 연결 전극(61)을 노출시키는 제5 통과홀(V5)이 포함되고, 연결 전극(61)을 노출시키는 제5 통과홀(V5)은 연결 전극(61)과 차후 형성되는 제5 금속층(양극)이 연결되도록 구성된다. 연결 전극(61)이 제2극(52)과 연결되기 때문에, 제2극(52)과 제5 금속층 간의 연결을 구현하였고, 구동 회로는 발광 장치를 구동시켜 발광할 수 있다.
예시적 실시예에서, 연결 전극(61)이 제4 통과홀(V4)을 통하여 제6 트랜지스터(T6)의 제2극(52)과 연결되고, 제4 통과홀(V4)이 연결 전극(61)의 제2 전원부와 멀리 떨어진 일단에 위치한다. 연결 전극(61)이 제5 통과홀(V5)을 통하여 차후 형성하는 양극과 연결되고, 제5 통과홀(V5)이 연결 전극(61)의 제2 전원부에 근접하는 일단에 위치하며, 제5 통과홀(V5)의 베이스 상에서의 직교 투영은 저장 커패시터의 제2 전극(C2)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제5 통과홀(V5)이 제1 전원부 제2 방향의 가상 연장선 상에 위치하는 바, 즉 제5 통과홀(V5)의 베이스 상에서의 직교 투영은 제1 전원부 제2 방향의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
도 16a는 실시방식1의 제작 도면이고, 도 16b는 실시방식2의 제작 도면이다.
본 출원 예시적 실시예의 제4 금속층과 통과홀의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
600 단계: 평탄층에서 제5 금소 박막을 증착시키고, 패터닝 공정을 통하여 제5 금속 박막에 대하여 처리를 진행하여 제5 금속층(70)을 형성하며, 제5 금속층(70)에는 적어도 양극이 포함되고, 양극이 연결 전극(61)을 노출시키는 제5 통과홀을 통하여 연결 전극(61)과 연결된다. 양극과 연결 전극(61)이 연결되고, 연결 전극(61)과 제6 트랜지스터(T6)의 제2극(52)이 연결되기 때문에, 제6 트랜지스터(T6)의 제2극(52)과 양극의 연결을 구현하고, 제6 트랜지스터이 발광 장치를 구동시켜 발광할 수 있다. 그 후, 제5 금속층 상에 픽셀 정의 박막을 도포하고, 패터닝 공정을 통하여 픽셀 정의 박막에 대하여 처리를 진행하여 픽셀 정의층을 형성하며, 각 서브 픽셀의 픽셀 정의층에는 픽셀 개구가 구비되고, 픽셀 개구가 양극을 노출시킨다. 그 후 증발 공정을 사용하여 유기 발광층을 형성하고, 유기 발광층 상에 음극을 형성한다.
본 출원의 상기 구조 및 제조 과정은 단지 한 가지 예시적인 설명일 뿐, 예시적인 실시방식에서, 실제 수요에 의하여 상응한 구조를 변경하고, 또한 패터닝 공정을 증가 또는 감소해야 한다. 예를 들면, 전원선(VDD) 및 일부 트랜지스터의 제1극 또는 제2극이 제3 금속층(50) 상에 위치할 수 있고, 데이터 케이블(D) 및 일부 트랜지스터의 제1극 또는 제2극이 제4 금속층(60) 상에 위치할 수 있다. 또 예를 들면, 데이터 케이블(D) 및 일부 트랜지스터의 제1극 또는 제2극이 제3 금속층(50) 상에 위치할 수 있고, 전원선(VDD) 및 일부 트랜지스터의 제1극 또는 제2극이 제4 금속층(60) 상에 위치할 수 있다. 또 예를 들면, 전원선(VDD)과 데이터 케이블(D)이 제3 금속층(50) 상에 위치할 수 있고, 제1 트랜지스터 내지 제7 트랜지스터의 제1극과 제2극이 제4 금속층(60) 상에 위치할 수 있으며, 본 출원은 이에 대하여 제한하지 않는다.
도 17은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 다수의 서브 픽셀의 조감도이고, 도 18은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 다수의 서브 픽셀의 단면도이며, 도 17은 8개 서브 픽셀(앞 네 열 앞 두 행 서브 픽셀)을 예로 들어 예시적 설명을 진행한다. 도 1, 도 17과 도 18에 도시된 바와 같이, 본 출원에서 제공하는 디스플레이 기판에는 베이스(10) 및 베이스(10) 상에 구비되는 다수의 서브 픽셀(P), 여러 열 전원선(VDD) 및 전원선(VDD)과 같은 층에 구비된 데이터 케이블(D)이 포함되고, 각 서브 픽셀(P)에는 구동 회로가 포함되며; 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되고, 저장 커패시터에는 마주 구비되는 제1 전극(C1)과 제2 전극(C2)이 포함되며, 트랜지스터의 능동 구역(21)이 저장 커패시터의 제2 전극(C2)의 베이스(10)에 근접하는 일측에 위치하고, 전원선(VDD)이 저장 커패시터의 제2 전극(C2)의 베이스(10)과 멀리 떨어진 일측에 위치한다.
예시적 실시예에서, 적어도 하나의 서브 픽셀, 전원선(VDD)이 각각 저장 커패시터의 제2 전극(C2) 및 반도체층의 제3 연결부와 연결되고, 각 서브 픽셀의 저장 커패시터의 제2 전극(C2)이 같은 행에 위치하는 하나의 인접된 서브 픽셀의 저장 커패시터의 제2 전극(C2)과 연결되며, 각 서브 픽셀의 반도체층과 같은 행에 위치하는 다른 한 인접된 서브 픽셀의 반도체층이 제3 연결부를 통하여 상호 연결된다.
일부 가능한 구현 방식에서, 도 17에 도시된 바와 같이, 제i열 서브 픽셀의 구동 회로와 제i열 데이터 케이블 및 제i열 전원선이 연결되며, 1≤i≤N이다. 각 열 데이터 케이블에는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 포함되고, 제i열 데이터 케이블(Di) 중의 제1 서브 데이터 케이블(DOi)과 제2 서브 데이터 케이블(DEi)가 각각 제i열 서브 픽셀의 양측에 위치하며, 제i열 전원선(VDDi)이 제i열 데이터 케이블(Di) 중의 제1 서브 데이터 케이블(DOi)과 제2 서브 데이터 케이블(DEi) 간에 위치한다.
일부 가능한 구현 방식에서, 같은 열에 위치하는 인접된 서브 픽셀이 서로 다른 서브 데이터 케이블에 연결되는 바, 즉 만일 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블(DOj)에 연결되면, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블(DEj)에 연결되고, 만일 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블(DEj)에 연결되면, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블(DOj)에 연결된다.
일부 가능한 구현 방식에서, 인접된 데이터 케이블 중의 제1 서브 데이터 케이블과 제2 서브 데이터 케이블의 배치 방식이 반대인 바, 즉 제i열 데이터 케이블(Di)의 제1 서브 데이터 케이블(DOi)이 제i열 서브 픽셀의 제1측에 위치하고, 제i열 데이터 케이블(Di)의 제2 서브 데이터 케이블(DEi)이 제i열 서브 픽셀의 제2측에 위치할 때, 제i+1열 데이터 케이블(Di+1)의 제2 서브 데이터 케이블(DEi+1)이 제i+1열 서브 픽셀의 제1측에 위치하고, 제i+1열데이터 케이블(Di+1)의 제1 서브 데이터 케이블(DOi+1)이 제i+1열 서브 픽셀의 제2측에 위치하며; 또는 제i열 데이터 케이블(Di)의 제1 서브 데이터 케이블(DOi)이 제i열 서브 픽셀의 제2측에 위치하고, 제i열 데이터 케이블(Di)의 제2 서브 데이터 케이블(DEi)이 제i열 서브 픽셀의 제1측에 위치할 때, 제i+1열데이터 케이블(Di+1)의 제2 서브 데이터 케이블(DEi+1)이 제i+1열 서브 픽셀의 제2측에 위치하고, 제i+1열데이터 케이블(Di+1)의 제1 서브 데이터 케이블(DOi+1)이 제i+1열 서브 픽셀의 제1측에 위치한다.
도 17과 도 18에 도시된 바와 같이, 예시적 실시예에서, 디스플레이 기판에는 순차적으로 베이스(10) 상에 구비된 제1 절연층(11), 제2 절연층(12), 제3 절연층(13), 격자선(G), 리셋 신호선(Reset), 발광 제어선(EM)과 초기 신호선(Vinit)이 포함될 수 있다. 격자선(G), 리셋 신호선(Reset), 발광 제어선(EM), 저장 커패시터의 제1 전극(C1)과 트랜지스터의 게이트 전극이 동일 층에 구비되고, 저장 커패시터의 제2 전극(C2)과 초기 신호선(Vinit)이 동일 층에 구비되며, 데이터 케이블(D), 전원선(VDD)과 트랜지스터의 소스-드레인 전극이 동일 층에 구비되고, 트랜지스터의 소스-드레인 전극에는 트랜지스터의 제1극과 제2극이 포함된다.
예시적 실시예에서, 제1 절연층(11)이 트랜지스터의 능동 구역(21)과 트랜지스터의 게이트 전극 간에 구비되고, 제2 절연층(12)이 트랜지스터의 게이트 전극과 저장 커패시터의 제2 전극(C2) 간에 구비되며, 제3 절연층(13)이 저장 커패시터의 제2 전극(C2)과 데이터 케이블 간에 구비된다.
예시적 실시예에서, 트랜지스터의 게이트 전극, 트랜지스터의 소스-드레인 전극, 데이터 케이블(D)과 전원선(VDD)의 제작 재료는 모두 금속, 예를 들면 은, 알루미늄 또는 구리 등 금속 재료일 수 있고, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
예시적 실시예에서, 능동 구역(21)의 제작 재료는 다결정 규소이며, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
본 출원은 상호 연결되는 저장 커패시터의 제2 전극 및 상호 연결되는 반도체층을 통하여, 같은 행에 위치하는 모든 서브 픽셀 중의 전원선이 제공하는 전원 신호가 같도록 확보할 수 있어, 디스플레이 기판의 디스플레이가 불량한 것을 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
본 출원은 저장 커패시터의 제2 전극과 반도체층을 전원 연결선으로 멀티플렉싱하는 것을 통하여 전원선의 전원 신호를 전송하고, 트랜지스터의 능동 구역과 데이터 케이블의 거리가 저장 커패시터의 제2 전극과 데이터 케이블 간의 거리보다 멀기 때문에, 본 출원의 기술방안은 일부 전원선과 데이터 케이블 간의 거리를 증가시키고, 데이터 케이블의 부하를 낮추며, 나아가 디스플레이 기판의 전력 소모를 낮추고 또한 데이터 신호의 기입 시간을 단축시킨다.
예시적 실시예에서, 같은 열에 위치하는 인접된 서브 픽셀의 능동 구역은 제3 연결부를 통하여 상호 연결된다.
예시적 실시예에서, 제i행 제j열에 위치하는 서브 픽셀의 픽셀 구조는 제i+1행 제j+1열에 위치하는 서브 픽셀의 픽셀 구조와 같다.
예시적 실시예에서, 인접된 전원선 간에 상호 대칭되고, 제i열 전원선(VDDi)과 제i+1열 전원선(VDDi+1)이 데이터 케이블 연장 방향에 따라 대칭으로 구비된다.
예시적 실시예에서, 전원선(VDD)이 절곡선이다.
예시적 실시예에서, 디스플레이 기판 중 각 픽셀에는 네 개의 서브 픽셀이 포함될 수 있고, 픽셀에는 제1 픽셀과 제2 픽셀이 포함될 수 있다. 제1 픽셀에서, 제i 서브 픽셀 중 저장 커패시터의 제2 전극과 제i+1 서브 픽셀 중 저장 커패시터의 제2 전극이 제1 연결부를 통하여 상호 연결되고, 제i 서브 픽셀 중 트랜지스터의 능동 구역과 제i+1 서브 픽셀 중 트랜지스터의 능동 구역이 단선 구비되며, 제2 서브 픽셀 중 트랜지스터의 능동 구역과 제3 서브 픽셀 중 트랜지스터의 능동 구역이 제3 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비된다. 제2 픽셀에서, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 제1 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 트랜지스터의 능동 구역과 제3 서브 픽셀 중 트랜지스터의 능동 구역이 단선 구비되며, 제i 서브 픽셀 중 트랜지스터의 능동 구역과 제i+1 서브 픽셀 중 트랜지스터의 능동 구역이 제3 연결부를 통하여 상호 연결되고, 제i 서브 픽셀 중 저장 커패시터의 제2 전극과 제i+1 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비된다. 그 중에서, i는 4보다 작은 홀수이다.
도 17은 두 개의 열 방향을 따라 구비된 픽셀을 예로 들어 설명을 진행하는 것으로서, 위층에 위치하는 픽셀이 제1 픽셀이고, 아래에 위치한 픽셀이 제2 픽셀이며, 본 출원은 이에 대하여 아무런 제한도 하지 않고, 인접된 서브 픽셀의 픽셀 구조가 대칭되기 때문에, 디스플레이 기판 중 제1 픽셀이 인접된 제2 픽셀 간에 구비되고, 제2 픽셀이 인접된 제1 픽셀 간에 구비된다.
도 19는 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 일 부분 조감도로서, 전원선, 데이터 케이블과 트랜지스터의 소스-드레인 전극이 포함되지 않고, 도 20은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 다른 일 부분 조감도로서, 단지 저장 커패시터의 제2 전극이 소재하는 막층과 데이터 케이블이 소재하는 막층이 포함되며, 도 21은 본 출원에서 제공하는 다른 일 디스플레이 기판 중 서브 픽셀의 또 다른 일 부분 조감도로서, 단지 트랜지스터의 능동 구역과 데이터 케이블이 소재하는 막층이 포함된다. 도 19에 도시된 바와 같이, 디스플레이 기판 중 제3 절연층 상에 제11 통과홀(V11)이 구비된다.
예시적 실시예에서, 도 19와 도 21을 참조하면, 각 서브 픽셀에서, 저장 커패시터의 제2 전극(C2)의 베이스 상에서의 직교 투영에는 제11 통과홀(V11)의 베이스 상에서의 직교 투영이 포함되고, 전원선이 제11 통과홀(V11)을 통하여 저장 커패시터의 제2 전극(C2)과 연결된다.
예시적 실시예에서, 제11 통과홀(V11)의 수량은 적어도 하나이다. 구체적으로 말하면, 제11 통과홀(V11)의 수량이 많을 수록 전원선과 저장 커패시터의 제2 전극 간의 전도성이 좋다.
예시적 실시예에서, 도 19에 도시된 바와 같이, 디스플레이 기판 중 제1 절연층, 제2 절연층과 제3 절연층 중에는 제12 통과홀(V12)이 구비된다.
예시적 실시예에서, 도 19와 도 21을 참조하면, 각 서브 픽셀에서, 제12 통과홀(V12)의 베이스 상에서의 직교 투영은 제3 연결부(22)의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 전원선이 제12 통과홀(V12)을 통하여 트랜지스터의 제3 연결부(22)와 연결된다.
예시적 실시예에서, 제12 통과홀(V12)의 수량이 적어도 하나이고, 통과홀의 수량이 많을 수록 통과홀을 통하여 연결되는 부품의 전도성이 좋다.
도 19 내지 도 21은 두 개의 제11 통과홀(V11), 하나의 제12 통과홀(V12)인 것을 예로 들어 설명을 진행한 것이며, 본 출원은 이에 대하여 아무런 제한도 하지 않는다.
예시적 실시예에서, 레이아웃의 합리적인 설계를 통하여, 단지 반도체층만 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제1 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제2 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하거나, 또는 단지 제3 금속층을 통하여 다수의 서브 픽셀의 전도층의 상호 연결을 구현하여, 같은 행에 위치하는 서브 픽셀의 전원선이 구동 회로를 통하여 격자선 연장 방향에서 상호 연결되는 것을 구현할 수 있는 바, 여기에서는 상세한 설명을 생략하도록 한다.
본 출원에서는 또한 다른 일 디스플레이 기판의 제작 방법을 제공하는 바, 상기 실시예에서 제공하는 다른 일 디스플레이 기판을 제작하기 위한 것이고, 도 22는 본 출원의 실시예에서 제공하는 다른 일 디스플레이 기판의 제작 방법의 흐름도로서, 도 22에 도시된 바와 같이, 본 출원에서 제공하는 다른 일 디스플레이 기판의 제작 방법에는 하기 단계가 포함된다.
B11 단계: 하나의 베이스를 제공한다.
B12 단계: 베이스 상에서 다수의 서브 픽셀, 다수 열 전원선 및 전원선과 동일 층에 구비되는 데이터 케이블을 형성한다.
예시적인 실시예에서, 각 서브 픽셀에는 구동 회로가 포함될 수 있으며; 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함될 수 있으며; 저장 커패시터에는 마주 구비되는 제1 전극과 제2 전극이 포함될 수 있으며; 트랜지스터의 능동 구역이 저장 커패시터의 제2 전극의 베이스에 근접하는 일측에 위치하고, 전원선이 저장 커패시터의 제2 전극의 베이스와 멀리 떨어진 일측에 위치한다.
예시적 실시예에서, 각 서브 픽셀에 있어서, 전원선이 각각 저장 커패시터의 제2 전극 및 반도체층의 제3 연결부와 연결되고, 각 서브 픽셀의 저장 커패시터의 제2 전극과 같은 행의 하나의 인접된 서브 픽셀의 저장 커패시터의 제2 전극이 제1 연결부를 통하여 연결되며, 각 서브 픽셀의 트랜지스터의 능동 구역과 같은 행의 다른 한 인접된 서브 픽셀의 트랜지스터의 능동 구역이 제3 연결부를 통하여 연결된다.
본 출원에서 제공하는 다른 일 디스플레이 기판의 제작 방법은 상기 실시예에서 제공하는 다른 일 디스플레이 기판을 제작하기 위한 것이고, 그 구현 원리와 구현 효과는 유사하며, 여기에서는 상세한 설명을 생략하도록 한다.
두 개의 데이터 케이블 연장 방향을 따라 구비되는 픽셀을 형성하는 것을 예로 들고, 각 픽셀에는 네 개의 서브 픽셀이 포함된다. 도 23은 본 출원에서 제공하는 다른 일 디스플레이 기판의 능동 구역 제작 도면이고, 도 24는 본 출원에서 제공하는 다른 일 디스플레이 기판의 제1 절연층과 제1 금속층 제작 도면이며, 도 25는 본 출원에서 제공하는 다른 일 디스플레이 기판의 제2 절연층과 제2 금속층 제작 도면이고, 도 26은 본 출원에서 제공하는 다른 일 디스플레이 기판의 제3 절연층의 제작 도면이며, 도 23 내지 도 26을 참조하면, 디스플레이 기판의 제작 방법에는 하기 단계가 포함될 수 있다.
1001 단계: 하나의 베이스를 제공하고, 베이스 상에 반도체층을 형성하는 바, 도 23에 도시된 바와 같다.
예시적 실시예에서, 각 서브 픽셀의 반도체층에는 제1 능동 구역 내지 제7 능동 구역이 포함될 수 있고, 또한 제1 능동 구역 내지 제7 능동 구역은 상호 연결되는 일체 구조이다. 예시적 실시예에서, 제1 능동 구역 내지 제7 능동 구역의 위치는 전술한 실시예와 유사하고, 여기에서는 상세한 설명을 생략하도록 한다.
예시적인 실시예에서, 제1 방향에서, 인접된 서브 픽셀 간의 중심선에 있어서, 인접된 서브 픽셀의 반도체층이 해당 중심선에 관하여 미러링 대칭된다. 제i행 제j열 서브 픽셀의 반도체층 형상이 제i+1행 제j+1열 서브 픽셀의 반도체층 형상과 같고, 제i행 제j+1열 서브 픽셀의 반도체층 형상이 제i+1행 제j열 서브 픽셀의 반도체층 형상과 같다.
예시적 실시예에서, 각 서브 픽셀의 반도체층과 같은 행에 위치하는 다른 한 인접된 서브 픽셀의 반도체층이 제3 연결부를 통하여 연결되고, 각 서브 픽셀의 반도체층과 같은 열에 위치하는 인접된 서브 픽셀의 반도체층이 상호 연결된다.
예시적 실시예에서, 적어도 하나의 서브 픽셀의 반도체층에는 또한 제3 연결부(22)가 포함된다. 제i행 서브 픽셀에서, 제j열 서브 픽셀의 반도체층과 제j+1열 서브 픽셀의 반도체층이 단선 구비되고, 제j+1열 서브 픽셀의 반도체층과 제j+2열 서브 픽셀의 반도체층이 제3 연결부(22)를 통하여 상호 연결되며, 제j+2열 서브 픽셀의 반도체층과 제j+3열 서브 픽셀의 반도체층이 단선 구비된다. 제i+1행 서브 픽셀, 제j열 서브 픽셀의 반도체층과 제j+1열 서브 픽셀의 반도체층이 제3 연결부(22)를 통하여 상호 연결되고, 제j+1열 서브 픽셀의 반도체층과 제j+2열 서브 픽셀의 반도체층이 단선 구비되며, 제j+2열 서브 픽셀의 반도체층과 제j+3열 서브 픽셀의 반도체층이 제3 연결부(22)를 통하여 상호 연결된다.
예시적 실시예에서, 제3 연결부(22)의 제1단과 본 서브 픽셀 중 제5 트랜지스터의 능동 구역(105)이 연결되고, 제3 연결부(22)의 제2단과 인접된 서브 픽셀 중 제5 트랜지스터의 능동 구역(105)이 연결된다.
예시적 실시예에서, 제3 연결부(22)의 베이스 상에서의 직교 투영은 각각 차후 형성하는 데이터 케이블 및 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 인접된 서브 픽셀의 반도체층이 상호 연결되는 것을 구성하는 것을 통하여, 반도체층의 제3 연결부(22)가 전원 연결선으로 멀티플렉싱되도록 하여, 전원선의 전원 신호를 전송한다.
본 출원 예시적 실시예의 반도층의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
1002 단계: 반도체층 상에 1 절연층을 형성하고, 제1 절연층 상에 제1 금속층을 형성하는 바, 예를 들면 도 24에 도시된 바와 같다.
예시적 실시예에서, 제1 금속층에는 격자선(G), 리셋 신호선(Reset), 발광 제어선(EM)과 저장 커패시터의 제1 전극(C1)이 포함될 수 있다.
예시적 실시예에서, 격자선(G), 리셋 신호선(Reset)과 발광 제어선(EM)이 제1 방향을 따라 연장되고, 격자선(G)은 리셋 신호선(Reset)과 발광 제어선(EM) 간에 구비된다. 저장 커패시터의 제1 전극(C1)은 직사각형 형상일 수 있고, 직사각형 형상의 각부에는 챔퍼링을 구비할 수 있으며, 격자선(G)과 발광 제어선(EM) 간에 구비되며, 제1 전극(C1)의 베이스 상에서의 직교 투영은 제3 능동 구역의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다. 예시적 실시예에서, 제1 전극(C1)이 동시에 제3 트랜지스터의 게이트 전극으로 한다.
예시적 실시예에서, 격자선(G), 리셋 신호선(Reset)과 발광 제어선(EM)이 부등 너비로 구비될 수 있다. 격자선(G)에는 리셋 신호선(Reset) 일측으로 돌출되는 게이트 전극 블럭이 구비되고, 게이트 전극 블럭의 베이스 상에서의 직교 투영은 제2 능동 구역의 베이스 상에서의 직교 투영과 중첩 구역이 존재하여, 이중 격자 구조를 형성한다.
예시적 실시예에서, 제1 금속층 패턴을 형성한 후, 제1 금속층을 이용하여 차폐물로 하여, 반도체층에 대하여 도체화 처리를 진행할 수 있는 바, 제1 금속층에 차폐된 구역의 반도체층이 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)의 채널 구역을 형성하고, 제1 금속층에 차폐되지 않은 구역의 반도체층이 도체화된다.
본 출원 예시적 실시예의 제1 금속층의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
1003 단계: 제1 금속층 상에 2 절연층을 형성하고, 제2 절연층 상에 제2 금속층을 형성하는 바, 예를 들면 도 25에 도시된 바와 같다.
예시적 실시예에서, 제2 금속층에는 초기 신호선(Vinit)과 저장 커패시터의 제2 전극(C2)이 포함될 수 있다.
예시적 실시예에서, 초기 신호선(Vinit)이 제1 방향을 따라 연장되고, 리셋 신호선(Reset)의 격자선(G)과 멀리 떨어진 일측에 구비된다. 각 서브 픽셀 중 저장 커패시터의 제2 전극(C2)의 윤곽은 직사각형 형상일 수 있고, 격자선(G)과 발광 제어선(EM) 간에 위치한다.
예시적 실시예에서, 제2 전극(C2)의 윤곽은 직사각형 형상일 수 있고, 직사각형 형상의 각부에 챔퍼링을 구비할 수 있으며, 제2 전극(C2)의 베이스 상에서의 직교 투영은 제1 전극(C1)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다. 제2 전극(C2)의 중부에 개구가 구비되고, 개구는 직사각형이어서, 제2 전극(C2)이 환형 구조를 형성하게 할 수 있다. 개구는 제1 전극(C1)을 커버하는 제2 절연층을 노출시키고, 또한 제1 전극(C1)의 베이스 상에서의 직교 투영에는 개구의 베이스 상에서의 직교 투영이 포함된다.
예시적인 실시예에서, 제i행 제j열 서브 픽셀의 제2 전극(C2)과 제i행 제j+1열 서브 픽셀의 제2 전극(C2)이 제1 연결부(C3)를 통하여 상호 연결되는 일체 구조이고, 제i행 제j+1열 서브 픽셀의 제2 전극(C2)과 제i행 제j+2열 서브 픽셀의 제2 전극(C2)이 단선 구비되며, 제i행 제j+2열 서브 픽셀의 제2 전극(C2)과 제i행 제j+3열 서브 픽셀의 제2 전극(C2)이 제1 연결부(C3)를 통하여 상호 연결되는 일체 구조이다. 제i+1행 제j열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+1열 서브 픽셀의 제2 전극(C2)이 단선 구비되고, 제i+1행 제j+1열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+2열 서브 픽셀의 제2 전극(C2)이 제1 연결부(C3)를 통하여 상호 연결되는 일체 구조이며, 제i+1행 제j+2열 서브 픽셀의 제2 전극(C2)과 제i+1행 제j+3열 서브 픽셀의 제2 전극(C2)이 단선 구비된다. 해당 구조는 인접된 서브 픽셀의 제2 전극(C2)이 전원 신호선으로 멀티플렉싱되게 할 수 있고, 인접된 서브 픽셀의 전원선이 제공하는 전원 신호가 같도록 확보할 수 있어, 디스플레이 기판의 디스플레이가 불량한 것일 방지하여, 디스플레이 기판의 디스플레이 효과를 확보한다.
예시적 실시예에서, 제2 금속층에는 또한 차폐 전극(C4)이 포함될 수 있고, 차폐 전극(C4)의 베이스 상에서의 직교 투영은 차후 형성하는 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 전원선이 통과홀을 통하여 차폐 전극(C4)과 연결된다. 예시적 실시예에서, 차폐 전극(C4)은 데이터 케이블의 구동 회로에 대한 영향을 차폐하도록 구성된다.
예시적 실시예에서, 차폐 전극(C4)의 형상이 “7”형이고, 제1 방향을 따라 연장되는 제1부와 제2 방향을 따라 연장되는 제2부가 포함되고, 제1부의 제2부에 근접하는 일단과 제2부의 제1부에 근접하는 일단이 상호 연결되어, 직각이 구비된 절곡선을 형성한다.
예시적 실시예에서, 제2 방향에서, 차폐 전극(C4)이 격자선(G)과 리셋 신호선(Reset) 간에 구비되고, 제1 방향에서, 차폐 전극(C4)의 제2부가 차후 형성하는 데이터 케이블과 전원선 간에 구비된다.
예시적 실시예에서, 차폐 전극(C4)의 제2부와 제1 금속층의 게이트 전극 블럭이 모두 제2 방향을 따라 연장되고, 양가 직면 구역이 존재하는 바, 즉 차폐 전극(C4)의 게이트 전극 블럭 제1 방향에 근접하는 일측의 변두리와 게이트 전극 블럭의 차폐 전극(C4) 제1 방향과 근접하는 일측의 변두리에 마주 구비되는 구역이 존재한다.
본 출원 예시적 실시예의 제2 금속층의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
1004 단계: 제2 금속층 상에 제3 절연층을 형성하고, 제3 절연층에 저장 커패시터의 제2 전극을 노출시키는 제11 통과홀(V11)을 구비하며, 제1 절연층, 제2 절연층과 제3 절연층에 제3 연결부를 노출시키는 제12 통과홀(V12)을 구비하는 바, 도 26에 도시된 바와 같다.
예시적 실시예에서, 제11 통과홀(V11)은 제2 전극(C2)과 차후 형성하는 전원선이 연결되도록 구성되고, 제12 통과홀(V12)은 반도체층의 제3 연결부와 차후 형성하는 전원선이 연결되도록 구성되어, 인접된 서브 픽셀 중 상호 연결되는 제2 전극(C2)과 인접된 서브 픽셀 중 상호 연결되는 제3 연결부가 함께 전원 연결선으로 멀티플렉싱되도록 한다.
예시적 실시예에서, 제11 통과홀(V11)의 수량이 두 개일 수 있고, 두 개의 제11 통과홀(V11)이 제2 방향을 따라 순차적으로 구비되어, 제2 전극과 전원선 간 연결의 신뢰성을 향상시킬 수 있다.
본 출원 예시적 실시예의 통과홀의 배치가 합리적이고 구조가 간단하며, 디스플레이 기판의 디스플레이 효과를 확보할 수 있다.
1005 단계: 제3 절연층 상에 제3 금속층을 형성하는 바, 예를 들면 도 17에 도시된 바와 같다.
예시적 실시예에서, 제3 금속층에는 데이터 케이블(D), 전원선(VDD)과 다수의 트랜지스터의 소스-드레인 전극이 포함되고, 데이터 케이블(D)에는 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE)이 포함된다.
예시적 실시예에서, 제1 서브 데이터 케이블(DO), 제2 서브 데이터 케이블(DE)과 전원선(VDD)이 제2 방향을 따라 연장되며, 제1 서브 데이터 케이블(DO)이 서브 픽셀의 일측에 위치하고, 제2 서브 데이터 케이블(DE)이 서브 픽셀의 타측에 위치하며, 전원선(VDD)이 제1 서브 데이터 케이블(DO)과 제2 서브 데이터 케이블(DE) 간에 위치한다.
예시적 실시예에서, 같은 열에 위치하는 인접된 서브 픽셀이 서로 다른 서브 데이터 케이블에 연결된다. 예를 들면, 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블에 연결되고, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블에 연결된다. 또는 제i행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제2 서브 데이터 케이블에 연결되고, 제i+1행 제j열의 서브 픽셀이 제j열 데이터 케이블 중의 제1 서브 데이터 케이블에 연결된다.
예시적 실시예에서, 각 서브 픽셀의 전원선(VDD)이 제11 통과홀(V11)을 통하여 제2 전극(C2)과 연결되고, 각 서브 픽셀의 전원선(VDD)이 제12 통과홀(V12)을 통하여 반도체층의 제3 연결부와 연결된다. 이로써, 한 행에서, 하나의 인접된 서브 픽셀의 저장 커패시터의 제2 전극(C2)을 통하여 상호 연결되고, 다른 하나의 인접된 서브 픽셀의 반도체층의 제3 연결부가 상호 연결되며, 인접된 서브 픽셀 중 상호 연결되는 제2 전극(C2)과 인접된 서브 픽셀 중 상호 연결되는 반도체층이 함께 전원 연결선으로 멀티플렉싱되어, 각 서브 픽셀로 제공하는 전원 신호가 모두 같도록 하고, 디스플레이 기판의 디스플레이 효과를 확보한다.
예시적 실시예에서, 각 서브 픽셀의 전원선(VDD)이 절곡선일 수 있다. 제2 방향을 따라, 각 서브 픽셀의 전원선(VDD)에는 순차적으로 연결되는 제1 전원부, 제2 전원부와 제3 전원부가 포함될 수 있다. 제i행 제j열의 서브 픽셀에 대응되는 전원선에서, 제1 전원부의 제1단과 제i-1행 제j열의 서브 픽셀 중에 위치하는 제3 전원부의 제2단이 연결되고, 제1 전원부의 제2단이 제2 방향을 따라 연장되어, 제2 전원부의 제1단과 연결되며; 제2 전원부의 제2단이 경사 방향을 따라 연장되어, 제3 전원부의 제1단과 연결되고, 경사 방향과 제2 방향이 협각을 구비하며, 협각은 0도보다 크고 또한 90도보다 작을 수 있으며; 제3 전원부의 제2단이 제2 방향에 따라 연장되어, 제i+1행 제j열의 서브 픽셀 중에 위치하는 제1 전원부의 제1단과 연결된다.
예시적 실시예에서, 제1 전원부는 동등 너비의 직선일 수 있고, 제2 전원부는 가변 너비의 사선일 수 있으며, 제3 전원부는 동등 너비의 직선일 수 있다. 제1 전원부 및 제2 전원부가 제1 서브 데이터 케이블(또는 제2 서브 데이터 케이블)과 평행되고, 제2 전원부와 제1 전원부 간의 협각은 90도보다 크고 또한 180도보다 작을 수 있으며, 제2 전원부와 제3 전원부 간의 협각은 90도보다 크고 또한 180도보다 작을 수 있다.
예시적 실시예에서, 제3 전원부의 너비가 제1 전원부의 너비보다 작을 수 있다. 전원선(VDD)이 가변 너비의 절곡선 설정을 사용하여, 픽셀 구조의 배치에 편리할 뿐 아니라, 또한 전원선(VDD)과 데이터 케이블의 기생 전기 용량을 낮출 수 있다.
예시적 실시예에서, 제3 전원부의 베이스 상에서의 직교 투영은 제2 전극(C2)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제3 전원부의 베이스 상에서의 직교 투영은 제1 전극(C1)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
예시적 실시예에서, 제3 전원부의 베이스 상에서의 직교 투영은 격자선(G)의 베이스 상에서의 직교 투영과 중첩 구역이 존재한다.
본 출원의 상기 구조 및 제조 과정은 단지 한 가지 예시적인 설명일 뿐, 예시적인 실시방식에서, 실제 수요에 의하여 상응한 구조를 변경하고, 또한 패터닝 공정을 증가 또는 감소해야 한다. 예를 들면, 디스플레이 기판에는 제4 금속층이 포함될 수 있고, 데이터 케이블(D), 전원선(VDD)과 다수의 트랜지스터의 소스-드레인 전극이 서로 다른 금속층 상에 위치할 수 있으며, 본 출원에서는 이에 대하여 제한하지 않는다.
본 출원은 저장 커패시터의 제2 전극과 트랜지스터의 능동 구역을 전원 연결선으로 멀티플렉싱하는 것을 통하여 전원선의 전원 신호를 전송하고, 트랜지스터의 능동 구역과 데이터 케이블의 거리가 비교적 멀기 때문에, 본 출원의 방안은 일부 전원 연결선과 데이터 케이블 간의 거리를 증가시키고, 데이터 케이블의 부하를 낮추며, 나아가 디스플레이 기판의 전력 소모를 낮추고 또한 데이터 신호의 기입 시간을 단축시킨다.
본 출원에서는 또한 디스플레이 장치를 제공하는 바, 예시적인 실시예에서, 디스플레이 장치에는 전술한 디스플레이 기판이 포함된다.
일부 가능한 구현 방식에서, 디스플레이 기판은 OLED 디스플레이 기판일 수 있다. 디스플레이 장치는 핸드폰, 태블릿 PC, TV, 디스플레이, 노트북 컴퓨터, 디지털 액자, 네비게이터 등 디스플레이 기능이 구비된 임의의 제품 또는 부품일 수 있으며, 본 발명의 실시예는 이에 제한되지 않는다.
그 중에서, 디스플레이 기판은 전술한 실시예에서 제공하는 디스플레이 기판이고, 그 구현 원리와 구현 효과는 유사하며, 여기에서는 상세한 설명을 생략하도록 한다.
분명하게 도시하기 위하여, 본 출원을 기술하기 위한 실시예의 도면에서, 층과 미세 구조의 두께와 치수는 확대되었다. 예를 들면 층, 막, 구역 또는 기판 등의 소자가 다른 소자의 “상” 또는 “하”에 위치한다고 기술될 때, 해당 소지는 “직접” 다른 소자의 “상” 또는 “하”에 위치하거나, 또는 중간 소자가 존재할 수 있다.
이상에서는 본 출원을 특정의 실시예에 대해서 도시하고 설명하였지만, 본 발명은 상술한 실시예에만 한정되는 것은 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이하의 청구범위에 기재된 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이다.

Claims (70)

  1. 디스플레이 기판에 있어서, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 다수의 격자선, 다수의 데이터 케이블, 다수의 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동시켜 발광하도록 구성되는 구동 회로가 포함되는 바, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되며; 디스플레이 기판에 수직되는 평면 내에, 상기 디스플레이 기판에는 베이스와 상기 베이스 상에 구비되는 다수의 기능층이 포함되며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결되며,
    제2 전원부의 베이스 상에서의 직교 투영은 상기 격자선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  2. 제1항에 있어서, 상기 데이터 케이블의 연장 방향에서, 상기 전원선에는 다수의 순차적으로 연결되는 서브 전원선이 포함되고, 적어도 하나의 서브 전원선은 하나의 서브 픽셀 중에 구비되며; 적어도 하나의 서브 픽셀의 서브 전원선에는 순차적으로 연결되는 다수의 전원부가 포함되고, 적어도 하나의 전원부 및 상기 전원부와 연결되는 전원부 간에는 90도보다 크고 또한 180도보다 작은 협각이 존재하는 것을 특징으로 하는 디스플레이 기판.
  3. 제1항 또는 제2항에 있어서, 적어도 하나의 전원부 및 상기 전원부와 연결되는 전원부에서, 그 중의 한 전원부는 상기 데이터 케이블과 평행으로 구비되는 것을 특징으로 하는 디스플레이 기판.
  4. 제1항에 있어서, 서브 전원선에는 제1 전원부, 제2 전원부와 제3 전원부가 포함되며; 상기 제2 전원부는 상기 제1 전원부와 제3 전원부를 연결하도록 구성되고, 상기 제1 전원부 및 제3 전원부는 상기 데이터 케이블과 평행 구비되며, 상기 제2 전원부와 상기 제1 전원부 간의 협각은 90도보다 크고 또한 180도보다 작으며, 상기 제2 전원부와 상기 제3 전원부 간의 협각은 90도보다 크고 또한 180도보다 작은 것을 특징으로 하는 디스플레이 기판.
  5. 제1항에 있어서, 제1 전원부는 같은 열 위 한 행의 서브 픽셀 중에 위치하는 제3 전원부와 연결되고, 상기 제3 전원부는 같은 열 다음 한 행의 서브 픽셀 중에 위치하는 제1 전원부와 연결되는 것을 특징으로 하는 디스플레이 기판.
  6. 제2항에 있어서, 제1 전원부의 데이터 케이블 연장 방향을 따라 연장된 길이가 상기 제1 전원부의 평균 너비보다 크고, 제2 전원부의 경사 방향을 따라 연장된 길이가 상기 제2 전원부의 평균 너비보다 크며, 제3 전원부의 데이터 케이블 연장 방향을 따라 연장된 길이가 상기 제3 전원부의 평균 너비보다 크며; 상기 경사 방향은 상기 제2 전원부와 상기 제1 전원부 간에 상기 협각이 구비된 방향인 것을 특징으로 하는 디스플레이 기판.
  7. 제1항에 있어서, 제3 전원부의 평균 너비가 제1 전원부의 평균 너비보다 작은 것을 특징으로 하는 디스플레이 기판.
  8. 제1항에 있어서, 제1 전원부의 제3 전원부에 근접하는 격자선 연장 방향상의 일측의 변두리와 상기 제3 전원부의 상기 제1 전원부에 근접하는 격자선 연장 방향상의 상측의 변두리 간의 평균 거리가, 상기 제3 전원부의 평균 너비와 상당한 것을 특징으로 하는 디스플레이 기판.
  9. 제1항에 있어서, 상기 디스플레이 기판에는 또한 제1 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 저장 커패시터의 제2 전극과 격자선 연장 방향 인접된 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 적어도 하나의 서브 픽셀에서, 제2 전원부의 베이스 상에서의 직교 투영은 상기 저장 커패시터의 제2 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재하거나, 또는 상기 제2 전원부의 베이스 상의 직교 투영은 상기 제1 연결부의 베이스 상의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  10. 제1항에 있어서, 제2 전원부의 베이스 상에서의 직교 투영은 상기 저장 커패시터의 제1 전극의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  11. 제1항에 있어서, 상기 다수의 트랜지스터에는 제2 트랜지스터가 포함되고, 제1 전원부의 베이스 상에서의 직교 투영은 상기 제2 트랜지스터의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  12. 제1항에 있어서, 상기 디스플레이 기판에는 또한 상기 제4 전도층 상에 구비되는 제5 절연층과 상기 제5 절연층 상에 구비되는 제5 전도층이 포함되고, 상기 제5 절연층 상에 제5 통과홀이 구비되며, 상기 제5 통과홀은 상기 제5 전도층과 상기 제4 전도층이 연결되도록 구성되며; 상기 제5 통과홀의 베이스 상에서의 직교 투영은 서브 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는 것을 특징으로 하는 디스플레이 기판.
  13. 제1항에 있어서, 적어도 하나의 서브 픽셀에서, 제5 통과홀의 베이스 상에서의 직교 투영은 서브 전원선 중 제1 전원부의 상기 데이터 케이블 연장 방향에서의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  14. 제1항에 있어서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 제8 통과홀이 구비되고, 상기 제8 통과홀은 상기 데이터 케이블이 데이터 신호를 상기 반도체층에 기입하도록 구성되며; 상기 제8 통과홀의 베이스 상에서의 직교 투영은 서브 전원선 중 제1 전원부와 제2 전원부의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는 것을 특징으로 하는 디스플레이 기판.
  15. 제1항에 있어서, 적어도 하나의 서브 픽셀에서, 제8 통과홀의 베이스 상에서의 직교 투영은 서브 전원선 중 제3 전원부의 상기 데이터 케이블 연장 방향에서의 가상 연장선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  16. 제1항에 있어서, 상기 전원선이 상기 제3 전도층에 구비되거나, 또는 상기 제4 전도층에 구비되고, 상기 전원선과 상기 데이터 케이블이 동일 층에 구비되는 것을 특징으로 하는 디스플레이 기판.
  17. 제1항에 있어서, 상기 전원선이 상기 제3 전도층에 구비되고, 상기 데이터 케이블이 상기 제4 전도층에 구비되거나, 또는, 상기 데이터 케이블이 상기 제3 전도층에 구비되고, 상기 전원선이 상기 제4 전도층에 구비되는 것을 특징으로 하는 디스플레이 기판.
  18. 제1항에 있어서, 상기 디스플레이 기판에는 또한 제1 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 저장 커패시터의 제2 전극과 격자선 연장 방향 인접된 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  19. 제18항에 있어서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하고, 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결되고, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 다른 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결되고, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 직접 연결되는 것을 특징으로 하는 디스플레이 기판.
  20. 제19항에 있어서, 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 이격 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 이격 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 이격 구비되는 것을 특징으로 하는 디스플레이 기판.
  21. 제19항에 있어서, 상기 제3 전도층에는 제5 트랜지스터의 제1극이 포함되며; 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 이격 구비되는 것을 특징으로 하는 디스플레이 기판.
  22. 제18항에 있어서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하고, 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비되고, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며; 다른 한 행의 제1 서브 픽셀 중 저장 커패시터의 제2 전극과 제2 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비되고, 제2 서브 픽셀 중 저장 커패시터의 제2 전극과 제3 서브 픽셀 중 저장 커패시터의 제2 전극이 상기 제1 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 저장 커패시터의 제2 전극과 제4 서브 픽셀 중 저장 커패시터의 제2 전극이 단선 구비되는 것을 특징으로 하는 디스플레이 기판.
  23. 제22항에 있어서, 상기 제3 전도층에는 제5 트랜지스터의 제1극과 제2 연결부가 포함되며; 한 행의 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 제5 트랜지스터의 제1극과 제2 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 제5 트랜지스터의 제1극과 제3 서브 픽셀 중 제5 트랜지스터의 제1극이 단선 구비되며, 제3 서브 픽셀 중 제5 트랜지스터의 제1극과 제4 서브 픽셀 중 제5 트랜지스터의 제1극이 상기 제2 연결부를 통하여 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  24. 제21항 또는 제23항에 있어서, 격자선 연장 방향에서, 상기 전원선이 상기 저장 커패시터의 제2 전극을 통하여 제5 트랜지스터의 제1극과 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  25. 제24항에 있어서, 상기 제4 절연층 상에 상기 제5 트랜지스터의 제1극을 노출시키는 제1 통과홀이 구비되고, 상기 제3 절연층 상에 상기 저장 커패시터의 제2 전극을 노출시키는 제2 통과홀이 구비되며, 상기 전원선이 상기 제1 통과홀을 통하여 상기 제5 트랜지스터의 제1극과 연결되고, 상기 제5 트랜지스터의 제1극이 상기 제2 통과홀을 통하여 상기 저장 커패시터의 제2 전극과 연결되는 것을 특징으로 하는 디스플레이 기판.
  26. 제25항에 있어서, 적어도 하나의 서브 픽셀에서, 상기 제1 통과홀의 수량이 1개이고, 상기 제2 통과홀의 수량이 다수이며, 다수의 제2 통과홀이 상기 데이터 케이블 연장 방향을 따라 구비되며; 상기 전원선의 베이스 상에서의 직교 투영에는 상기 제1 통과홀의 베이스 상에서의 직교 투영이 포함되고, 상기 제5 트랜지스터의 제1극의 베이스 상에서의 직교 투영에는 상기 제2 통과홀의 베이스 상에서의 직교 투영이 포함되는 것을 특징으로 하는 디스플레이 기판.
  27. 제22항에 있어서, 상기 반도체층에는 제3 연결부가 포함되며; 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 단선 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 단선 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  28. 제27항에 있어서, 격자선 연장 방향에서, 상기 전원선이 상기 반도체층의 제3 연결부를 통하여 저장 커패시터의 제2 전극과 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  29. 제28항에 있어서, 상기 제3 절연층 상에 상기 저장 커패시터의 제2 전극을 노출시키는 제11 통과홀이 구비되고, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 상기 반도체층의 제3 연결부를 노출시키는 제12 통과홀이 구비되며, 상기 전원선이 상기 제11 통과홀을 통하여 상기 저장 커패시터의 제2 전극과 연결되고, 상기 전원선이 상기 제12 통과홀을 통하여 상기 반도체층의 제3 연결부와 연결되는 것을 특징으로 하는 디스플레이 기판.
  30. 제29항에 있어서, 적어도 하나의 서브 픽셀에서, 상기 제11 통과홀의 수량이 1개이고, 상기 제12 통과홀의 수량이 다수이며, 다수의 제12 통과홀이 상기 데이터 케이블 연장 방향을 따라 구비되며; 상기 전원선의 베이스 상에서의 직교 투영에는 상기 제11 통과홀과 제12 통과홀의 베이스 상에서의 직교 투영이 포함되는 것을 특징으로 하는 디스플레이 기판.
  31. 제1항에 있어서, 상기 다수의 트랜지스터에는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터와 제7 트랜지스터가 포함되며; 적어도 하나의 서브 픽셀에서, 상기 반도체층에는 적어도 제1 트랜지스터가 소재하는 위치의 제1 능동 구역, 제2 트랜지스터가 소재하는 위치의 제2 능동 구역, 제3 트랜지스터가 소재하는 위치의 제3 능동 구역, 제4 트랜지스터가 소재하는 위치의 제4 능동 구역, 제5 트랜지스터가 소재하는 위치의 제5 능동 구역, 제6 트랜지스터가 소재하는 위치의 제6 능동 구역과 제7 트랜지스터가 소재하는 위치의 제7 능동 구역이 포함되고, 상기 제1 능동 구역, 제2 능동 구역, 제3 능동 구역, 제4 능동 구역, 제5 능동 구역, 제6 능동 구역과 제7 능동 구역이 일체 구조인 것을 특징으로 하는 디스플레이 기판.
  32. 제31항에 있어서, 상기 제2 능동 구역과 제1 능동 구역 간의 격자선 연장 방향의 거리가, 상기 제2 능동 구역과 제7 능동 구역 간 격자선 연장 방향의 거리보다 작은 것을 특징으로 하는 디스플레이 기판.
  33. 제31항에 있어서, 데이터 신호를 기입하는 데이터 케이블로부터 전원선까지의 방향을 따라, 상기 제7 능동 구역과 제1 능동 구역이 순차적으로 구비되는 것을 특징으로 하는 디스플레이 기판.
  34. 제31항에 있어서, 적어도 하나의 서브 픽셀에는 데이터 케이블 연장 방향을 따라 순차적으로 구비되는 제1 구역, 제2 구역과 제3 구역이 포함되며; 상기 제1 능동 구역과 제7 능동 구역이 상기 제1 구역 내 제2 구역과 멀리 떨어진 일측에 구비되고, 상기 제2 능동 구역과 제4 능동 구역이 상기 제1 구역 내 제2 구역과 근접하는 일측에 구비되며; 상기 제3 능동 구역이 상기 제2 구역 내에 구비되며; 상기 제5 능동 구역과 제6 능동 구역이 상기 제3 구역 내에 구비되는 것을 특징으로 하는 디스플레이 기판.
  35. 제31항에 있어서, 상기 제1 트랜지스터의 제1극이 초기 신호선과 연결되고, 제1 트랜지스터의 제2극과 상기 저장 커패시터의 제1 전극이 연결되며, 상기 제2 트랜지스터의 제1극과 저장 커패시터의 제1 전극이 연결되고, 상기 제2 트랜지스터의 제2극과 제6 트랜지스터의 제2극이 연결되며, 상기 제3 트랜지스터의 제1극과 제4 트랜지스터의 제2극이 연결되고, 상기 제3 트랜지스터의 제2극과 제6 트랜지스터의 제2극이 연결되며, 상기 제4 트랜지스터의 제1극이 데이터 케이블과 연결되고, 제5 트랜지스터의 제1극과 전원선이 연결되며, 상기 제5 트랜지스터의 제2극과 제3 트랜지스터의 제1 전극이 연결되고, 상기 제6 트랜지스터의 제2극과 발광 장치의 양극이 연결되며, 상기 제7 트랜지스터의 제1극과 초기 신호선이 연결되고, 상기 제7 트랜지스터의 제2극과 발광 장치의 양극이 연결되며; 상기 제1 능동 구역이 각각 제2 능동 구역 및 제7 능동 구역과 연결되고, 상기 제2 능동 구역이 각각 제3 능동 구역 및 제6 능동 구역과 연결되며, 상기 제4 능동 구역이 각각 제3 능동 구역 및 제5 능동 구역과 연결되는 것을 특징으로 하는 디스플레이 기판.
  36. 제31항에 있어서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 반도체층이 상호 대칭 관계인 것을 특징으로 하는 디스플레이 기판.
  37. 제31항에 있어서, 2*2개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 반도체층 형상이 다른 한 행의 제2 서브 픽셀 중 반도체층 형상과 같고, 한 행의 제2 서브 픽셀 중 반도체층 형상이 다른 한 행의 제1 서브 픽셀 중 반도체층 형상과 같은 것을 특징으로 하는 디스플레이 기판.
  38. 제31항에 있어서, 상기 반도체층에 제3 연결부가 포함되고, 적어도 하나의 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 격자선 연장 방향 인접된 서브 픽셀 중 반도체층과 연결되는 것을 특징으로 하는 디스플레이 기판.
  39. 제38항에 있어서, 상기 제3 연결부가 제5 트랜지스터의 능동 구역과 연결되는 것을 특징으로 하는 디스플레이 기판.
  40. 제38항에 있어서, 상기 제3 연결부의 베이스 상에서의 직교 투영은 상기 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  41. 제38항에 있어서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에 상기 제3 연결부를 노출시키는 제12 통과홀이 구비되고, 상기 전원선이 상기 제12 통과홀을 통하여 상기 제3 연결부와 연결되는 것을 특징으로 하는 디스플레이 기판.
  42. 제38항에 있어서, 2*4개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 단선 구비되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 단선 구비되며; 다른 한 행의 제1 서브 픽셀 중 반도체층과 제2 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되고, 제2 서브 픽셀 중 반도체층과 제3 서브 픽셀 중 반도체층이 단선 구비되며, 제3 서브 픽셀 중 반도체층과 제4 서브 픽셀 중 반도체층이 상기 제3 연결부를 통하여 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  43. 제1항에 있어서, 상기 데이터 케이블 연장 방향에서, 상기 데이터 케이블에는 다수의 순차적으로 연결되는 서브 데이터 케이블이 포함되며; 적어도 하나의 서브 픽셀이 존재하고, 상기 서브 픽셀과 격자선 연장 방향 인접된 서브 픽셀 간에는 두 개의 서브 데이터 케이블이 구비되는 것을 특징으로 하는 디스플레이 기판.
  44. 제43항에 있어서, 상기 두 개의 서브 데이터 케이블이 상호 평행되는 것을 특징으로 하는 디스플레이 기판.
  45. 제43항에 있어서, 적어도 하나의 서브 픽셀 내에서, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 반도체층을 노출시키는 제8 통과홀이 구비되고, 상기 제4 절연층 상에는 제4 트랜지스터의 제1극을 노출시키는 제3 통과홀이 구비되며, 상기 데이터 케이블이 상기 제3 통과홀을 통하여 제4 트랜지스터의 제1극과 연결되고, 상기 제4 트랜지스터의 제1극이 상기 제8 통과홀을 통하여 반도체층과 연결되는 것을 특징으로 하는 디스플레이 기판.
  46. 제45항에 있어서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 제8 통과홀이 상호 대칭 관계인 것을 특징으로 하는 디스플레이 기판.
  47. 제43항에 있어서, 상기 데이터 케이블이 제3 전도층에 구비되고, 상기 전원선에 상기 제3 전도층이 구비되는 것을 특징으로 하는 디스플레이 기판.
  48. 제43항에 있어서, 상기 데이터 케이블이 제4 전도층에 구비되고, 상기 전원선이 제3 전도층 또는 제4 전도층에 구비되는 것을 특징으로 하는 디스플레이 기판.
  49. 제43항에 있어서, 적어도 한 열 서브 픽셀에서, 상기 데이터 케이블에는 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 포함되고, 상기 제1 서브 데이터 케이블과 제2 서브 데이터 케이블이 각각 해당 열 서브 픽셀의 양측에 위치하는 것을 특징으로 하는 디스플레이 기판.
  50. 제49항에 있어서, 상기 전원선이 상기 제1 서브 데이터 케이블과 제2 서브 데이터 케이블 간에 위치하는 것을 특징으로 하는 디스플레이 기판.
  51. 제1항에 있어서, 격자선의 연장 방향에서, 인접된 서브 픽셀의 픽셀 구조가 상호 대칭 관계인 것을 특징으로 하는 디스플레이 기판.
  52. 제51항에 있어서, 2*2개 서브 픽셀을 포함하는 구역이 적어도 하나가 존재하며, 한 행의 제1 서브 픽셀 중 픽셀 구조가 다른 한 행의 제2 서브 픽셀 중 픽셀 구조와 같고, 한 행의 제2 서브 픽셀 중 픽셀 구조가 다른 한 행의 제1 서브 픽셀 중 픽셀 구조와 같은 것을 특징으로 하는 디스플레이 기판.
  53. 제1항에 있어서, 상기 디스플레이 기판에는 또한 리셋 신호선, 발광 제어선과 초기 신호선이 포함되며; 상기 반도체층에는 적어도 다수의 트랜지스터의 능동 구역이 포함되고, 제1 전도층에는 적어도 격자선, 발광 제어선, 리셋 신호선, 저장 커패시터의 제1 전극과 다수의 트랜지스터의 게이트 전극이 포함되며, 제2 전도층에는 적어도 초기 신호선과 저장 커패시터의 제2 전극이 포함되며; 제3 전도층에는 적어도 다수의 트랜지스터의 소스-드레인 전극이 포함되고, 제4 전도층에는 적어도 데이터 케이블과 전원선이 포함되는 것을 특징으로 하는 디스플레이 기판.
  54. 제53항에 있어서, 적어도 하나의 서브 픽셀에는 데이터 케이블 연장 방향에 따라 순차적으로 구비되는 제1 구역, 제2 구역과 제3 구역이 포함되며; 상기 격자선, 초기 신호선, 리셋 신호선이 상기 제1 구역에 위치하고, 상기 저장 커패시터의 제1 전극과 제2 전극이 상기 제2 구역에 위치하며, 상기 발광 제어선이 상기 제3 구역에 위치하는 것을 특징으로 하는 디스플레이 기판.
  55. 제53항에 있어서, 상기 제2 전도층에는 또한 차폐 전극이 포함되고, 적어도 하나의 서브 픽셀에서, 상기 차폐 전극의 베이스 상에서의 직교 투영은 상기 전원선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  56. 제55항에 있어서, 상기 전원선이 통과홀을 통하여 상기 차폐 전극과 연결되는 것을 특징으로 하는 디스플레이 기판.
  57. 제55항에 있어서, 데이터 케이블 연장 방향에서, 상기 차폐 전극이 격자선과 리셋 신호선 간에 구비되는 것을 특징으로 하는 디스플레이 기판.
  58. 제55항에 있어서, 상기 차폐 전극에는 격자선 연장 방향을 따라 연장되는 제1부와 데이터 케이블 연장 방향을 따라 연장되는 제2부가 포함되고, 상기 제1부의 제2부에 근접하는 일단과 상기 제2부의 제1부에 근접하는 일단이 상호 연결되는 것을 특징으로 하는 디스플레이 기판.
  59. 제58항에 있어서, 상기 제1 전도층에는 또한 데이터 케이블 연장 방향을 따라 연장되는 격자 블럭이 포함되고, 상기 격자 블럭이 상기 격자선과 연결되며; 데이터 케이블 연장 방향에서, 상기 격자 블럭과 상기 차폐 전극의 제2부에 직면 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  60. 제53항에 있어서, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제2 트랜지스터의 제1극이 포함되고, 상기 제2 절연층과 제3 절연층 상에는 상기 저장 커패시터의 제1 전극을 노출시키는 제7 통과홀이 구비되며, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 제2 트랜지스터의 능동 구역을 노출시키는 제9 통과홀이 구비되고, 상기 제2 트랜지스터의 제1극의 일단은 제7 통과홀을 통하여 상기 저장 커패시터의 제1 전극과 연결되고, 타단은 제9 통과홀을 통하여 제2 트랜지스터의 능동 구역과 연결되는 것을 특징으로 하는 디스플레이 기판.
  61. 제60항에 있어서, 상기 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 격자선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 상기 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 발광 제어선, 리셋 신호선과 초기 신호선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는 것을 특징으로 하는 디스플레이 기판.
  62. 제53항에 있어서, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제1 트랜지스터의 제1극이 포함되고, 상기 제3 절연층 상에는 초기 신호선을 노출시키는 제6 통과홀이 구비되며, 상기 제1 절연층, 제2 절연층과 제3 절연층 상에는 제1 트랜지스터의 능동 구역을 노출시키는 제10 통과홀이 구비되고, 상기 제1 트랜지스터의 제1극의 일단은 제6 통과홀을 통하여 상기 초기 신호선과 연결되고, 타단은 제10 통과홀을 통하여 제1 트랜지스터의 능동 구역과 연결되는 것을 특징으로 하는 디스플레이 기판.
  63. 제62항에 있어서, 상기 제1 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 리셋 신호선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하고, 상기 제1 트랜지스터의 제1극의 베이스 상에서의 직교 투영은 상기 격자선 및 발광 제어선의 베이스 상에서의 직교 투영과 중첩 구역이 존재하지 않는 것을 특징으로 하는 디스플레이 기판.
  64. 제53항에 있어서, 상기 디스플레이 기판에는 또한 상기 제4 전도층 상에 구비되는 제5 절연층과 상기 제5 절연층 상에 구비되는 제5 전도층이 포함되며; 상기 제4 전도층에는 또한 연결 전극이 포함되고, 상기 다수의 트랜지스터의 소스-드레인 전극에는 제6 트랜지스터의 제2극이 포함되며; 상기 제4 절연층에는 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀이 구비되고, 상기 제5 절연층 상에는 연결 전극을 노출시키는 제5 통과홀이 구비되며, 상기 연결 전극이 제4 통과홀을 통하여 제6 트랜지스터의 제2극과 연결되고, 상기 제5 전도층이 제5 통과홀을 통하여 상기 연결 전극과 연결되는 것을 특징으로 하는 디스플레이 기판.
  65. 제64항에 있어서, 상기 연결 전극의 베이스 상에서의 직교 투영은 제2 트랜지스터의 제1극의 베이스 상에서의 직교 투영과 중첩 구역이 존재하는 것을 특징으로 하는 디스플레이 기판.
  66. 제53항에 있어서, 적어도 하나의 서브 픽셀에는 적어도, 제5 트랜지스터의 제1극이 상기 전원선과 연결되도록 구성되고, 제5 트랜지스터의 제1극을 노출시키는 제1 통과홀; 제2 전극이 제5 트랜지스터의 제1극과 연결되도록 구성되고, 저장 커패시터의 제2 전극을 노출시키는 제2 통과홀; 제4 트랜지스터의 제1극이 상기 데이터 케이블과 연결되도록 구성되고, 제4 트랜지스터의 제1극을 노출시키는 제3 통과홀; 제6 트랜지스터의 제2극이 연결 전극과 연결되도록 구성되고, 제6 트랜지스터의 제2극을 노출시키는 제4 통과홀; 연결 전극이 제5 전도층의 양극과 연결되도록 구성되고, 연결 전극을 노출시키는 제5 통과홀; 초기 신호선이 제1 트랜지스터의 제1극과 연결되도록 구성되고, 초기 신호선을 노출시키는 제6 통과홀; 제1 전극이 제2 트랜지스터의 제1극과 연결되도록 구성되고, 저장 커패시터의 제1 전극을 노출시키는 제7 통과홀; 제4 트랜지스터의 능동 구역이 제4 트랜지스터의 제1극과 연결되도록 구성되고, 제4 트랜지스터의 능동 구역을 노출시키는 제8 통과홀; 제2 트랜지스터의 능동 구역이 제2 트랜지스터의 제1극과 연결되도록 구성되고, 제2 트랜지스터의 능동 구역을 노출시키는 제9 통과홀; 제1 트랜지스터의 능동 구역이 제1 트랜지스터의 제1극과 연결되도록 구성되고, 제1 트랜지스터의 능동 구역을 노출시키는 제10 통과홀이 포함되는 것을 특징으로 하는 디스플레이 기판.
  67. 제53항에 있어서, 적어도 하나의 서브 픽셀에는 적어도, 제2 전극이 전원선과 연결되도록 구성되고, 저장 커패시터의 제2 전극을 노출시키는 제11 통과홀; 제3 연결부가 전원선과 연결되도록 구성되고, 제3 연결부를 노출시키는 제12 통과홀이 포함되는 것을 특징으로 하는 디스플레이 기판.
  68. 디스플레이 장치에 있어서, 제1항의 상기 디스플레이 기판을 포함하는 것을 특징으로 하는 디스플레이 장치.
  69. 디스플레이 기판의 제작 방법에 있어서, 디스플레이 기판에 평행되는 평면 내에, 상기 디스플레이 기판에는 베이스 상에 구비되는 격자선, 데이터 케이블, 전원선과 다수의 서브 픽셀이 포함되고, 적어도 하나의 서브 픽셀에 발광 장치와 상기 발광 장치를 구동시켜 발광하도록 구성되는 구동 회로가 포함되며, 상기 구동 회로에는 다수의 트랜지스터와 저장 커패시터가 포함되는 제1항의 상기 디스플레이 기판을 제작하도록 구성되며; 상기 제작 방법에는,
    하나의 베이스를 제공하며;
    상기 베이스 상에서 다수의 기능층을 형성하며; 상기 다수의 기능층에는 순차적으로 구비되는 반도체층, 제1 전도층, 제2 전도층, 제3 전도층과 제4 전도층이 포함되며; 상기 다수의 기능층 간에는 각각 제1 절연층, 제2 절연층, 제3 절연층과 제4 절연층이 구비되며; 격자선의 연장 방향에서, 상기 전원선은 적어도 하나의 기능층을 통하여 상호 연결되는 것이 포함되는 것을 특징으로 하는 디스플레이 기판의 제작 방법.
  70. 삭제
KR1020207036474A 2019-10-29 2020-10-29 디스플레이 기판 및 그 제작 방법, 디스플레이 장치 KR102476703B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201911038883.4 2019-10-29
CN201911038883.4A CN110690265B (zh) 2019-10-29 2019-10-29 一种显示基板及其制作方法、显示装置
CN201911082352.5 2019-11-07
CN201911082352.5A CN110707139A (zh) 2019-11-07 2019-11-07 一种显示基板及其制作方法、显示装置
PCT/CN2020/124967 WO2021083298A1 (zh) 2019-10-29 2020-10-29 一种显示基板及其制作方法、显示装置

Publications (2)

Publication Number Publication Date
KR20210053814A KR20210053814A (ko) 2021-05-12
KR102476703B1 true KR102476703B1 (ko) 2022-12-14

Family

ID=75715818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207036474A KR102476703B1 (ko) 2019-10-29 2020-10-29 디스플레이 기판 및 그 제작 방법, 디스플레이 장치

Country Status (10)

Country Link
US (1) US20210376046A1 (ko)
EP (1) EP4053903A4 (ko)
JP (1) JP2022554043A (ko)
KR (1) KR102476703B1 (ko)
CN (1) CN115605999A (ko)
AU (1) AU2020376100B2 (ko)
BR (1) BR112021012544A2 (ko)
MX (1) MX2021008023A (ko)
RU (1) RU2770179C1 (ko)
WO (1) WO2021083298A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023527254A (ja) * 2020-03-19 2023-06-28 京東方科技集團股▲ふん▼有限公司 表示基板及び表示装置
EP4131411A4 (en) 2021-03-11 2023-08-16 BOE Technology Group Co., Ltd. ARRAY SUBSTRATE AND DISPLAY PANEL THEREFORE, AND DISPLAY DEVICE
CN117276286A (zh) * 2022-06-21 2023-12-22 京东方科技集团股份有限公司 显示面板及显示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635509B1 (ko) * 2005-08-16 2006-10-17 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR100830981B1 (ko) * 2007-04-13 2008-05-20 삼성에스디아이 주식회사 유기 발광 표시 장치
KR100941836B1 (ko) * 2008-05-19 2010-02-11 삼성모바일디스플레이주식회사 유기 전계 발광표시장치
KR101699911B1 (ko) * 2010-04-05 2017-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101739526B1 (ko) * 2010-10-28 2017-05-25 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104269431B (zh) * 2014-09-29 2017-03-01 京东方科技集团股份有限公司 一种有机电致发光显示器件、其驱动方法及显示装置
US10109696B2 (en) * 2015-12-29 2018-10-23 Nlt Technologies, Ltd. Display apparatus and method of manufacturing display apparatus
KR102594921B1 (ko) * 2016-10-31 2023-10-26 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20180089928A (ko) * 2017-02-01 2018-08-10 삼성디스플레이 주식회사 표시 장치
KR102565699B1 (ko) * 2017-09-26 2023-08-10 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
CN108766988B (zh) * 2018-05-31 2021-01-29 武汉天马微电子有限公司 显示面板及显示装置
KR102651596B1 (ko) * 2018-06-29 2024-03-27 삼성디스플레이 주식회사 표시장치
CN109860259B (zh) * 2019-02-28 2020-10-16 武汉华星光电半导体显示技术有限公司 一种oled阵列基板及oled显示装置
KR20210010717A (ko) * 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치
CN110690265B (zh) * 2019-10-29 2022-07-26 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN114203784A (zh) * 2019-11-07 2022-03-18 京东方科技集团股份有限公司 一种显示基板和显示装置

Also Published As

Publication number Publication date
CN115605999A (zh) 2023-01-13
US20210376046A1 (en) 2021-12-02
RU2770179C1 (ru) 2022-04-14
EP4053903A1 (en) 2022-09-07
AU2020376100B2 (en) 2022-12-08
KR20210053814A (ko) 2021-05-12
AU2020376100A1 (en) 2021-07-22
JP2022554043A (ja) 2022-12-28
EP4053903A4 (en) 2023-11-08
WO2021083298A1 (zh) 2021-05-06
MX2021008023A (es) 2021-08-05
BR112021012544A2 (pt) 2021-09-14

Similar Documents

Publication Publication Date Title
KR102476703B1 (ko) 디스플레이 기판 및 그 제작 방법, 디스플레이 장치
CN112310125B (zh) 显示基板及显示装置
CN110707139A (zh) 一种显示基板及其制作方法、显示装置
CN114023801A (zh) 一种显示基板及其制作方法、显示装置
CN210516730U (zh) 一种显示基板和显示装置
US10319804B2 (en) Active matrix organic light-emitting-diode display backboard and manufacturing method thereof, display device
CN113196495B (zh) 显示基板及显示装置
WO2022267531A1 (zh) 显示基板及其制备方法、显示面板
CN106898635B (zh) 显示面板、显示装置
US20220328600A1 (en) Display Substrate and Manufacturing Method Thereof, and Display Apparatus
US20220376003A1 (en) Display panel and display apparatus
US20220406875A1 (en) Display substrate and display device
CN215896392U (zh) 一种显示基板、显示面板
US11569334B2 (en) Display substrate including first reference voltage line being electrically coupled to first reference voltage auxiliary line through via holes penetrating through insulation layer therebetween, and display device having the same
WO2023230885A9 (zh) 显示面板及显示装置
CN114899198A (zh) 阵列基板、显示面板及显示装置
CN113133324B (zh) 阵列基板和显示装置
CN114050179A (zh) 一种显示基板和显示装置
CN114361185A (zh) 显示面板及其制备方法、显示装置
CN115398639A (zh) 显示基板及其制备方法、显示装置
CN115552627A (zh) 显示基板及其制备方法、显示装置
CN115769296A (zh) 显示基板及其制备方法、显示装置
CN217641335U (zh) 阵列基板、显示面板及显示装置
US20240074266A1 (en) Display panel and display device
US20240188357A1 (en) Display substrate and display device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right