CN217641335U - 阵列基板、显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种阵列基板、显示面板及显示装置。阵列基板包括衬底以及依次远离衬底的第一金属层、第二金属层、第三金属层和第四金属层，第一金属层、第二金属层、第三金属层和第四金属层中相邻膜层之间设置有绝缘层；阵列基板还包括第一初始化信号线和第二初始化信号线，第一初始化信号线和第二初始化信号线用于传输不同的初始化信号，第一初始化信号线和第二初始化信号线均沿第一方向延伸且均位于第四金属层。根据本申请实施例，能够提供信号线布置的合理性。

Description

阵列基板、显示面板及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。

背景技术

显示设备可以采用像素电路驱动发光元件发光。随着显示技术的发展，对显示设备的功耗、低刷新率的显示效果等要求越来越高。为了降低显示设备的功耗且保证显示效果，可以采用LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)技术，像素电路中可以既包括低温多晶硅薄膜晶体管，又可以包括氧化物薄膜晶体管。

然而，相关技术中，采用LTPO技术的阵列基板，其信号线的布置并不合理。

实用新型内容

本申请实施例提供一种阵列基板、显示面板及显示装置，能够提供信号线布置的合理性。

第一方面，本申请实施例提供一种阵列基板，包括衬底以及依次远离衬底的第一金属层、第二金属层、第三金属层和第四金属层，第一金属层、第二金属层、第三金属层和第四金属层中相邻膜层之间设置有绝缘层；

阵列基板还包括第一初始化信号线和第二初始化信号线，第一初始化信号线和第二初始化信号线用于传输不同的初始化信号，第一初始化信号线和第二初始化信号线均沿第一方向延伸且均位于第四金属层。

在第一方面一种可能的实施方式中，阵列基板还包括第五金属层，第五金属层位于第四金属层远离衬底的一侧；

阵列基板还包括第一辅助线和第二辅助线中的至少一者；

第一辅助线沿第二方向延伸，位于第五金属层且通过第一过孔与第一初始化信号线连接；

第二辅助线沿第二方向延伸，位于第五金属层且通过第二过孔与第二初始化信号线连接；

优选的，在第一方向上，第一辅助线和第二辅助线交替排布，第一方向和第二方向相交；

优选的，相邻的第一辅助线和第二辅助线之间设置有沿第一方向排布的至少两个像素电路。

在第一方面一种可能的实施方式中，阵列基板还包括像素电路，像素电路包括驱动晶体管、第一晶体管、第二晶体管和发光元件的第一电极；

第一晶体管的第一极电连接第一初始化信号线，第一晶体管的第二极电连接驱动晶体管的栅极；

第二晶体管的第一极电连接第二初始化信号线，第二晶体管的第二极电连接发光元件的第一电极；

优选的，第一晶体管为铟镓锌氧化物薄膜晶体管；

优选的，第二晶体管为低温多晶硅薄膜晶体管；

优选的，阵列基板还包括：

第一半导体层，位于衬底与第一金属层之间，第二晶体管的有源层位于第一半导体层；

第二半导体层，位于第二金属层与第三金属层之间，第一晶体管的有源层位于第二半导体层。

在第一方面一种可能的实施方式中，阵列基板还包括第一连接部，像素电路还包括第三晶体管，第一连接部位于第四金属层，驱动晶体管的栅极位于第一金属层，第一连接部通过第三过孔连接驱动晶体管的栅极，第一连接部通过第四过孔连接第三晶体管的源极或漏极；

优选的，第二初始化信号线包括多个第一段和多个第二段，第一段和第二段交替连接，在第二方向上且在第四过孔远离驱动晶体管的一侧，第二段在衬底上的正投影部分围绕第四过孔在衬底上的正投影；

优选的，在第二方向上，第一段位于驱动晶体管和第二段之间，第一段沿第一方向延伸，第二段的部分线段沿第一方向延伸，第一方向和第二方向相交。

在第一方面一种可能的实施方式中，阵列基板包括在第一方向上排布的多个像素电路组，每个像素电路组包括两个像素电路，像素电路组中的两个像素电路镜像设置；

优选的，像素电路包括多个低温多晶硅薄膜晶体管，多个低温多晶硅薄膜晶体管的有源层之间通过第二连接部相互连接，第二连接部为多晶硅半导体连接部；

优选的，在第一方向上，相邻且属于不同像素电路组中的两个像素电路的多个低温多晶硅薄膜晶体管的有源层之间通过第三连接部相互连接，第三连接部为多晶硅半导体连接部。

在第一方面一种可能的实施方式中，阵列基板还包括第五金属层，第五金属层位于第四金属层远离衬底的一侧；

阵列基板还包括第一电源线，第一电源线的延伸方向与第一初始化信号线和第二初始化信号线延伸方向交叉，第一电源线位于第五金属层；

优选的，第一电源线包括多个第三段和多个第四段，第三段和第四段交替连接，在第二方向上，驱动晶体管在衬底上的正投影位于相邻第三段在衬底上的正投影之间，第三段在第一方向上的尺寸大于第四段在第一方向上的尺寸，发光元件的第一电极在衬底上的正投影与第三段在衬底上的正投影至少部分交叠。

在第一方面一种可能的实施方式中，阵列基板还包括第四连接部，第四连接部位于第四金属层，在第一方向上相邻的至少两个第一电源线之间通过第四连接部连接；

像素电路还包括存储电容，存储电容包括第一极板和第二极板，第二极板位于第二金属层，第四连接部通过第五过孔与第二极板连接；

优选的，第一极板位于第一金属层，驱动晶体管的栅极复用为第一极板。

在第一方面一种可能的实施方式中，阵列基板还包括均沿第一方向延伸的第一扫描线、第二扫描线、第三扫描线、第四扫描线和发光控制线；

第二扫描线、第四扫描线和发光控制线均位于第一金属层；

第一扫描线和第三扫描线均位于第三金属层；

优选的，阵列基板还包括像素电路，像素电路包括第一晶体管和第三晶体管，第一晶体管和第三晶体管为铟镓锌氧化物薄膜晶体管，阵列基板还包括第五扫描线和第六扫描线，第一扫描线连接第一晶体管的第一栅极，第五扫描线连接第一晶体管的第二栅极，第三扫描线连接第三晶体管的第一栅极，第六扫描线连接第三晶体管的第二栅极，第五扫描线和第六扫描线均位于第二金属层；

优选的，第一扫描线在衬底上的正投影和第五扫描线在衬底上的正投影至少部分交叠；

优选的，第三扫描线在衬底上的正投影和第六扫描线在衬底上的正投影至少部分交叠；

优选的，阵列基板包括多行像素电路，第i行像素电路连接的第二扫描线复用为第i+1行像素电路连接的第四扫描线，i为大于0的整数。

基于相同的发明构思，第二方面，本申请实施例提供一种显示面板，包括根据第一方面任一项实施例的阵列基板。

基于相同的发明构思，第三方面，本申请实施例提供一种显示装置，包括根据第二方面实施例的显示面板。

根据本申请实施例提供的阵列基板、显示面板及显示装置，由于第一初始化信号线和第二初始化信号线均位于第四金属层，第一初始化信号线和/或第二初始化信号线无论是需要连接至位于第一半导体层的有源层，还是需要连接至位于第二半导体层的有源层，仅需设置一个过孔即可实现第一初始化信号线与有源层的连接，且仅需设置一个过孔即可实现第二初始化信号线与有源层的连接，相对于需要设置两个过孔及一段金属走线。本申请实施例可减少所需过孔的数量，且无需设置额外的金属走线，如此能够有利于减小像素电路所占的区域，进而有利于实现高的像素密度；另外，由于减少了过孔及金属走线数量，也可提高光线透过率。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出本申请一种实施例提供的阵列基板的俯视示意图；

图2示出本申请一种实施例提供的阵列基板的剖面结构示意图；

图3示出本申请一种实施例提供的阵列基板中像素电路的结构示意图；

图4示出本申请一种实施例提供的阵列基板局部区域的结构示意图；

图5示出本申请一种实施例提供的阵列基板的剖面结构示意图；

图6示出本申请另一种实施例提供的阵列基板局部区域的结构示意图；

图7示出本申请又一种实施例提供的阵列基板局部区域的结构示意图；

图8示出本申请又一种实施例提供的阵列基板局部区域的结构示意图；

图9示出本申请又一种实施例提供的阵列基板局部区域的结构示意图；

图10示出图4中A-A向的剖面结构示意图；

图11示出本申请一种实施例提供的显示面板的结构示意图；

图12示出本申请一种实施例提供的显示装置的结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请实施例中，术语“连接”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其它组件连接。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：

如背景技术提到的为了追求低功耗和好的显示效果，可以采用LTPO技术。也就是说，像素电路中既可以包括低温多晶硅薄膜晶体管，又可以包括氧化物薄膜晶体管。在数据信号写入驱动晶体管的栅极之前，可以对驱动晶体管的栅极进行初始化，以保证能够有效的写入数据信号；在发光阶段之前，可以对发光元件的第一电极(例如阳极)进行初始化，以避免残影问题。发明人研究发现，可以采用不同的初始化信号线分别向驱动晶体管的栅极和发光元件的第一电极传输不同的初始化信号，以满足驱动晶体管的栅极和发光元件的第一电极不同的初始化要求。

发明人进一步研究发现，由于低温多晶氧化物薄膜晶体管具有漏电流低、功耗低的特点，驱动晶体管的栅极可以连接氧化物薄膜晶体管，初始化信号线可通过氧化物薄膜晶体管连接至驱动晶体管的栅极。作为一个示例，初始化信号线可设置在氧化物薄膜晶体管的有源层靠近衬底的一侧，然而目前的制备工艺中，为了实现初始化信号线与氧化物薄膜晶体管的有源层的连接(有源层可包括沟道区及其两侧的源区、漏区，初始化信号线可连接至有源层的源区或漏区)，需要在氧化物薄膜晶体管的有源层远离衬底一侧的金属层设置一段金属走线，该金属走线通过一个过孔连接初始化信号线，并通过另一过孔连接氧化物薄膜晶体管的有源层。

可见，为了实现初始化信号线与氧化物薄膜晶体管的有源层连接，上述示例需要设置两个过孔及一段金属走线。然而过孔及金属走线数量越多，则会导致像素电路占的区域越大。如果将像素电路占的区域设置的较小，则没有足够的空间布置过孔及走线；如果保证足够的空间来放置过孔及走线，则需要将像素电路占的区域设置的较大，而这与高像素密度的追求又是相悖的。

鉴于发明人的上述研究发现，本申请实施例提供一种阵列基板、显示面板及显示装置，以下将结合附图对本申请实施例提供的阵列基板、显示面板及显示装置的各实施例进行说明。

下面首先对本申请实施例提供的阵列基板进行介绍。

示例性的，本申请实施例提供的阵列基板可为显示设备中所用基板。如图1所示，阵列基板100可包括像素电路10，像素电路10可驱动发光元件发光显示。例如，多个像素电路10可在第一方向X和第二方向Y上呈阵列分布。第一方向X和第二方向Y相交。例如，第一方向X和第二方向Y可以相互垂直。第一方向X可以是行方向，第二方向Y可以是列方向。当然，行方向和列方向也可以互换。

如图2所示，在阵列基板100的厚度方向上，阵列基板100可包括依次层叠设置的衬底01、第一金属层M1、第二金属层M2、第三金属层M3和第四金属层M4。第一金属层M1、第二金属层M2、第三金属层M3和第四金属层M4中相邻膜层之间设置有绝缘层。

为了更好的从整体上理解本申请，图2还示意出了第一半导体层11和第二半导体层12。第一半导体层11可位于衬底01与第一金属层M1之间，第二半导体层12可位于第二金属层M2与第三金属层M3之间。示例性的，第一金属层M1与第一半导体层11可设置有第一栅极绝缘层GI1，第二金属层M2与第一金属层M1之间可设置有电容绝缘层IMD，第二金属层M2远离衬底01的一侧可设置有第一层间绝缘层ILD1，第一层间绝缘层ILD1与第二半导体层12之间可设置有第二栅极绝缘层GI2，第三金属层M3与第二半导体层12之间可设置有第三栅极绝缘层GI3，第三金属层M3与第四金属层M4之间可设置有第二层间绝缘层ILD2，第二层间绝缘层ILD2远离衬底01的一侧可设置有第一平坦化层PLN1。图2仅仅是示例性的，并不用于限定本申请。

需要说明的是，本申请中的剖面附图仅是为了在阵列基板的厚度方向上介绍阵列基板的膜层结构，并不特指阵列基板某一具体位置的剖面结构。

如图1所示，阵列基板100还可以包括第一初始化信号线Vref1和第二初始化信号线Vref2，第一初始化信号线Vref1和第二初始化信号线Vref2可连接至像素电路10的不同节点，用于向像素电路10的不同节点传输不同的初始化信号，以对像素电路的不同节点进行初始化。

第一初始化信号线Vref1和第二初始化信号线Vref2的延伸方向可相同。例如，第一初始化信号线Vref1和第二初始化信号线Vref2整体上可均沿第一方向X延伸，第一初始化信号线Vref1和/或第二初始化信号线Vref2可为直线段，或者可包括直线段和曲线段。

第一初始化信号线Vref1和第二初始化信号线Vref2可均位于第四金属层M4。示例性的，像素电路中部分晶体管的有源层可设置在第一半导体层11，另一部分晶体管的有源层可设置在第二半导体层12。由于第一初始化信号线Vref1和第二初始化信号线Vref2均位于第四金属层M4，第一初始化信号线Vref1和/或第二初始化信号线Vref2无论是需要连接至位于第一半导体层11的有源层，还是需要连接至位于第二半导体层12的有源层，仅需设置一个过孔即可实现第一初始化信号线Vref1与有源层的连接，且仅需设置一个过孔即可实现第二初始化信号线Vref2与有源层的连接。相对于上述示例中需要设置两个过孔及一段金属走线才能实现初始化信号线与有源层连接，本申请实施例可减少所需过孔的数量，且无需设置额外的金属走线，如此能够有利于减小像素电路所占的区域，进而有利于实现高的像素密度；另外，由于减少了过孔及金属走线数量，也可提高光线透过率。

在一些可选的实施例中，如图3所示，像素电路可包括驱动晶体管DT、第一晶体管T1、第二晶体管T2，发光元件D的第一电极也可设置在阵列基板上。

第一晶体管T1的第一极连接第一初始化信号线Vref1，第一晶体管T1的第二极连接驱动晶体管DT的栅极。第二晶体管T2的第一极连接第二初始化信号线Vref2，第二晶体管T2的第二极连接发光元件D的第一电极。在第一晶体管T1导通的情况下，第一初始化信号线Vref1上的第一初始化信号可传输至驱动晶体管DT的栅极，从而对驱动晶体管DT的栅极进行初始化。在第二晶体管T2导通的情况下，第二初始化信号线Vref2上的第二初始化信号可传输至发光元件D的第一电极，从而对发光元件D的第一电极进行初始化。

发光元件D的第一电极可为发光元件D的阳极。

示例性的，第一晶体管T1可为氧化物薄膜晶体管，具体可以为铟镓锌氧化物薄膜晶体管。由于铟镓锌氧化物薄膜晶体管具有低漏电流的特性，因此可提高驱动晶体管DT的栅极电位稳定性。第一晶体管T1的有源层可设置在如图2所示的第二半导体层12。第二晶体管T2可为低温多晶硅薄膜晶体管。第二晶体管T2可设置在如图2所示的第一半导体层11。

示例性的，如图4所示，第一初始化信号线Vref1可通过第六过孔h6连接第一晶体管T1的第一极。第二初始化信号线Vref2可通过第七过孔h7连接第二晶体管T2的第一极。

示例性的，如图3所示，像素电路还可以包括第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6及存储电容Cst。

第一晶体管T1的栅极可连接第一扫描线S1。第二晶体管T2的栅极可连接第四扫描线S4。

第三晶体管T3的第一极连接驱动晶体管DT的第二极，第三晶体管T3的第二极连接驱动晶体管DT的栅极，第三晶体管T3的栅极连接第三扫描线S3。

第四晶体管T4的第一极连接数据线Vdata，第四晶体管T4的第二极连接驱动晶体管DT的第一极，第四晶体管T4的栅极连接第二扫描线S2。

第五晶体管T5的第一极连接第一电源线VDD，第五晶体管T5的第二极连接驱动晶体管DT的第一极，第五晶体管T5的栅极连接发光控制线EM。

第六晶体管T6的第一极连接驱动晶体管DT的第二极，第六晶体管T6的第二极连接发光元件D的第一电极，第六晶体管T6的栅极连接发光控制线EM。

存储电容Cst的第一极板连接驱动晶体管DT的栅极，存储电容Cst的第二极板连接第一电源线VDD。第一电源线VDD可用于传输恒定正电压信号。

发光元件D的第二电极连接第二电源线VSS。发光元件的第二电极可以为阴极。第二电源线VSS可用于传输恒定负电压信号。

本文中，晶体管的第一极和第二极中，一者可为晶体管的源极，另一者可为晶体管的漏极。

示例性的，第一晶体管T1和第三晶体管T3可为氧化物薄膜晶体管，具体可为铟镓锌氧化物晶体管。驱动晶体管DT、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6均可为低温多晶硅薄膜晶体管。

在一些可选的实施例中，如图5所示，阵列基板还可以包括第五金属层M5，第五金属层M5位于第四金属层M4远离衬底01的一侧。第五金属层M5和第四金属层M4之间可通过第一平坦化层PLN1绝缘，第五金属层M5远离衬底01的一侧还可以设置有第二平坦化层PLN2。

如图6及图7所示，阵列基板还可以包括第一辅助线21和第二辅助线22中的至少一者。图6及图7示出阵列基板包括第一辅助线21和第二辅助线22。另外，图7仅示出了第一初始化信号线Vref1、第二初始化信号线Vref2、第一辅助线21、第二辅助线22及连接过孔，对其它膜层进行了隐藏绘示。

第一辅助线21沿第二方向Y延伸，第一辅助线21位于第五金属层M5。第一辅助线21通过第一过孔h1与第一初始化信号线Vref1连接。多条第一辅助线21可在第一方向X上排布。根据本申请实施例，多条第一初始化信号线Vref1和多条第一辅助线21可构成网格状结构，可降低第一初始化信号线Vref1的压降，从而提高不同位置的像素电路所接收的第一初始化信号的均一性。

第二辅助线22沿第二方向Y延伸，第二辅助线22位于第五金属层M5。第二辅助线22通过第二过孔h2与第二初始化信号线Vref2连接。多条第二辅助线22可在第一方向X上排布。同理，多条第二初始化信号线Vref2和多条第二辅助线22可构成网格状结构，可降低第二初始化信号线Vref2的压降，从而提高不同位置的像素电路所接收的第二初始化信号的均一性。

示例性的，如图6或图7所示，在第一方向X上，第一辅助线21和第二辅助线22可交替排布。

示例性的，如图6所示，相邻的第一辅助线21和第二辅助线22之间设置有沿第一方向X可排布的至少两个像素电路。本文附图中以相邻的第一辅助线21和第二辅助线22之间设置有沿第一方向X可排布的两个像素电路示意，这并不用于限定本申请。

在一些可选的实施例中，如图4所示，第三晶体管T3可通过第一连接部31连接至驱动晶体管DT的栅极g。例如，第一连接部31可位于第四金属层M4，驱动晶体管DT的栅极g可位于第一金属层M1。第三晶体管T3的源极或漏极与其有源层同层设置，第三晶体管T3的有源层可位于第二半导体层12。第一连接部31可通过第三过孔h3连接驱动晶体管DT的栅极g，第一连接部31可通过第四过孔h4连接第三晶体管T3的第二极。第三晶体管T3的第二极为源极或者漏极。

在一些可选的实施例中，请结合参考图4和图7，第二初始化信号线Vref2可包括多个第一段201和多个第二段202，第一段201和第二段202可交替连接，也就是说相邻第一段201之间通过第二段202连接，相邻第二段202之间通过第一段20连接。在第二方向Y上且在第四过孔h4远离驱动晶体管DT的一侧，第二段202在衬底01上的正投影部分围绕第四过孔h4在衬底01上的正投影。也就是说，第二段202可在第四过孔h4远离驱动晶体管DT的一侧绕行。第一段201和第二段202位于第四金属层M4。由于第一连接部31和第二初始化信号线Vref2均位于第四金属层M4，通过将第二段202在第四过孔h4远离驱动晶体管DT的一侧绕行，可避免第一连接部31和第二初始化信号线Vref2相互交叉，进而可避免信号串扰。

本文中，为了清楚的说明第二初始化信号线Vref2的结构，将第二初始化信号线Vref2划分为第一段201和第二段202，第一段201和第二段202可为一体成型结构，也就是说，第二初始化信号线Vref2在整体上可没有物理上的分界。

示例性的，第一段201可沿第一方向X延伸，且在第二方向Y上第一段201位于驱动晶体管DT与第二段202之间。第二段202的部分线段可沿第一方向X延伸。

在一些可选的实施例中，如图1所示，在第一方向X上排布的像素电路10可划分为多个像素电路组PU，每个像素电路组PU可包括两个像素电路10。

如图6所示，图6示出了第i行、第i+1行和第j列、第j+1列、第j+2列、第j+3列的共计八个像素电路。其中，位于第i行的第j列、第j+1列的两个像素电路可属于一个像素电路组PU，位于第i行的第j+2列、第j+3列的两个像素电路可属于一个像素电路组PU；位于第i+1行的第j列、第j+1列的两个像素电路可属于一个像素电路组PU，位于第i+1行的第j+2列、第j+3列的两个像素电路可属于一个像素电路组PU。i，j均为大于0的整数。

如图6所示，像素电路组中的两个像素电路可镜像设置。假设像素电路组中的两个像素电路之间存在一个分界面，该分界面垂直于阵列基板所在平面，镜像设置可理解为，像素电路组中的两个像素电路关于两者的分界面对称设置。两个像素电路相同位置的晶体管可互相对称，例如，两个像素电路的驱动晶体管DT可互相对称，两个像素电路的第一晶体管可互相对称，等等。

根据本申请实施例，通过镜像设置的方式，可提高空间利用率，从而能够在有限空间内设置更多的像素电路，进而进一步提高像素密度。

示例性的，像素电路可包括多个低温多晶硅薄膜晶体管，例如，如图3所示，像素电路中驱动晶体管DT、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6均可为低温多晶硅薄膜晶体管。

发明人研究发现，低温多晶硅薄膜晶体管有源层的制备工艺包括高温工艺，例如退火和活化工艺，在高温工艺过程中的静电会对有源层的性能产生不可逆的影响，进而影响对应晶体管的性能。在高温工艺过程中可能会对不同位置晶体管的有源层造成不同程度静电影响，导致不同位置的像素电路的晶体管的性能不一致，进而影响显示均一性。

如图8所示，多个低温多晶硅薄膜晶体管的有源层之间可通过第二连接部32相互连接，第二连接部32可为多晶硅半导体连接部。例如，低温多晶硅薄膜晶体管的有源层可位于第一半导体层11。为了更清楚的示意低温多晶硅薄膜晶体管的有源层及第二连接部，图8示仅出了第i行、第i+1行和第j列、第j+1列、第j+2列、第j+3列的像素电路中位于第一半导体层11的膜层结构。各低温多晶硅薄膜晶体管的有源层可包括沟道区及沟道区两侧的源区和漏区，沟道区与低温多晶硅薄膜晶体管的栅极交叠，源区和漏区与低温多晶硅薄膜晶体管的栅极可无交叠。图8中，b_DT表示驱动晶体管DT的有源层、b₂表示第二晶体管T2的有源层、b₄表示第四晶体管T4的有源层、b₅表示第五晶体管T5的有源层、b₆表示第六晶体管T6的有源层。

根据本申请实施例，同一像素电路中的低温多晶硅薄膜晶体管的有源层通过第二连接部32互相连接起来，使得同一像素电路中的低温多晶硅薄膜晶体管的有源层构成了一条连续性的半导体走线，制备工艺中产生的静电可在该连续性的半导体走线上均匀分布，进而提高在后续高温制程中性能的可靠性及均一性，使得像素电路的驱动能力基本一致，实现显示均一性，提升显示效果。

示例性的，在第一方向X上，相邻且属于不同像素电路组中的两个像素电路的多个低温多晶硅薄膜晶体管的有源层之间可通过第三连接部33相互连接，第三连接部33也可为多晶硅半导体连接部。例如，属于不同像素电路组中的两个像素电路中的第五晶体管T5的有源层b₅可通过第三连接部33实现连接。

根据本申请实施例，使得不同像素电路中的低温多晶硅薄膜晶体管的有源层构成了一条连续性的半导体走线，可进一步提高显示均一性。

需要说明的是，两个像素电路与第三连接部33所连接的节点电位在同一时刻应该是相同的。例如，像素电路中的第五晶体管T5的第一极与第一电源线VDD连接，第一电源线VDD的电位为恒定电位，因此属于不同像素电路组中的两个像素电路中的第五晶体管T5的第一极可通过第三连接部33相互连接。

在一些可选的实施例中，如图6所示，第一电源线VDD的延伸方向可与第一初始化信号线Vref1和第二初始化信号线Vref2延伸方向交叉。在第一初始化信号线Vref1和第二初始化信号线Vref2沿第一方向X延伸的情况下，第一电源线VDD整体上可沿第二方向Y延伸。第一电源线VDD可位于如图5所示的第五金属层M5。

为了更清楚的示意第一电源线VDD的结构，如图9所示，第一电源线VDD可包括多个第三段203和多个第四段204，第三段203和第四段204交替连接。也就是说，相邻两个第三段203之间可连接有第四段204，相邻两个第四段204之间可连接有第三段203。本文中，为了清楚的说明第一电源线VDD的结构，将第一电源线VDD划分为第三段203和第四段204，第三段203和第四段204可为一体成型结构，也就是说，第一电源线VDD在整体上可没有物理上的分界。

发明人研究发现，如果发光元件的第一电极设置在不够平坦的膜层上，会引起色偏的问题。为了改善色偏问题，结合参考图6和图9，在第二方向Y上，驱动晶体管DT在衬底01上的正投影可位于相邻第三段203在衬底01上的正投影之间。第四段204在衬底01上的正投影与驱动晶体管DT在衬底01上的正投影可存在交叠。第三段203在第一方向X上的尺寸可大于第四段204在第一方向X上的尺寸，发光元件的第一电极(图6和图9未示出)在衬底01上的正投影与第三段203在衬底01上的正投影至少部分交叠。由于驱动晶体管DT与其它多个元件(例如第一晶体管T1、第三晶体管T3、存储电容Cst等)存在连接关系，因此驱动晶体管DT的周围需要设置多个过孔来实现驱动晶体管与其它元件的连接，而过孔会影响膜层的平坦度，由于第三段203远离驱动晶体管DT，可理解的是第三段203所在区域的过孔较少，这样发光元件的第一电极与第三段203交叠的区域则比较平坦，且第三段203在第一方向X上的尺寸越大，发光元件的第一电极的平坦度可越高，如此可改善甚至避免色偏的问题。

示例性，第三段203所在区域可无过孔，如此可进一步保证第三段203所在区域的膜层平坦性。

示例性的，同一像素电路组中且在第一方向X上相邻的两个第三段203可相互连接。例如，同一像素电路组中且在第一方向X上相邻的两个第三段203可一体成型。

请继续结合参考图4、图6和图9，在一些可选的实施例中，阵列基板还可以包括第四连接部34，第四连接部34可位于如图2或图5所示的第四金属层M4，在第一方向X上相邻的至少两个第一电源线VDD之间通过第四连接部34连接。例如，第四连接部34可连接在第一方向X上相邻的两个第四段204之间。又例如，不同像素电路组中且在第一方向X上相邻的两个第四段204之间通过第四连接部34连接。本申请实施例中，通过设置第四连接部34，相当于构成了网格状的第一电源线VDD，能够降低第一电源线VDD的压降。

当然，第四连接部34也可连接在第一方向X上相邻的两个第三段203之间。

示例性的，不同像素电路组中且在第一方向X上相邻的两个第四段204，其中一个第四段204可通过第八过孔h8连接第四连接部34，另一个第四段204可通过第九过孔h9连接第四连接部34。另外，第四连接部34可通过第十过孔h10连接第三连接部33，而第三连接部33连接不同像素电路组中且相邻的两个第五晶体管T5的第一极，因此，第一电源线VDD通过第四连接部34、第三连接部33实现与第五晶体管T5的第一极的连接。

请继续结合参考图4、图6和图9，存储电容Cst可包括第一极板c1和第二极板c2，第二极板c2可位于第二金属层M2，第四连接部34可通过第五过孔h5与第二极板c2连接。如此，第一电源线VDD通过第四连接部34实现与第二极板c2的连接，并且相对于第四段204通过过孔与第二极板c2连接，由于第四段204位于第五金属层M5，第四连接部34位于第四金属层M4，设置为第四连接部34通过第五过孔h5与第二极板c2连接，可降低过孔的深度。

示例性的，第一极板c1可位于第一金属层M1，驱动晶体管DT的栅极g可复用为第一极板c1。

可以理解的是，第一极板c1和第二极板c2在衬底01上的正投影应该至少部分交叠。第二极板c2的面积可大于第一极板c1的面积，第一连接部31通过第三过孔h3连接至驱动晶体管DT的栅极g，在栅极g复用为第一极板c1的情况下，也就是第一连接部31通过第三过孔h3连接至第一极板c1，第三过孔h3需穿过第二极板c2，第二极板c2可具有镂空区域，以供第三过孔h3从镂空区域穿过，避免第二极板c2与第三过孔h3接触，从而避免信号串扰。

在一些可选的实施例中，如图4所示，第二扫描线S2与第四晶体管T4的有源层交叠的部分可复用为第四晶体管T4的栅极。第四扫描线S4与第二晶体管T2的有源层交叠的部分可复用为第二晶体管T2的栅极。发光控制线EM与第五晶体管T5的有源层、第六晶体管T6的有源层交叠的部分可分别复用为第五晶体管T5的栅极、第六晶体管T6的栅极。第二扫描线S2、第四扫描线S4和发光控制线EM可均位于第一金属层M1。

第一扫描线S1与第一晶体管T1的有源层交叠的部分可复用为第一晶体管T1的栅极。第三扫描线S3与第三晶体管T3的有源层交叠的部分可复用为第三晶体管T3的栅极。第一扫描线S1和第三扫描线S3可均位于第三金属层M3。

第一扫描线S1、第二扫描线S2、第三扫描线S3、第四扫描线S4、发光控制下EM整体上可均沿第一方向X延伸。第二扫描线S2、第三扫描线S3、第四扫描线S4、发光控制下EM可为直线。第一初始化信号线Vref1通过第六过孔h6连接第一晶体管T1的第一极，为了避免第一扫描线S1与第六过孔h6之间接触串扰，第一扫描线S1的部分线段可在第二方向Y上第六过孔h6靠近驱动晶体管DT的一侧绕行。

示例性的，第一晶体管T1和第三晶体管T3为氧化物薄膜晶体管，具体可为铟镓锌氧化物晶体管的情况下，第一晶体管T1和第三晶体管T3均可为包括顶栅和底栅的双栅结构，从而进一步降低第一晶体管T1和第三晶体管T3的漏电流，进一步提高驱动晶体管DT的栅极电位的稳定性。

示例性的，如图10所示，阵列基板还可包括第五扫描线S5和第六扫描线S6，第五扫描线S5和第六扫描线S6可均位于第二金属层M2。第一扫描线S1连接第一晶体管T1的第一栅极g11，第五扫描线S5连接第一晶体管T1的第二栅极g12，第三扫描线S3连接第三晶体管T3的第一栅极g31，第六扫描线S6连接第三晶体管T3的第二栅极g32。

第一栅极g11可理解为第一晶体管T1的顶栅，第二栅极g12可理解为第一晶体管T1的底栅。第一栅极g31可理解为第三晶体管T3的顶栅，第二栅极g32可理解为第三晶体管T3的底栅。第一扫描线S1与第一晶体管T1的有源层b1交叠的部分可复用为第一栅极g11，第五扫描线S5与第一晶体管T1的有源层b1交叠的部分可复用为第二栅极g12。第三扫描线S3与第三晶体管T3的有源层b3交叠的部分可复用为第三晶体管T3的第一栅极g31，第六扫描线S6与第三晶体管T3的有源层b3交叠的部分可复用为第二栅极g32。

示例性的，第一晶体管T1的有源层b1与第三晶体管T3的有源层b3之间可连接有第五连接部35。第五连接部35可为氧化物半导体连接部。第一晶体管T1的有源层b1、第三晶体管T3的有源层b3及第五连接部35均可位于第二半导体层12。

示例性的，第一连接部31可通过第四过孔h4连接至第五连接部35，从而实现第一晶体管T1与驱动晶体管DT的栅极之间的连接，以及第三晶体管与驱动晶体管DT的栅极之间的连接。

如图10所示，第一扫描线S1在衬底01上的正投影和第五扫描线S5在衬底01上的正投影可至少部分交叠。第三扫描线S3在衬底01上的正投影和第六扫描线S6在衬底01上的正投影可至少部分交叠。为了附图的清楚性，图4仅标出了第一扫描线S1和第三扫描线S3。可理解的是，第一扫描线S1在衬底01上的正投影和第五扫描线S5在衬底01上的正投影可完全重叠。第三扫描线S3在衬底01上的正投影和第六扫描线S6在衬底01上的正投影可完全重叠。

示例性的，像素电路可排布为多行，如图4所示，第i行像素电路连接的第二扫描线S2可复用为第i+1行像素电路连接的第四扫描线S4，i为大于0的整数。如此可减少扫描线的数量。可以理解的是，第i+1行像素电路中第二晶体管T2的栅极接收到的信号与第i行像素电路中第四晶体管T4接收到的信号相同。

作为一个示例，图6还示出了数据线Vdata，数据线Vdata可沿第二方向Y延伸。数据线Vdata可位于第五金属层M5。示例性的，数据线Vdata可通过第十一过孔h11与第四晶体管T4的第一极连接。

作为一个示例，如图4所示，阵列极板还可以包括第六连接部36、第十二过孔h12、第十三过孔h13。第六连接部36可位于第四金属层M4，第六连接部36可通过第十二过孔h12连接至第三晶体管T3的有源层，第六连接部36可通过第十三过孔h13连接至驱动晶体管DT的有源层。

作为一个示例，如图4所示，阵列极板还可以包括第七连接部37、第十四过孔h14、第十五过孔h15。第七连接部37可位于第四金属层M4，第七连接部37可通过第十四过孔h14与第二晶体管T2及第六晶体管T6的有源层连接，第十五过孔h15与第七连接部37连接。发光元件的第一电极可通过第十五过孔h15连接第七连接部37(图中未示出)。

需要说明的是，本文中标记的过孔序号仅用于区分不同过孔，并不表示过孔的制备顺序。另外，为了避免过孔的标记过于集中而影响附图的清楚性，本文附图中将过孔的标记分散在了不同的像素电路中。

基于相同的发明构思，本申请实施例还提供一种显示面板，包括如上述任一实施例所述的阵列基板。图11示出本申请一种实施例提供的显示面板的结构示意图。如图11所示，该显示面板200包括上述任一实施例所述的阵列基板100及位于阵列基板100上的发光层301。示例性的，发光层301可以是有机发光层，即该显示面板200可以是有机发光二极管(Organic Light Emitting Diode，OLED)显示面板。当然显示面板也可以是其它类型的显示面板，本申请对此不作限定。

本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图12，图12是本申请实施例提供的一种显示装置的结构示意图。图12提供的显示装置1000包括本申请上述任一实施例提供的显示面板200。图12实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、平板电脑等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的可拉伸显示面板的有益效果，具体可以参考上述各实施例对于可拉伸显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (25)

1.一种阵列基板，其特征在于，包括衬底以及依次远离所述衬底的第一金属层、第二金属层、第三金属层和第四金属层，所述第一金属层、所述第二金属层、所述第三金属层和所述第四金属层中相邻膜层之间设置有绝缘层；

所述阵列基板还包括第一初始化信号线和第二初始化信号线，所述第一初始化信号线和所述第二初始化信号线用于传输不同的初始化信号，所述第一初始化信号线和所述第二初始化信号线均沿第一方向延伸且均位于所述第四金属层。

2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括第五金属层，所述第五金属层位于所述第四金属层远离所述衬底的一侧；

所述阵列基板还包括第一辅助线和第二辅助线中的至少一者；

所述第一辅助线沿第二方向延伸，位于所述第五金属层且通过第一过孔与所述第一初始化信号线连接；

所述第二辅助线沿所述第二方向延伸，位于所述第五金属层且通过第二过孔与所述第二初始化信号线连接。

3.根据权利要求2所述的阵列基板，其特征在于，在第一方向上，所述第一辅助线和所述第二辅助线交替排布，所述第一方向和所述第二方向相交。

4.根据权利要求3所述的阵列基板，其特征在于，相邻的所述第一辅助线和所述第二辅助线之间设置有沿所述第一方向排布的至少两个像素电路。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括像素电路，所述像素电路包括驱动晶体管、第一晶体管、第二晶体管和发光元件的第一电极；

所述第一晶体管的第一极电连接所述第一初始化信号线，所述第一晶体管的第二极电连接所述驱动晶体管的栅极；

所述第二晶体管的第一极电连接所述第二初始化信号线，所述第二晶体管的第二极电连接发光元件的第一电极。

6.根据权利要求5所述的阵列基板，其特征在于，所述第一晶体管为铟镓锌氧化物薄膜晶体管。

7.根据权利要求5所述的阵列基板，其特征在于，所述第二晶体管为低温多晶硅薄膜晶体管。

8.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括：

第一半导体层，位于所述衬底与所述第一金属层之间，所述第二晶体管的有源层位于所述第一半导体层；

第二半导体层，位于所述第二金属层与所述第三金属层之间，所述第一晶体管的有源层位于所述第二半导体层。

9.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括第一连接部，所述像素电路还包括第三晶体管，所述第一连接部位于所述第四金属层，所述驱动晶体管的栅极位于第一金属层，所述第一连接部通过第三过孔连接所述驱动晶体管的栅极，所述第一连接部通过第四过孔连接所述第三晶体管的源极或漏极。

10.根据权利要求9所述的阵列基板，其特征在于，所述第二初始化信号线包括多个第一段和多个第二段，所述第一段和所述第二段交替连接，在第二方向上且在所述第四过孔远离所述驱动晶体管的一侧，所述第二段在所述衬底上的正投影部分围绕所述第四过孔在所述衬底上的正投影。

11.根据权利要求10所述的阵列基板，其特征在于，在所述第二方向上，所述第一段位于所述驱动晶体管和所述第二段之间，所述第一段沿所述第一方向延伸，所述第二段的部分线段沿所述第一方向延伸，所述第一方向和所述第二方向相交。

12.根据权利要求1至11任一项所述的阵列基板，其特征在于，所述阵列基板包括在所述第一方向上排布的多个像素电路组，每个所述像素电路组包括两个像素电路，所述像素电路组中的两个像素电路镜像设置。

13.根据权利要求12所述的阵列基板，其特征在于，所述像素电路包括多个低温多晶硅薄膜晶体管，多个所述低温多晶硅薄膜晶体管的有源层之间通过第二连接部相互连接，所述第二连接部为多晶硅半导体连接部。

14.根据权利要求13所述的阵列基板，其特征在于，在所述第一方向上，相邻且属于不同所述像素电路组中的两个所述像素电路的多个所述低温多晶硅薄膜晶体管的有源层之间通过第三连接部相互连接，所述第三连接部为多晶硅半导体连接部。

15.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括第五金属层，所述第五金属层位于所述第四金属层远离所述衬底的一侧；

所述阵列基板还包括第一电源线，所述第一电源线的延伸方向与所述第一初始化信号线和所述第二初始化信号线延伸方向交叉，所述第一电源线位于所述第五金属层。

16.根据权利要求15所述的阵列基板，其特征在于，所述第一电源线包括多个第三段和多个第四段，所述第三段和所述第四段交替连接，在第二方向上，所述驱动晶体管在所述衬底上的正投影位于相邻所述第三段在所述衬底上的正投影之间，所述第三段在第一方向上的尺寸大于所述第四段在所述第一方向上的尺寸，所述发光元件的第一电极在所述衬底上的正投影与所述第三段在所述衬底上的正投影至少部分交叠。

17.根据权利要求15所述的阵列基板，其特征在于，所述阵列基板还包括第四连接部，所述第四连接部位于所述第四金属层，在所述第一方向上相邻的至少两个所述第一电源线之间通过所述第四连接部连接；

所述像素电路还包括存储电容，所述存储电容包括第一极板和第二极板，所述第二极板位于所述第二金属层，所述第四连接部通过第五过孔与所述第二极板连接。

18.根据权利要求17所述的阵列基板，其特征在于，所述第一极板位于所述第一金属层，所述驱动晶体管的栅极复用为所述第一极板。

19.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板还包括均沿所述第一方向延伸的第一扫描线、第二扫描线、第三扫描线、第四扫描线和发光控制线；

所述第二扫描线、所述第四扫描线和所述发光控制线均位于所述第一金属层；

所述第一扫描线和第三扫描线均位于所述第三金属层。

20.根据权利要求19所述的阵列基板，其特征在于，所述阵列基板还包括像素电路，所述像素电路包括第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管为铟镓锌氧化物薄膜晶体管，所述阵列基板还包括第五扫描线和第六扫描线，所述第一扫描线连接所述第一晶体管的第一栅极，所述第五扫描线连接所述第一晶体管的第二栅极，所述第三扫描线连接所述第三晶体管的第一栅极，所述第六扫描线连接所述第三晶体管的第二栅极，所述第五扫描线和所述第六扫描线均位于所述第二金属层。

21.根据权利要求20所述的阵列基板，其特征在于，所述第一扫描线在所述衬底上的正投影和所述第五扫描线在所述衬底上的正投影至少部分交叠。

22.根据权利要求20所述的阵列基板，其特征在于，所述第三扫描线在所述衬底上的正投影和所述第六扫描线在所述衬底上的正投影至少部分交叠。

23.根据权利要求19所述的阵列基板，其特征在于，所述阵列基板包括多行像素电路，第i行所述像素电路连接的所述第二扫描线复用为第i+1行所述像素电路连接的所述第四扫描线，i为大于0的整数。

24.一种显示面板，其特征在于，包括根据权利要求1至23任一项所述的阵列基板。

25.一种显示装置，其特征在于，包括根据权利要求24所述的显示面板。

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