BE890866A - Cellule programmable perfectonnee pour reseaux electroniques programmables - Google Patents

Cellule programmable perfectonnee pour reseaux electroniques programmables Download PDF

Info

Publication number
BE890866A
BE890866A BE0/206345A BE206345A BE890866A BE 890866 A BE890866 A BE 890866A BE 0/206345 A BE0/206345 A BE 0/206345A BE 206345 A BE206345 A BE 206345A BE 890866 A BE890866 A BE 890866A
Authority
BE
Belgium
Prior art keywords
cells
memory
deposited
cell
network
Prior art date
Application number
BE0/206345A
Other languages
English (en)
Inventor
R A Flasck
S H Holmberg
Original Assignee
Energy Conversion Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Energy Conversion Devices Inc filed Critical Energy Conversion Devices Inc
Publication of BE890866A publication Critical patent/BE890866A/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/685—Hi-Lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8615—Hi-lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/926—Elongated lead extending axially through another elongated lead

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description


  Cellule programmable perfectionnée pour réseaux électroniques programmables . 

  
La présente invention concerne une cellule programmable perfectionnée destinée à être utilisée dans des réseaux électroniques programmables tels que des dispositifs PROM, des réseaux logiques, des réseaux à portes et des réseaux d'interconnexion de pastilles ou puces. En particulier, chaque cellule comprend une région de mémoire réalisée en un matériau à changement de phase qui, à partir d'un état fortement non conducteur, peut être amenée à un état fortement conducteur et ne peut être ramené à son état initial. La présente invention concerne la mise en mémoire d'informations au moyen de dispositifs à commutation par changement de phase qui ont été inventés en premier lieu par Stanford R. Ovshinsky, et décrits par exemple par le brevet US

  
n[deg.] 3.271.591.

  
Jusqu'ici, on a proposé divers systèmes de mémoires divisés en plusieurs types. L'un d'eux est constitué par un type dit série où l'information dans le système de mémoire est obtenue en série et où le temps de lecture destiné à la lecture d'un élément binaire ou bit d'information particulier dans la mémoire dépend de la région où il est situé dans la mémoire. Il en résulte des durées de lecture importantes pour obtenir l'information de la mémoire. Ces types de systèmes de mémoires comprennent des dispositifs de mémoire

  
à bande magnétique ou à disque magnétique, y compris le disque dit "mou" et les dispositifs magnétiques à "mémoire à bulles".

  
Un autre type de système de mémoire est constitué par le système de mémoire vive ou à accès direct (RAM) où le temps de lecture de chaque bit est sensiblement le même que pour tout autre bit.

  
Alors que l'information en mémoire dans des dispositifs de mémoire à "bulles" permet de réduire la dimension et le coût des systèmes de mémoire et d'obtenir de fortes densités d'intégration des informations, c'est-à-dire une faible distance de centre à centre entre régions de mémoire adjacentes où les bits d'information sont mis en mémoire, de tels systèmes à "bulles" sont limités à une lecture en série de l'information et ne permettent pas d'obtenir une lecture rapide et à accès direct de l'information en mémoire. Donc, jusqu'ici, la mise en mémoire de données à court terme a été réalisée au moyen de dispositifs à mémoires RAM comprenant des transistors ou des condensateurs aux points de croisement des conducteurs d'axes X et Y. Un tel dispositif de mémoire peut être amené à l'un de deux états opérationnels.

   Ces dispositifs de mémoire permettent d'obtenir une densité d'intégration assez élevée, c'est-à-dire une faible distance de centre à centre entre emplacements de mémoire. L'inconvénient majeur vient de ce que ces dispositifs sont "volatiles" ou non permanents du fait qu'ils doivent toujours être sous tension si l'on veut qu'ils conservent leurs données en mémoire. Il est souvent fait référence à ces dispositifs de mise en mémoire à court terme par l'expression de systèmes de mémoire à lecture et écriture rapide non permanents.

  
Un système de mémoire à lecture rapide est un dispositif de mémoire à mémoire morte (ROM) utilisant des transistors et des redresseurs formés dans des substrats semiconducteurs comprenant des points de contact ouverts en permanence ou des points de contact fermés en permanence en vue du stockage de bits d'information. Un tel système ROM est programmé au cours de sa fabrication et il a une courte durée de lecture et une densité d'intégration relativement élevée de même qu'il est non volatile ou permanent. Cependant, l'inconvénient évident d'un tel système ROM est que la donnée en mémoire ne peut pas être modifiée dans le champ.

   En conséquence, les dispositifs ROM sont fabriqués sur demande en vue d'applications impliquant la mise en mémoire de programmes de fonctionnement de base d'un processeur de données ou de toute autre information qui n'est pas modifiée par l'utilisateur.

  
Un autre système de mémoire utilisé est une mémoire morte programmable (PROM) qui peut être programmée une fois par l'utilisateur et rester dans cet état. Une fois programmée, un système PROM fonctionne de façon identique à un système ROM de même configuration.

  
Le système PROM le plus couramment utilisé incorpore des liaisons fusibles disposées à chaque point de croisement d'une matrice de conducteurs d'axes X et Y. On obtient la mise en mémoire de l'information (logique un ou logique

  
zéro) en faisant fondre les liaisons fusibles selon un motif donné et prédéterminé. Ces liaisons fusibles s'étendent latéralement sur un substrat au lieu de verticalement entre des conducteurs se croisant, et il en résulte que ces liaisons fusibles ont nécessairement besoin de beaucoup d'espace. La surface d'une cellule ou d'une région de mémoire typique utilisant une liaison fusible est comprise entre environ 0,065 mm<2> et 0,103 mm<2>.

  
Le courant nécessaire pour faire fondre la liaison fusible en vue de la programmation est très élevé en raison de la nécessité de faire fondre complètement la liaison fusible et en raison de la conductivité inhérente et élevée du matériau de la liaison fusible. Des courants typiques sont de 50 milliampères et la puissance nécessaire est d'approximativement 250 à 400 milliwatts. Donc, la liaison fusible qui constitue une partie étroite d'un conducteur déposé sur un substrat doit avoir une dimension précise pour qu'on soit assuré de sa fusion complète et programmable. A cet égard, les techniques de photolithographie et de décapage que l'on utilise pour fabriquer une telle liaison fusible exigent que cette liaison fusible soit réalisée selon des tolérances très critiques en largeur, longueur et épaisseur.

  
Un autre problème majeur concernant les dispositifs PROM du type à liaisons fusibles est que le faible interstice qui se forme lorsque le fusible est fondu peut se trouver bouché par accumulation de matériau conducteur qui reste adjacent

  
à l'interstice par diffusion ou autre.

  
On a également utilisé la technologie des liaisons fusibles dans le domaine des réseaux logiques programmables, des réseaux à portes et des réseaux d'interconnexion de pastilles. Ces réseaux sont utilisés pour offrir des options à l'utilisateur du circuit intégré entre le volume élevé classique, les réseaux logiques bon marché et les circuits intégrés réalisés sur demande et à la main et qui sont très coûteux. Ces réseaux permettent à un utilisateur de programmer un réseau bon marché en vue des utilisations spécifiques de cet utilisateur pour une somme sensiblement réduite par rapport au prix d'un circuit réalisé sur demande.

  
Un type d'élément de commutation PROM est illustré dans le brevet US n[deg.] 4.146.902 au nom de Tanimoto. Ce brevet représente une résistance polycristalline au silicium. La résistance polycristalline est formée au moyen d'un procédé de dépôt de vapeur chimique à haute température (DVC), soit d'environ 700[deg.]C. Plusieurs inconvénients sont liés à ce procédé et aux résistances que l'on obtient grâce à lui.

  
Tout d'abord, si on utilise une diode de siliciure de platine, le traitement de la résistance à 700[deg.]C détruit éventuellement ou en tout cas endommage sérieusement la diode de platine. En second lieu et du fait de sa nature même, une structure polycristalline contient de nombreuses limites variées entre les grains et autres défauts. Il en résulte

  
une vaste répartition des niveaux de commutation du fait que chaque résistance a des limites entre grains et des défauts différents et de ce fait des caractéristiques de commutation différentes. En troisième lieu, la structure au polysilicium est de façon inhérente plus conductrice qu'un alliage amorphe et elle est donc trop conductrice pour être utilisée

  
avec des dispositifs MOS qui ne peuvent supporter des niveaux de courant élevés. La plus forte conductivité de la résistance polycristalline a également pour résultat une gamme plus étroite de dopage et de ce fait de résistivité, de sorte que les paramètres de commutation de la résistance ne sont pas aussi souples que désiré.

  
On a également proposé un dispositif EEPROM (mémoire morte programmable et effaçable électriquement), constitué par une région ou une cellule de mémoire disposée verticalement dans un circuit de mémoire et couplée verticalement au niveau et entre un conducteur supérieur d'axe Y et un conducteur inférieur d'axe X dans une matrice de mémoire. Un tel système EEPROM permet d'obtenir une densité d'intégration relativement élevée. Des exemples de ces dispositifs EEPROM sont décrits dans les brevets US n[deg.] 3.699.543 et

  
n[deg.] 4.177.475.

  
Ces brevets décrivent des dispositifs EEPROM comprenant une matrice de conducteurs d'axes X et Y où un circuit de mémoire qui comprend une région de mémoire et un dispositif isolant est disposé à chaque point de croisement et s'étend de façon générale perpendiculairement aux conducteurs se croisant, permettant d'obtenir de ce fait une densité d'intégration relativement élevée.

  
La région de mémoire utilisée dans de tels dispositifs EEPROM a été constituée de façon typique par un matériau de chalcogénure à base de tellure et plus spécifiquement par un matériau amorphe tel que du germanium et du tellure amorphes. D'autres matériaux comportant des régions de mémoire plutôt fortement réversibles comprennent un Ge Te, où "a" est compris entre 5 et 70 pour cent atomiques et "b" entre 30 et
95 pour cent atomiques. Certains de ces matériaux comprennent également d'autres éléments selon des pourcentages variant entre 0 et 40 pour cent atomiques, tels que de l'antimoine, du bismuth, de l'arsenic, du soufre et/ou du sélénium.

  
Les matériaux amorphes du type décrit ci-dessus présentent une bonne réversibilité et une stabilité thermique suffisante pour qu'ils ne puissent se détériorer dans les conditions de température habituelles auxquelles ils sont utilisés. L'état cristallin est ramené à son état initial amorphe par un courant de remise à zéro élevé.

  
Un matériau préféré pour constituer un dispositif EEPROM

  
 <EMI ID=1.1> 

  
cycles ou plus, (b) une température de traitement maximale d'environ 200[deg.]C, (c) une température de mise en mémoire maximale d'environ 100[deg.]C, (d) une tension de seuil de 8 volts, (e) une résistance de mise à l'état initial de 300 ohms et (f) une résistance à l'état ouvert (à 175[deg.]C) d'au moins environ 104 ohms.

  
On sait actuellement comment obtenir des dispositifs isolants couplés en série avec une région ou cellule de mémoire entre les conducteurs se croisant, ces dispositifs isolants étant formés de façon typique par diffusion de divers matériaux dopants dans un unique substrat de silicium cristallin de manière à former un redresseur, un transistor ou un dispositif MOS, par exemple un transistor à effet de champ. Ce procédé à diffusion détermine une diffusion latérale du matériau dopé dans le matériau du substrat ce qui fait que les densités d'intégration de la cellule de ce système de mémoire antérieur ont été limitées par le degré de diffusion latérale des matériaux dopants et par la marge d'erreur déterminée par l'alignement du masque.

  
Jusqu'ici, on a proposé et décrit dans le brevet US n[deg.]
3.629.863 dont il a été fait référence ci-dessus un dispositif EEPROM constitué entièrement par un film mince. Le circuit de mémoire constitué entièrement par un film et décrit dans le brevet US n[deg.] 3.629.863 utilise des dispositifs isolants du type à seuil bidirectionnel à film déposé.

  
Dans ce cas, les dispositifs utilisent pour chaque dispositif isolant un dispositif isolant unidirectionnel tel qu'un redresseur ou un transistor qui détermine l'isolation au moyen d'une jonction p-n à forte impédance dans une direction du passage du courant, ce qui permet d'obtenir une résistance à l'état ouvert très élevée.

  
On a proposé de former une jonction p-n par dépôt sous vide d'un film semiconducteur amorphe de type n ou p sur un substrat d'une pastille de silicium dopé en sens opposé. A cet égard référence est faite au brevet US n[deg.] 4.062.034 qui décrit un tel transistor à film mince à jonction p-n. Il n'a pas été proposé d'utiliser ce film semiconducteur amorphe déposé sous forme d'un film mince pour former un dispositif isolant dans un circuit de mémoire comprenant également une région de mémoire dans un réseau programmable.

  
De même, il a été proposé jusqu'ici d'utiliser des matériaux à base de silicium et de fluor dans une cellule solaire qui est essentiellement un redresseur photosensible. Sous ce rapport, référence est faite au brevet US

  
n[deg.] 4.217.374 et au brevet US n[deg.] 4.226.898.

  
En conséquence, un premier objet de l'invention est de proposer une cellule programmable perfectionnée comprenant un corps de cellule amorphe, caractérisée en ce que ce corps comprend au moins une partie comportant à l'intérieur un alliage de silicium amorphe dopé qui peut être amené à un état mais ne peut être ramené à son état initial, ladite partie d'alliage présentant un état fortement non conducteur pouvant être amenée à un état fortement conducteur.

  
Un second objet de l'invention est de proposer un réseau électronique programmable comprenant plusieurs corps de cellules amorphes, caractérisé en ce que chacun desdits corps comprend au moins une partie comportant à l'intérieur un alliage de silicium amorphe dopé qui peut être amené à un état et ne peut être ramené à son état initial, cette partie d'alliage présentant un état fortement non conducteur pouvant être amené à un état fortement conducteur.

  
Les inconvénients de la technique antérieure sont surmontés selon la présente invention au moyen d'une cellule ou d'un anti-fusible programmable présentant un état fortement non conducteur et non volatile pouvant être amené à un état fortement conducteur et non volatile mais ne pas être ramené à son état initial. Les cellules peuvent être utilisées pour remplacer les liaisons fusibles de réseaux programmables tels que des dispositifs PROM, des réseaux logiques, des réseaux à portes et des réseaux d'interconnexion de pastilles pour augmenter la fiabilité de la programmation et la densité d'intégration, tout en réduisant sensiblement le coût d'ensemble des réseaux.

  
Les cellules ont une résistance à l'état non conducteur ou à l'état ouvert comprise entre 10.000 et 1.000.000 d'ohms ou plus. Les cellules peuvent être amenées à leur état conducteur par une tension de seuil de 8 à 20 volts ou moins, un courant de programmation d'environ 10 à 25 milliampères pour des utilisations bipolaires et une durée de programmation d'1 à 100 microsecondes ou moins. En ce qui concerne les dispositifs MOS, on peut utiliser le courant de dopage et de ce fait le courant de programmation des dispositifs pour obtenir un changement compris entre 10 microampères et 1.000 microampères. Les cellules présentent une tolérance de température de traitement maximale admissible comprise entre 400[deg.]C et 500[deg.]C ou plus. 

  
Les cellules sont conçues pour une température de traitement élevée, une fiabilité de fabrication et de fonctionnement et une facilité de fabrication y compris la possibilité d'effectuer des essais. L'amélioration de ces caractéristiques souhaitables par rapport aux matériaux à base de chalcogénure de type EEPROM est obtenue en éliminant la réversibilité dans les cellules. Par contraste avec la réversibilité de 10 cycles des dispositifs EEPROM non dopés et des cellules dont la réversibilité est en général de 10 à
100 cycles ou moins, les cellules perfectionnées de la présente invention ne peuvent être remises à leur état initial dans un environnement de fonctionnement normal.

  
Les cellules sont formées à partir d'alliages de silicium et d'hydrogène dopé qui peuvent comprendre du fluor et incorporer certaines impuretés telles que de l'oxygène ou du carbone. Les cellules sont dopées au moyen de dopants classiques tels que du phosphore ou du bore de manière à contenir environ 0,1 à 5% de dopant. Les cellules peuvent être déposées par pulvérisation, dépôt de vapeur chimique (DVC) à basse température, évaporation (par exemple par épitaxie par faisceaux d'électrons) ou par des techniques de dépôt de plasma. On peut faire référence aux brevets US sus-mentionnés n[deg.] 4.217.374 et n[deg.] 4.226.898 en ce qui concerne ces techniques de dépôt.

  
Chaque cellule ou anti-fusible est déposée selon un réseau comprenant un dispositif isolant et un circuit d'adressage associé. Les dispositifs isolants et le circuit d'adressage peuvent être bipolaires ou des dispositifs MOS, ou des diodes et des transistors à film mince à configurations MOS ou V-MOS, ou des combinaisons de ceux-ci. Les cellules ont une surface inférieure à 0,065 mm<2> ce qui permet d'obtenir une forte densité d'intégration des cellules dans les réseaux.

  
On décrira maintenant le mode de réalisation préféré de l'invention à titre d'exemple et avec référence aux dessins ci-annexés.

  
La figure 1 est une vue en plan fragmentaire du substrat d'une pastille de silicium vue du côté du film déposé, appartenant à un réseau programmable tel qu'une matrice de mémoire d'un dispositif PROM du type à fusibles de la technique antérieure. La figure 2 est une vue en coupe d'un circuit et d'un fusible de mémoire du dispositif PROM représenté à la figure 1 et selon la ligne 2-2 de la figure 1. La figure 3 est un diagramme de circuit schématique d'une partie du dispositif PROM de la figure 1.

   La figure 4 est une vue en plan fragmentaire d'un réseau programmable vu du côté du film déposé, tel que d'un dispositif PROM réalisé selon les enseignements de la présente invention et déposé sur un substrat d'une pastille de silicium et comprenant plusieurs circuits de mémoire, chacun incorporant une cellule ou une région de mémoire antifusible en série avec une diode à barrière de Schottky isolante formée dans le substrat. La figure 5 est une vue en coupe d'une cellule ou d'une région de mémoire d'un dispositif isolant d'un circuit de mémoire représenté à la figure 4 et selon la ligne 5-5 de la figure 4. La figure 6 est un diagramme de circuit schématique d'une partie du dispositif PROM représenté à la figure 4.

   La figure 7 est une vue en plan fragmentaire du substrat d'une pastille de silicium vue du côté du film déposé et appartenant à un réseau programmable constitué selon les enseignements de la présente invention, le réseau comportant plusieurs circuits de mémoire comprenant chacun une cellule ou une région de mémoire anti-fusible en série avec un dispositif isolant du type à transistor à effet de champ formé dans le substrat. La figure 8 est une vue en coupe d'un circuit de mémoire du réseau représenté à la figure 7 et selon la ligne 8-8 de la figure 7. La figure 9 est un diagramme d'un circuit schématique d'une partie du réseau représenté à la figure 7 et représente un circuit de mémoire du dispositif PROM.

   La figure 10 est une vue en plan fragmentaire du substrat vu du côté du film déposé d'un réseau comportant plusieurs circuits de réseau comprenant chacun une cellule ou une région de mémoire et un dispositif isolant qui sont formés au moyen de techniques de dépôt de film mince selon les enseignements de la présente invention. La figure 11 est une vue en coupe du réseau représenté à la figure 10 et selon la ligne 11-11 de la figure 10. La figure 12 est un diagramme d'un circuit schématique des circuits de réseau représentés aux figures 10 et 11. La figure 13 est une vue en coupe d'une cellule de réseau déposée dans son ensemble sous forme d'un film mince et comportant un circuit comprenant une cellule et un dispositif isolant à transistor à effet de champ en film mince constitué selon les enseignements de la présente invention.

   La figure 14 est un diagramme d'un circuit schématique de plusieurs circuits représentés à la figure 13. La figure 15 est une vue en plan d'un substrat ou d'une partie de celui-ci sur un côté duquel sont déposés des circuits de réseau, tels que des circuits de mémoire qui sont tous déposés sous forme uniquement d'un film mince, des régions de mémoire et des dispositifs isolants, ainsi que le circuit d'adressage, formé au moyen de techniques de dépôt de film mince. La figure 16 est une vue en plan d'une pastille de silicium ou d'une partie de celle-ci où les circuits du réseau sont des régions de mémoire et des dispositifs isolants déposés en entier ou partiellement sous forme de films minces , ainsi que le circuit d'adressage formé sur la pastille par des régions dopées et diffusées dans le substrat de la pastille de silicium.

  
Si on se réfère maintenant plus en détail aux dessins, les figures 1 et 2 représentent une partie d'un réseau programmable de la technique antérieure tel qu'un dispositif PROM 10 comprenant une matrice de mémoire X-Y comportant des conducteurs en aluminium 12 d'axe X et des conducteurs de silicium dopé n+ 14 d'axe Y. Comme représenté, les conducteurs 14 d'axe Y en silicium dopé n+ sont séparés des conducteurs adjacents 14 d'axe Y par des canaux 16. Le conducteur en aluminium 12 d'axe X a de courtes pattes 18 s'étendant dans la direction Y pour établir un contact avec un côté de la liaison fusible métallique 20.

  
Comme représenté à la figure 2, la liaison fusible 20 est déposée sur une couche 22 d'oxyde de silicium qui est de son côté déposée ou obtenue par croissance sur une couche 23 d'un matériau épitaxial de type n dans lequel est formé le canal d'isolation 16. La couche 23 est formée sur un substrat de silicium 24 de type p et le conducteur 14 d'axe Y et de dopage n est formé entre eux.

  
Comme on le voit plus clairement à la figure 1, chaque liaison fusible 20 s'étend latéralement et comprend une partie de largeur réduite 26 dont les dimensions doivent être critiques (en épaisseur et en largeur) si on désire obtenir une liaison fusible pouvant être fondue au moyen d'une quantité prédéterminée de courant. L'autre côté de la

  
 <EMI ID=2.1> 

  
est d'abord découpée de manière qu'une diode à barrière de Schottky en aluminium et silicium puisse être formée sur une surface exposée de la couche 24 du substrat de silicium. Le conducteur d'aluminium 28 est alors déposé sur la couche de silicium 22 et sur la diode à barrière de Schottky 30 en aluminium/silicium de manière à former un parcours conducteur allant d'un côté de la liaison fusible 20 à la diode à barrière 30 qui est couplée électriquement au conducteur 14 d'axe Y et à dopage n+. La liaison fusible 20 et la diode 30 forment un circuit de réseau 32 et dans le cas présent un circuit de mémoire.

  
Chacun des substrats de silicium cristallin et des dispositifs formés sur eux est réalisé au moyen de traitements lithographiques classiques sauf indication contraire. Par exemple, à la figure 2, le substrat 24 de type p comprend un conducteur X ou une couche noyée 14 déposée sur lui par photolithographie de manière à exposer les régions désirées. La couche 14 qui est typiquement en arsenic ou en phosphore peut être diffusée par chaleur lors du traitement ou par implantation d'ions. La couche épitaxiale 23 de type n est alors obtenue par croissance sur le substrat 24 par dessus les conducteurs 14. Les canaux d'isolation 16 peuvent être des canaux de jonction ou d'oxyde. Lorsqu'il s'agit d'un canal de jonction, la couche 23 est masquée et le matériau de type p est déposé et diffusé dans la couche 23 jusqu'au substrat 24.

   Quand il s'agit d'un canal d'oxyde, les canaux sont masqués et partiellement décapés à l'intérieur de la couche 23, puis oxydés thermiquement pour obtenir la croissance des canaux jusqu'au substrat 24.

  
En ce qui concerne d'autres dispositifs prévus dans le réseau, on diffuse alors une couche de base qui est typiquement de type p à l'intérieur de la couche 23 entre les canaux 16 quand il s'agit d'une diode ou d'un transistor prévu par exemple pour le circuit d'adressage ou d'autres éléments programmables. On réalise ensuite une opération de diffusion de la résistance. Pour former un transistor, on réalise l'émetteur en effectuant un masquage d'une partie de la région de diffusion de base et en diffusant dans celle-ci un matériau qui est typiquement de type n. La couche d'oxyde
22 est alors déposée sur la totalité de la couche 23 y compris les régions de diffusion.

   Ensuite et après la photolithographie, on réalise une découpe de l'oxyde, pour obtenir par exemple la diode 30, dans chaque partie de l'oxyde
23 où on désire établir un contact avec les diodes, les transistors, etc. Du platine, du palladium ou de l'aluminium est alors pulvérisé ou évaporé sur les régions d'oxyde et de silicium exposées qui sont ensuite traitées thermiquement par exemple à la température de 450[deg.]C pendant trente minutes. Ceci permet d'obtenir une diode de siliciure métal avec le silicium mais ne modifie pas le métal sur la couche d'oxyde

  
23. On utilise un décapant tel que de l'eau régale pour décaper le platine de la couche d'oxyde, mais les siliciures métaux ne sont pas affectés.

  
Les liaisons fusibles 20 sont alors déposées selon un certain motif sur l'oxyde 23. Les liaisons fusibles de 200 Angstrôms environ sont dimensionnées verticalement dans des limites critiques. Les conducteurs 12 et 28 sont ensuite déposés selon un certain motif sur l'oxyde 22, les liaisons fusibles 20 et les diodes 30. Une couche d'oxyde (non représentée) est ensuite déposée sur l'ensemble du réseau, qui est alors décapée pour établir le contact avec les conducteurs (premier métal) si on le désire. Un second métal (non représenté) est ensuite déposé selon un certain motif sur l'oxyde et les ouvertures. Une autre couche d'oxyde est ensuite formée sur le second métal, cet oxyde est décapé jusqu'au second métal pour former de manière classique des tampons limites du réseau.

  
Le diagramme de circuit schématique du dispositif de réseau 10 de la technique antérieure est représenté à la figure 3.

  
De la description qui précède du réseau de la technique antérieure ou du dispositif PROM illustré aux figures 1, 2

  
et 3 et à l'examen des figures 1 et 2, il apparaît clairement que la disposition latérale de la liaison fusible 20,

  
la nécessité d'avoir recours à des canaux d'isolation 16 et la disposition latérale de la diode à barrière de Schottky

  
30 constituent des limites à la densité d'intégration des circuits de mémoire 32 (cellules de mémoire) formés par chaque liaison fusible 20 et chaque diode 30 disposées au niveau et s'étendant entre les conducteurs se croisant 12 et
14 d'axes X et Y à chaque point de croisement. Comme représenté, la distance de centre à centre entre circuits de mémoire adjacents 32 (cellules) est typiquement de 40 microns, quand on utilise une lithographie ayant une résolution de cinq microns. La densité d'intégration et de ce fait la dimension d'ensemble de la cellule est très importante car

  
la partie occuppëe par les cellules dans les réseaux est en relation exponentielle avec la surface des cellules. Une réduction des dimensions selon un facteur de deux se traduit en fait par une réduction de coût selon un facteur de cinq

  
ou six.

  
Si on se réfère maintenant aux figures 4 et 5, celles-ci représentent une partie d'un réseau programmable 50 qui peut être également un dispositif PROM, comportant plusieurs circuits de connexion ou de mémoire 52 constitués selon les enseignements de la présente invention sur un substrat de silicium 54 de type p. Comme représenté à la figure 5,

  
chaque circuit 52 s'étend entre un conducteur 56 d'axe Y et de type n+ dans le substrat 54 et un conducteur métallique
58 d'axe X pouvant être réalisé en un métal approprié tel que de l'aluminium.

  
En bref, le circuit 52 comprend une diode telle qu'une diode de Schottky 60 en siliciure de platine entre les canaux d'isolation 62 dans une couche épitaxiale de type n
64 formée sur la surface supérieure du substrat de silicium
54 de type p. Au-dessus de la couche épitaxiale 64 est prévue une couche d'un matériau isolant 66 qui peut être du dioxyde de silicium et qui peut être formée par des techniques de vapeur chimique, de dépôt sous vide ou d'oxydation thermique. Une partie de la couche du matériau isolant 66 est découpée au-dessus de la diode de Schottky 60 en siliciure de platine et une couche d'un matériau amorphe à changement de phase est déposée dans l'espace libre pour former une cellule anti-fusible ou région de mémoire 68 du circuit 52.

   Au-dessus de la cellule 68 est prévue une mince couche barrière conductrice 70, de préférence réalisée en un métal ou un alliage de métaux réfractaires tels que du Ti-W. Au-dessus de cette mince couche barrière conductrice se trouve la couche de métal fortement conducteur tel que de l'aluminium formant le conducteur 58 d'axe X.

  
La partie du réseau 50 représenté aux figures 4 et 5 est formée comme décrit ci-dessus sur un substrat semiconducteur cristallin 54 dopé sélectivement et qui peut être une pastille de silicium. Comme indiqué ci-dessus, le substrat 54 est représenté sous la forme d'un substrat de silicium de type p comprenant une couche épitaxiale 64 de silicium de type n formée par dessus le substrat 54. Egalement comme le montre la figure, traversant la couche épitaxiale 64 sont formés deux canaux d'isolation 62, à raison d'une paire pour chaque rangée de circuits 52 et qui servent à diviser la couche épitaxiale 64 en régions électroniquement isolées entre lesquelles la couche épitaxiale 64 forme une partie des conducteurs 56 d'axe Y du réseau.

  
Des connexions à faible résistance sont réalisées aux extrémités des conducteurs 56 d'axe Y et de type n+ d'une manière bien connue et classique en diffusant des régions n dans la couche épitaxiale directement au-dessus des régions inférieures de type n+. On peut ajouter des conducteurs (non représentés) au-dessus des couches isolantes déposées sur les sections représentées aux figures 4 et 5 et réalisés par des doigts conducteurs établissant les connexions avec des régions diffusées et espacées de type n+ (non représentées) entre les diverses cellules dans chaque rangée verticale de cellules représentée à la figure 4. Les conducteurs 56 d'axe Y et de type n+ obtenus par cette technique additionnelle destinée à abaisser la résistance des connexions avec ces conducteurs ne sont pas représentés pour ne pas ajouter de complications inutiles aux dessins.

  
La dimension latérale de chaque circuit de mémoire qui réduit la densité d'intégration constitue une raison pour laquelle une matrice de circuits de mémoire constituée uniquement par un film de mémoire déposé et qui sera décrite en liaison avec la description de la figure 11 et qui utilise un dispositif redresseur ou un dispositif isolant à transistor à film mince tel qu'illustré aux figures 13 et 14 offre une capacité d'intégration beaucoup plus importante que celle que l'on peut facilement obtenir avec le réseau représenté aux figures 4 et 5.

   A cet égard, la distance de centre à centre entre circuits ou cellules adjacentes 52 est de 30 microns, ce qui est cependant inférieur à la distance de 40 microns entre les cellules du dispositif 10 de la technique antérieure représenté aux figures 1-3 qui utilise les mêmes techniques de lithographie pour chaque dispositif.

  
En outre et en ce qui concerne la formation du circuit de mémoire 52 représenté à la figure 5, la couche de matériau isolant 66 qui est formée par des techniques de dépôt de vapeur chimique, de pulvérisation, de dépôt de plasma ou d'oxydation thermique, comprend une ouverture 72 constituée dans la couche, sous la région de mémoire 68 et réalisée au moyen de techniques classiques à masquage par un enduit photorésistant et décapage.

  
La couche barrière 70 sert à limiter la migration ionique de la couche d'aluminium formant le conducteur 58 d'axe X qui pourrait avoir tendance à dégrader le matériau amorphe non susceptible d'être remis à l'état initial et formant la cellule 68 de même que les diodes exposées 60 disposées par ailleurs dans le réseau. Ainsi, les bandes d'aluminium qui forment les conducteurs 58 d'axe X établissent la connexion électrique par l'intermédiaire des bandes sous-jacentes de la couche barrière 70 pour établir un contact électrique avec les cellules 68 des divers circuits 52. La couche 70 permet également d'utiliser une température de traitement plus élevée pour réaliser les cellules 68.

  
Les impulsions de courant de lecture ou de mise à l'état initial sont envoyées par des circuits sélectionnés 52 en appliquant des tensions de seuil, appropriées de polarité positive aux conducteurs 58 et 56 d'axes X et Y de manière que le courant passe dans une direction de faible résistance par la diode à barrière de Schottky 60 formée à l'interface entre la région de siliciure de platine associée et la couche épitaxiale 64 située en dessous.

  
Grâce à la constitution qui vient d'être décrite d'un circuit 52, la densité d'intégration du circuit 52 est limitée par l'espace entre les canaux d'isolation 62 qui est d'approximativement 30 microns, comme représenté à la figure

  
5. La distance de 30 microns entre les canaux d'isolation est également la distance de centre à centre entre circuits adjacents 52 dans le réseau 50. On notera que cette distance est inférieure à la distance de 40 microns entre canaux d'isolation 16 du dispositif 10 classique de la technique antérieure qui utilise une fusion latérale sur un substrat bipolaire et qui est représenté aux figures 1-3.

  
Selon les enseignements de la présente invention, la région de mémoire ou anti-fusible 68 est réalisée en un matériau à changement de phase pouvant être amené à un état mais sans pouvoir être ramené à son état initial et présentant des caractéristiques thermique et électrique souhaitées. Selon un mode de réalisation du matériau à changement de phase, on peut utiliser des alliages de silicium par plasma ou par décharge luminescente, formés à partir de gaz composites tels que du silane, du tétrafluorure de silicium et de l'hydrogène. Ces alliages déposés à des températures inférieures à 400[deg.]C, selon les enseignements des brevets US n[deg.] 4.217.374 et n[deg.] 4.226.898, permettent d'obtenir des cellules amorphes présentant les caractéristiques PROM désirées.

  
Selon la présente invention, on a découvert que les cellules d'alliages amorphes de silicium peuvent être perfectionnées en les dopant avec des dopants classiques. Dans un système de dépôt de plasma, le mélange peut être par exemple de 20 à 150.000 ppm de phosphure (PH3) ou de diborane (B2H6) dans un porteur ou un diluant d'argon, avec du silane (SiH4) ou du tétrafluorure de silicium (SiF4) et de l'hydrogène. De façon typique, on mélange environ 15.000 ppm de dopant à l'argon pour obtenir environ cinquante pour cent de mélange gazeux. Un mélange gazeux préféré pour des applications bipolaires est constitué par un (1) pour cent de phosphure, quarante neuf (49) pour cent d'argon et cinquante (50) pour cent de silane, le résultat étant un alliage comprenant environ deux (2) pour cent de phosphore, quatre vingt treize

  
(93) pour cent de silicium et cinq (5) pour cent d'hydrogène.

  
L'adjonction de dopant réduit la résistivité de l'alliage de la cellule. La résistivité de l'alliage dopé est d'environ 104 ohms/cm. En outre, le dopant réduit l'intervalle de bande (ou bande interdite) électrique et optique de l'alliage de la cellule d'une quantité qui est de typiquement de dix pour cent environ. Cette réduction réduit l'amplitude du champ de tension de rupture de l'alliage de la cellule. Ce champ plus faible permet un dépôt plus épais de l'alliage de la cellule sans augmenter la tension de rupture ou de seuil de l'alliage de la cellule résultante.

  
Les cellules plus épaisses peuvent présenter une densité plus faible de défauts ou de trous d'épingles, ce qui signifie que l'on augmente la capacité de production de cellules opérationnelles. Les cellules plus épaisses permettent également d'obtenir un réseau plus uniforme de tensions de seuil, ce qui signifie que chaque cellule ne peut subir une rupture qu'à l'intérieur d'une gamme plus étroite de tensions. Les cellules à alliage de silicium non dopé sont déposées

  
o jusqu'à ce qu'elles atteignent une épaisseur de 500 à 1.500 A de manière à subir une rupture pour un seuil de 10 à 20 volts ou moins, alors que les cellules dopées sont déposées

  
o jusqu'à ce que leurs épaisseurs atteignent 1.000 à 2.000 A de manière à avoir les mêmes tensions de rupture.

  
La résistivité plus faible des cellules en alliage de silicium dopé a pour résultat une augmentation du courant de fuite ou de pré-commutation que l'on peut faire passer par les cellules. Bien que ceci puisse sembler un inconvénient, il procure par contre des avantages significatifs quand on teste et quand on utilise les dispositifs à cellules. On peut faire passer un courant compris entre environ 0,1 et 1,0 mA dans chacune des cellules 68 pour tester le bon fonctionnement des circuits et des cellules. Si on se réfère au diagramme schématique de la figure 6, ce test comprend le contrôle des lignes 56 et 58 pour une condition en circuit ouvert, et le passage d'un courant inverse par les cellules
68 pour contrôler les cellules et les diodes 60.

  
Les niveaux de dopage des cellules utilisées avec des dispositifs MOS sont inférieurs à ceux utilisés pour des dispositifs bipolaires de manière à réduire l'amplitude du courant de commutation à la gamme souhaitée de 10 à 1.000 micro-ampères.

  
En outre, quand on fabrique les réseaux, on élimine sensiblement l'apparition possible d'une pré-commutation des cellules due à l'exposition à l'électricité statique.

  
Les alliages de cellules à silicium dopé établissent également un contact ohmique avec des métaux et des siliciures de métaux et de ce fait la résistance des dispositifs programmés est inférieure et plus stable.

  
En outre, l'adjonction d'un dopant tel que du phosphore à l'alliage de silicium rend l'alliage plus souple et moins susceptible de se fissurer lors du traitement subséquent à haute température.

  
Quand on forme la cellule 68, l'ouverture 72 est d'abord masquée au moyen d'un enduit photorésistant classique. L'alliage amorphe à changement de phase est alors déposé dans l'ouverture jusqu'à l'épaisseur désirée. Les techniques de dépôt peuvent être celles décrites dans les brevets US référencés ci-dessus n[deg.] 4.217.374 et n[deg.] 4.226.898. A titre d'exemple, un procédé de dépôt est un dépôt de plasma à partir de SiH4 et pouvant comprendre un diluant tel qu'un gaz argon selon un rapport d'environ un pour un. On chauffe le substrat jusqu'au-dessous de la température de fusion de l'enduit photorésistant, et par exemple à moins de 150[deg.]C.

  
L'alliage de la cellule est déposé selon une épaisseur comprise entre 1.000 et 2.000 Angstrôms à une fréquence de fonctionnement d'environ 30 kilohertz, et une épaisseur d'environ 800 Angstroms produisant une tension de seuil de huit volts. L'enduit photorésistant est alors éliminé et la couche barrière 70 est déposée comme indiqué précédemment. En modifiant l'épaisseur de la cellule 68, on modifie la tension de seuil nécessaire pour amener le matériau à changement de phase à son état conducteur, comme décrit précédemment.

  
L'alliage amorphe formant la région de cellule 68 est amenée typiquement à son état conducteur cristallin en faisant passer un courant dans le matériau ayant une valeur comprise entre 10 microampères et 25 milliampères, la tension de seuil étant d'environ 8 à 10 volts et appliquée pendant une période comprise entre 1 et 100 microsecondes.

  
Les alliages décrits ci-dessus permettent d'obtenir des matériaux à cellules ou régions de mémoire présentant un état stable et fortement conducteur et un état stable et fortement non conducteur. L'état non conducteur peut être commuté de façon irréversible à l'état stable et fortement conducteur en appliquant une impulsion de tension à courant limité ou une impulsion de courant à tension limitée à la région de cellule et dépassant un niveau de seuil prédéterminé. La cellule reste à l'état fortement conducteur même en l'absence de l'application d'une tension ou d'un courant et dans toutes les conditions de son fonctionnement.

  
Si on se réfère maintenant aux figures 7 et 8, celles-ci représentent un autre mode de réalisation d'un réseau programmable 100 réalisé selon les enseignements de la présente invention. Le réseau 100 comprend des circuits 102 comportant chacun une cellule 104 réalisée en un alliage amorphe du type décrit ci-dessus et un dispositif isolant 105 qui est un dispositif à transistor à effet de champ 105 du type MOS formé dans un substrat 106 de silicium de dopage p sur lesquels sont formés des circuits 102.

  
Le réseau 100 comprend un conducteur en aluminium 108 d'axe X qui est relié à un côté de la cellule ou région de mémoire 104. L'autre côté de la cellule est couplé à une région 110 formant drain et diffusée de type n+ dans le substrat 106. Le substrat 106 comprend un conducteur 111 d'axe Y au-dessus d'une région de source 112 du transistor à effet de champ 105 diffusé dans le substrat 106. De plus, un conducteur 114 formant porte et d'axe Y est déposé sur une couche isolante 116 par dessus le substrat 106.

  
Comme représenté, le réseau 100 comprenant la cellule
104 et le transistor 105 de type MOS à effet de champ est formé dans le substrat 106. Des bandes parallèles 110 et 112 de conductivité n+ et espacées sont diffusées dans la région supérieure du substrat 106 de manière à former des régions
112 respectivement parallèles et formant source d'un dispositif de type MOS, et des régions 110 formant drain, chacune étant utilisée en commun avec un circuit 102.

  
Pour continuer la formation du circuit 102, on forme des régions d'isolation de porte parallèles sur le substrat 106, telle que la couche d'isolation de porte 116. Cette couche d'isolation peut être réalisée en oxyde de silicium ou en nitrure de silicium.

  
Quand on utilise une technique appropriée à masquage par enduit photorésistant et décapage, le conducteur 111 d'axe Y est formé en établissant la connexion électrique avec la région 112 formant source, et le conducteur 114 d'axe Y formant porte est réalisé par dépôt sous vide ou de toute autre manière sur la couche isolante 116. Ces conducteurs
111 et 114 peuvent être formés à partir de matériaux divers et ils sont constitués de façon typique en poly-silicium. Des connexions à faible résistance sont réalisées de façon classique avec le conducteur 111 d'axe Y et le conducteur de porte 114 d'axe Y.

  
Poursuivant la formation du réseau 100, on dépose ensuite une couche isolante 122 sous vide ou de toute autre manière sur la surface supérieure du substrat 106, et une partie de celle-ci est découpée pour réserver une zone libre
120 au-dessus des régions de drain 110. Une couche de platine est ensuite déposée dans la zone exposée entre les parties de la couche de l'isolateur 122 et sur la surface supérieure du substrat 106, cette couche étant ensuite chauffée pour former une région de siliciure de platine 124 formant une région ohmique (plutôt qu'une diode à barrière de Schottky). On utilise alors un décapant tel que de l'eau régale pour éliminer le platine en excès, mais non la région de siliciure de platine 124.

   Une couche du matériau de mémoire 104 est alors déposée dans et autour de chaque ouverture 120 pratiquée dans la couche de matériau isolant
122 de manière à établir un bon contact électrique avec la région de siliciure de platine 124. Une mince couche barrière
126 est ensuite déposée par dessus la couche isolante 122 et le matériau de la région de drain 104, telle qu'une barrière mince 126 réalisée de préférence en un matériau tel que du Ti-W. Puis on dépose sous forme du conducteur 108 d'axe X une couche plus épaisse d'un métal conducteur tel que de l'aluminium.

  
Comme représenté à la figure 8, le réseau 100 qui comprend une région de cellule 104 réalisée en un alliage amorphe du type décrit ci-dessus et un transistor 105 à effet de champ et de type MOS formant le dispositif isolant du circuit de mémoire 102 a une dimension latérale de 21 microns qui est beaucoup plus faible que celle de 40 microns des dispositifs PROM 10 du type fusible et latéral représenté aux figures 1 et 2.

  
Un circuit schématique équivalant au circuit 102 de la figure 8 est représenté à la figure 9.

  
Si on se réfère maintenant aux figures 10 et 11, cellesci représentent deux cellules d'un réseau 154 formé en totalité par films minces déposés, qui élimine les canaux de diffusion précédemment décrits. Comme représenté, les circuits-152 du dispositif PROM 154 sont constitués sur un substrat principal 156 illustré à la figure 11. Par dessus ce substrat principal est déposée une couche d'un matériau isolant 158. A cet égard, le matériau 156 du substrat principal peut être un substrat métallique et la couche isolante
158 peut être très mince de manière que la chaleur engendrée par d'autres parties du circuit de mémoire 152 déposé sur la couche isolante 158 puisse être dissipée dans le radiateur formé par le substrat métallique 156. Cette couche isolante
158 peut être réalisée en dioxyde de silicium.

   Par dessus la couche de matériau isolant 158 sont déposées des bandes 160 de conducteurs parallèles formant des conducteurs 160 d'axe

  
Y de la matrice de mémoire du réseau 154.

  
Un dispositif à jonction p-n réalisé par des couches du matériau ou de l'alliage semiconducteur amorphe est déposé par dessus les bandes 160 des conducteurs. A cet égard, un dispositif redresseur isolant 162 est formé à partir de couches 164 et 166 en alliage amorphe et dopées successivement de type n+ et p+. On dépose ensuite une couche d'un matériau isolant 170 par dessus le substrat 158 et les couches de matériau 160, 164 et 166 formées sur lui. On découpe ensuite un espace ouvert 169 dans la zone où la région de siliciure de platine 168 doit être formée et cette région de siliciure de platine 168 est formée de la manière décrite ci-dessus.

  
L'alliage amorphe à changement de phase et ne pouvant être remis à l'état initial est alors déposé pour former une cellule ou une région de mémoire 172 à la manière décrite plus haut. Ensuite, on dépose une mince couche 174 d'un matériau réfractaire formant barrière tel que du molybdène ou un alliage de Ti-W sur la couche isolante 170 et les régions de mémoire 172. Puis on dépose une couche plus épaisse 176 d'un métal conducteur tel que de l'aluminium sur la couche réfractaire formant barrière 174 de manière à former un conducteur 176 d'axe X. La région de siliciure de platine 168 peut former un contact ohmique ou une interface barrière de Schottky avec une couche externe d'alliage amorphe légèrement dopée.

  
Comme représenté à la figure 11, la distance de centre à centre entre les circuits 152 déposés en entier sous forme de films est de 8 microns, ce qui permet d'obtenir une densité d'intégration très élevée, et par exemple une densité des cellules de mémoire qui soit d'approximativement 0,0065 mm<2>. On obtient ce résultat comme représenté à la figure 11 et comme décrit ci-dessus en disposant chaque circuit sensiblement verticalement entre le conducteur 176 d'axe X et le conducteur 160 d'axe Y.

  
La diode 162 utilisée comme dispositif isolant peut comprendre une première région et une seconde région, les régions butant l'une contre l'autre pour former une jonction entre elles et la première région étant réalisée en un alliage amorphe comportant du silicium et du fluor. De préférence, le matériau amorphe contient également de l'hydrogène et du SiaFbHc amorphe où "a" est compris entre 80 et
98 pour cent atomiques, "b" entre 0 et 10 pour cent. atomiques et "c" entre 0 et 10 pour cent atomiques. Le matériau ou alliage amorphe de la diode 162 peut être formé à la manière décrite dans les brevets US n[deg.] 4.217.374 et n[deg.] 4.226.898.

   Il semble que les cellules 172 en alliage de silicium présentent une résistance importante et forment également une ou plusieurs diodes à polarisation inverse à celle de la diode
162, ce qui permet de les mettre à l'état initial sans avoir d'effet sur la diode 162 polarisée vers l'avant.

  
La première région de l'alliage amorphe de la diode peut être dopée avec un matériau dopant choisi parmi les éléments du groupe V de la Table Périodique et tels que du phosphore ou de l'arsenic, et une quantité de matériau dopant comprise entre quelques parties par million et 5 pour cent atomiques. De préférence, la première région est dopée avec une quantité de matériau dopant représentant de 10 à 100 parties par million.

  
La seconde région peut être un métal, un alliage métallique ou un matériau semblable à un métal, formant une hauteur de barrière élevée sur la première région de manière à créer une barrière de Schottky. On peut choisir ce métal dans le groupe constitué par l'or, le platine, le palladium ou le chrome.

  
L'alliage amorphe de la première région peut être en variante dopé avec un matériau dopant choisi parmi les éléments du groupe III de la Table Périodique tels que du bore ou de l'aluminium selon une quantité comprise entre quelques parties par million et cinq pour cent atomiques.

  
Egalement en variante, la seconde région peut être réalisée en un matériau différent de l'alliage amorphe de manière à former une hétéro-jonction.

  
La figure 12 représente un diagramme schématique des circuits représentés aux figures 10 et 11.

  
Si on se réfère maintenant aux figures 13 et 14, cellesci représentent un autre réseau programmable 210 comprenant un circuit 212 disposé entre un conducteur métallique 214 d'axe X et un conducteur 216 d'axe Y. Comme représenté dans ce mode de réalisation, le circuit 212 comprend une cellule ou région de mémoire 218 contenant l'alliage amorphe et un dispositif isolant 220 qui est un transistor à effet de champ et film mince 220.

  
Comme le montre la figure, le conducteur 216 est une bande de matériau conducteur formant une région de source
216 pour le transistor à film mince et comprenant également une région de drain 222 et un conducteur de porte 224.

  
Quand on forme le circuit 212, on commence par déposer une bande de matériau de source 216 sur un substrat isolé ou isolateur 226. Le matériau dont est fait le matériau 216 de la bande de source peut être un métal (tel que représenté), un alliage semiconducteur dopé de type n, ou un alliage semiconducteur de type p. Une fois que la bande du matériau de source 216 a été déposée sur le substrat 226, on dépose sur ce substrat 226 des régions de matériau de drain 222. Là encore, les régions 222 du matériau de drain peuvent être réalisées en un métal (tel que représenté), un alliage semiconducteur dopé de type n ou un matériau semiconducteur dopé de type p.

   On dépose ensuite une couche 228 d'un alliage de silicium amorphe contenant de préférence de l'hydrogène et/ou du fluor sur le substrat 226 entre le conducteur
216 formant la bande de source et la région de drain 222.

  
Dans ce cas également l'alliage de silicium amorphe est

  
 <EMI ID=3.1>  et 88 pour cent atomiques, "b" entre 0 et 10 pour cent atomiques et "c" entre 0 et 10 pour cent atomiques.

  
Lorsque la couche de silicium 228 a été déposée, on dépose une couche d'un matériau isolant de porte tel qu'un oxyde de porte 230 par dessus la couche de silicium amorphe
228. Ensuite, on dépose une couche du matériau conducteur de porte 224 sous forme d'une bande s'étendant parallèlement à la bande 216 par dessus le matériau isolant de porte. Le conducteur de porte 224 peut être réalisé en un métal (tel que représenté), un semiconducteur dopé de type n ou un semiconducteur dopé de type p. On dépose ensuite un matériau isolant 232 par dessus le substrat 226, la bande du matériau de source 216, les couches 228, 230 et 224 décrites cidesssus et les régions 222 du matériau de drain. On élimine ensuite le matériau isolant au-dessus de la région de drain pour former une ouverture 233 dans laquelle est déposée une couche du matériau de cellule 218.

   Finalement, on dépose une bande d'un matériau qui est typiquement un métal tel que de l'aluminium par dessus le matériau isolant 232 et qui est en contact avec la région de mémoire 218 et parallèlement à l'axe X pour former le conducteur 214 d'axe X. Une couche barrière (non représentée) peut être déposée avant le conducteur 214.

  
Un diagramme schématique du circuit de certains des circuits du réseau 210 est illustré à la figure 14.

  
On notera que le circuit 212 du réseau 210, du fait de l'espacement de la région de source 216 de la région de drain 222, a une dimension latérale plus importante que les circuits 152, les régions 164 et 166 de la diode 162 étant alors en ligne ou empilées en ligne avec la région de mémoire 172 entre le conducteur d'axe 176 d'axe X et le conducteur 160 d'axe Y. Cependant, quand on désire réaliser des transistors à effet de champ de type MOS en vue de leur utilisation en tant que dispositifs isolants, on préfère le réseau 210.

  
De la description qui précède il apparaît clairement que la cellule de la présente invention, qui est formée par un matériau à base d'alliage de silicium amorphe à changement de phase et présentant des caractéristiques thermiques et électriques désirables telles que décrites ci-dessus, permet d'obtenir en conjonction avec un ou plusieurs dispositifs isolants des réseaux programmables que l'on peut facilement amener à un état dans un minimum de temps, qui déterminent un circuit ayant un courant de mise à l'état faible, une durée de mise à l'état rapide, et une température de traitement élevée, une température de mise en mémoire relativement élevée, une faible résistance quand elle est mise à l'état et une forte résistance quand elle est à l'état ouvert.

  
Les dispositifs isolants peuvent également être du type classique d'une diode Schottky bipolaire à cristal de silicium unique, ou du type à jonction p-n bipolaire. En variante, ces dispositifs isolants peuvent être du type MOS, soit du type MOS plan soit du type V-MOS. De plus et de préférence, les dispositifs isolants sont formés au moyen d'une technique de dépôt de films minces et dans la forme préférée en premier lieu, la diode ou le transistor à effet de champ qui forme le dispositif isolant est réalisé sur un alliage de silicium amorphe déposé sous vide qui contient également de l'hydrogène et/ou du fluor.

   Les réseaux formés au moyen de circuits se présentant uniquement sous forme de films minces sont préférés du fait qu'ils présentent la densité d'intégration la plus élevée et dans le même temps permettent d'obtenir un réseau avec une cellule en un matériau à changement de phase ne pouvant être remis à l'état initial et des diodes ou des transistors à films minces disposés verticalement entre les points de croisement des conducteurs d'axes X et Y.

  
De plus, il est clair que les divers réseaux ayant les diverses configurations de cellules illustrées sur les figures précédentes peuvent être utilisés avec un circuit d'adressage qui sélectionne un conducteur particulier d'axe X ou Y pour envoyer les courants de mise à l'état ou de lecture et ce circuit d'adressage peut être formé par des films déposés. A cet égard, une matrice de mémoire constituée uniquement par des films déposés par exemple et un circuit d'adressage sont déposés sur le même substrat que celui illustré schématiquement à la figure 15 et qui comprend une matrice ou un réseau de mémoire 250 avec un circuit d'adressage associé 252 déposé sur un substrat 254.

   On notera également que le circuit d'adressage 252 et la matrice de mémoire 250 peuvent être déposés du même côté du substrat 254 ou sur les côtés opposés de ce substrat 254. De plus, le réseau et la matrice de mémoire 250 peuvent être déposés partiellement ou en totalité sous forme de films minces à la manière décrite ci-dessus. Cependant, et de préférence, en plus de la formation de la région de mémoire de chaque circuit de mémoire sous forme d'un film mince à partir d'un alliage amorphe, les dispositifs isolants et le circuit d'adressage 252 sont également constitués au moyen d'une technique de dépôt de films minces.

  
Du fait que les systèmes de stockage et de manipulation de données qui sont le plus utilisés actuellement fonctionnent par l'intermédiaire de circuits intégrés formés dans des substrats de pastilles de silicium, on pense que les réseaux initialement mis sur le marché et réalisés selon les enseignements de la présente invention devraient probablement comprendre plus de matrices de mémoire, une certaine partie de la matrice de mémoire en cause telle que le dispositif isolant et/ou le circuit d'adressage utilisés avec la matrice étant formés à l'intérieur d'un substrat d'une pastille de silicium.

  
A la figure 16 est représenté schématiquement un substrat 300 d'une pastille de silicium comprenant une matrice de mémoire ou un réseau 302 constitué entièrement ou partiellement sous forme de films minces déposés, comportant à l'intérieur des circuits de mémoire et un circuit d'adressage associé 304 qui sont incorporés dans le substrat 300 de la pastille de silicium en formant les divers éléments du circuit à partir de zones diffusées par dopant et constituées à l'intérieur.

  
On notera qu'un réseau constitué entièrement par des films minces et comprenant des circuits formés selon les enseignements de la présente invention en utilisant des dispositifs isolants déposés sous forme de films minces, en conjonction avec les circuits d'adressage formés par une technique de dépôt de films mince, procure des avantages substantiels du fait qu'un certain nombre de ces systèmes de mémoire peuvent être empilés les uns sur les autres en étant séparés par des couches isolantes. On peut également prévoir des substrats formant radiateurs de chaleur, en métal mince, entre les couches isolantes, comprenant des ailettes irradiant la chaleur sur leurs rebords externes.

  
De la description qui précède, il apparaît clairement que les réseaux 50, 100, 154 ou 210 décrits ici et qui comprennent les dispositifs isolants classiques ou nouveaux sous forme de films minces déposés, et utilisés avec un circuit d'adressage classique ou nouveau sous forme de films minces déposés, permettent d'obtenir un certain nombre d'avantages, dont certains ont été décrits ci-dessus et d'autres sont inhérents aux réseaux de la présente invention. Ce qui est le plus important est que ces réseaux peuvent être réalisés en un matériau présentant les caractéristiques thermiques et électriques désirables tout en offrant des densités d'intégration des cellules extrêmement élevées et une résistance à l'état ouvert très élevée.

  
De nombreuses modifications et variantes de la présente invention sont possibles à la lumière des enseignements cidessus. Par exemple, les cellules amorphes telles qu'en 68 peuvent se présenter avec des dimensions et des formes diverses et elles peuvent être déposées sous forme de la liaison fusible 20. (Le terme de "amorphe" utilisé ici désigne un alliage ou un matériau présentant un désordre à long terme, mais pouvant présenter un ordre à court terme ou intermédiaire ou même contenir parfois des inclusions cristallines). En outre, il n'est pas nécessaire que les cellules telles qu'en 68 soient déposées par dessus les couches de diodes et elles peuvent être disposées par contre entre les deux couches métalliques 58 et la seconde couche métallique
(non représentée).

   De même, la cellule 218 pourrait être disposée entre la porte 224 et le conducteur 214 d'axe X. 

REVENDICATIONS

  
1. Cellule programmable perfectionnée comprenant un corps de cellule amorphe, caractérisé en ce que ledit corps
(52, 68, 104, 172, 218) comprend à l'intérieur au moins une partie constituée par un alliage de silicium amorphe dopé
(52, 68, 104, 172, 218) qui peut être amenée à un état mais non ramenée à son état initial, ladite partie d'alliage (52,
68, 104, 172, 218) présentant un état fortement non conducteur pouvant être amené à un état fortement conducteur.

Claims (1)

  1. 2. Cellule selon la revendication 1, caractérisée en ce que ladite partie d'alliage (52, 68, 104, 172, 218) comprend de un dixième à cinq pour cent de dopant au phosphore.
    3. Cellule selon l'une des revendications 1 ou 2, caractérisée en ce que ladite partie d'alliage (52, 68, 104, 172, 218) comprend également un ou plusieurs éléments du groupe comprenant le fluor, l'hydrogène et l'oxygène.
    4. Cellule selon l'une des revendications 1 à 3, caractérisée en ce que ladite partie d'alliage (52, 68, 104, 172, 218) est formée par dépôt de plasma à partir d'un plasma contenant au moins du silicium, de l'hydrogène et de 20 à 150.000 ppm de dopant.
    5. Réseau électronique programmable comprenant plusieurs corps de cellules amorphes, caractérisé en ce que chacun desdits corps (52, 68, 104, 172, 218) comprend à l'intérieur au moins une partie constituée par un alliage de silicium amorphe dopé (52, 68, 104, 172, 218) qui peut être amené à un état mais non ramené à son état initial, cette partie d'alliage (52, 68, 104, 172, 218) présentant un état fortement non conducteur pouvant être amené à un état fortement conducteur.
    6. Réseau selon la revendication 5, caractérisé en ce que chacune desdites cellules (52, 68, 104, 172, 218) est une cellule déposée sous forme de films minces.
    7. Réseau selon l'une des revendications 5 ou 6, caractérisé en ce que chacune desdites cellules (52, 68, 104, 172, 218) est formée à partir d'au moins un élément du groupe comprenant le fluor, l'hydrogène et l'oxygène. 8. Réseau selon l'une des revendications 5 à 7, caractérisé en ce que les dites cellules (52, 68, 104, 172, 218) forment les cellules programmables d'un dispositif PROM (50, 100, 154) .
    9. Réseau selon l'une des revendications 5 à 8, caractérisé en ce que lesdites cellules (52, 68, 104, 172, 218) forment au moins certains des éléments fusibles (20) d'un réseau logique programmable.
    10. Réseau selon l'une des revendications 5 à 9, caractérisé en ce que lesdites cellules (52, 68, 104, 172, 218) forment au moins certains des éléments fusibles d'un réseau à portes (100, 210).
    11. Réseau selon l'une des revendications 5 à 10, caractérisé en ce que lesdites cellules (52, 68, 104, 172, 218) forment au moins certains des éléments d'interconnexion de pastilles dans un jeu de circuits intégrés.
    12. Réseau selon l'une des revendications 5 à 11, caractérisé en ce que ladite partie d'alliage (52, 68, 104, 172, 218) comprend de un dixième à cinq pour cent de dopant.
    13. Réseau selon l'une des revendications 5 à 12, caractérisé en ce que ladite partie d'alliage (52, 68, 104, 172, 218) comprend un dopant au phosphore.
BE0/206345A 1980-10-28 1981-10-26 Cellule programmable perfectonnee pour reseaux electroniques programmables BE890866A (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US20159480A 1980-10-28 1980-10-28
US06/281,018 US4499557A (en) 1980-10-28 1981-07-06 Programmable cell for use in programmable electronic arrays

Publications (1)

Publication Number Publication Date
BE890866A true BE890866A (fr) 1982-02-15

Family

ID=26896925

Family Applications (1)

Application Number Title Priority Date Filing Date
BE0/206345A BE890866A (fr) 1980-10-28 1981-10-26 Cellule programmable perfectonnee pour reseaux electroniques programmables

Country Status (17)

Country Link
US (1) US4499557A (fr)
JP (1) JPS57100693A (fr)
KR (1) KR890004383B1 (fr)
AU (1) AU553561B2 (fr)
BE (1) BE890866A (fr)
CA (1) CA1181848A (fr)
DE (1) DE3141967A1 (fr)
FR (1) FR2493022B1 (fr)
GB (1) GB2086654B (fr)
IE (1) IE53027B1 (fr)
IL (1) IL64110A0 (fr)
IT (1) IT1139571B (fr)
MX (1) MX153275A (fr)
NL (1) NL8104834A (fr)
SE (1) SE454307B (fr)
SG (1) SG82884G (fr)
ZA (1) ZA817391B (fr)

Families Citing this family (265)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979877B1 (en) * 1965-09-28 2005-12-27 Li Chou H Solid-state device
US4569120A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing ion implantation
US4569121A (en) * 1983-03-07 1986-02-11 Signetics Corporation Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer
US4588903A (en) * 1983-10-24 1986-05-13 Energy Conversion Devices, Inc. Amorphous semiconductor devices having increased switching speed due to dynamic signal conditioning
JPS6184054A (ja) * 1984-09-27 1986-04-28 シーメンス、アクチエンゲゼルシヤフト 集積ｍｏｓ回路
JPS6249651A (ja) * 1985-06-25 1987-03-04 テキサス　インスツルメンツインコ−ポレイテツド アンチヒユ−ズ、その製法、電気的にプログラム可能なメモリ・セル、メモリ・セルをプログラムする方法
US4748490A (en) * 1985-08-01 1988-05-31 Texas Instruments Incorporated Deep polysilicon emitter antifuse memory cell
US4906987A (en) * 1985-10-29 1990-03-06 Ohio Associated Enterprises, Inc. Printed circuit board system and method
US4679310A (en) * 1985-10-31 1987-07-14 Advanced Micro Devices, Inc. Method of making improved metal silicide fuse for integrated circuit structure
US4789883A (en) * 1985-12-17 1988-12-06 Advanced Micro Devices, Inc. Integrated circuit structure having gate electrode and underlying oxide and method of making same
DE3601829A1 (de) * 1986-01-22 1987-07-23 Siemens Ag Hochintegrierter elektronischer baustein
US5266829A (en) * 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
JPH084124B2 (ja) * 1986-05-14 1996-01-17 レイセオン カンパニ− メモリ・セル
US5166901A (en) * 1986-05-14 1992-11-24 Raytheon Company Programmable memory cell structure including a refractory metal barrier layer
US4876220A (en) * 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US4881114A (en) * 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US5367208A (en) * 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4796074A (en) * 1987-04-27 1989-01-03 Instant Circuit Corporation Method of fabricating a high density masked programmable read-only memory
US5177330A (en) * 1988-09-19 1993-01-05 Futaba Denshi Kogyo K.K. Key board switch
US5989943A (en) * 1989-09-07 1999-11-23 Quicklogic Corporation Method for fabrication of programmable interconnect structure
US5502315A (en) * 1989-09-07 1996-03-26 Quicklogic Corporation Electrically programmable interconnect structure having a PECVD amorphous silicon element
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5552627A (en) * 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US5404029A (en) * 1990-04-12 1995-04-04 Actel Corporation Electrically programmable antifuse element
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
KR910019241A (ko) * 1990-04-30 1991-11-30 리챠드 데이빗 라우만 안티퓨즈를 갖는 집적회로
US5133284A (en) * 1990-07-16 1992-07-28 National Semiconductor Corp. Gas-based backside protection during substrate processing
WO1992013359A1 (fr) * 1991-01-17 1992-08-06 Crosspoint Solutions, Inc. Structure amelioree de circuit anti-fusion s'utilisant dans un circuit prediffuse programmable par l'utilisateur et procede de fabrication de ladite structure
US5163180A (en) * 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5557136A (en) * 1991-04-26 1996-09-17 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5196724A (en) * 1991-04-26 1993-03-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
US5701027A (en) * 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
WO1992021154A1 (fr) * 1991-05-10 1992-11-26 Quicklogic Corporation Antifusibles au silicium amorphe et leurs procedes de fabrication
US5311053A (en) * 1991-06-12 1994-05-10 Aptix Corporation Interconnection network
WO1993004499A1 (fr) * 1991-08-19 1993-03-04 Crosspoint Solutions, Inc. Antifusible ameliore et son procede de fabrication
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5294846A (en) * 1992-08-17 1994-03-15 Paivinen John O Method and apparatus for programming anti-fuse devices
US5284788A (en) * 1992-09-25 1994-02-08 Texas Instruments Incorporated Method and device for controlling current in a circuit
US5314840A (en) * 1992-12-18 1994-05-24 International Business Machines Corporation Method for forming an antifuse element with electrical or optical programming
US5447880A (en) * 1992-12-22 1995-09-05 At&T Global Information Solutions Company Method for forming an amorphous silicon programmable element
US5365103A (en) * 1993-02-25 1994-11-15 Hewlett-Packard Company Punchthru ESD device along centerline of power pad
US5315177A (en) * 1993-03-12 1994-05-24 Micron Semiconductor, Inc. One time programmable fully-testable programmable logic device with zero power and anti-fuse cell architecture
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5523612A (en) * 1993-11-19 1996-06-04 Crosspoint Solutions, Inc. Method of manufacturing an antifuse with doped barrier metal layer and resulting antifuse
US5485031A (en) * 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5440167A (en) * 1994-02-23 1995-08-08 Crosspoint Solutions, Inc. Antifuse with double via contact and method of manufacture therefor
JP3501416B2 (ja) * 1994-04-28 2004-03-02 忠弘 大見 半導体装置
US5424655A (en) * 1994-05-20 1995-06-13 Quicklogic Corporation Programmable application specific integrated circuit employing antifuses and methods therefor
US5463244A (en) * 1994-05-26 1995-10-31 Symetrix Corporation Antifuse programmable element using ferroelectric material
US5444290A (en) * 1994-05-26 1995-08-22 Symetrix Corporation Method and apparatus for programming antifuse elements using combined AC and DC electric fields
WO1996019837A2 (fr) * 1994-12-22 1996-06-27 Philips Electronics N.V. Memoires a semiconducteurs et techniques de fabrication
US5663591A (en) * 1995-02-14 1997-09-02 Crosspoint Solutions, Inc. Antifuse with double via, spacer-defined contact
US5592016A (en) * 1995-04-14 1997-01-07 Actel Corporation Antifuse with improved antifuse material
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5658819A (en) * 1995-11-01 1997-08-19 United Technologies Corporation Antifuse structure and process for manufacturing the same
US5759876A (en) * 1995-11-01 1998-06-02 United Technologies Corporation Method of making an antifuse structure using a metal cap layer
US5783467A (en) * 1995-12-29 1998-07-21 Vlsi Technology, Inc. Method of making antifuse structures using implantation of both neutral and dopant species
US6653733B1 (en) 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5814527A (en) * 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5985698A (en) * 1996-07-22 1999-11-16 Micron Technology, Inc. Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5998244A (en) * 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US5812441A (en) * 1996-10-21 1998-09-22 Micron Technology, Inc. MOS diode for use in a non-volatile memory cell
US5949088A (en) * 1996-10-25 1999-09-07 Micron Technology, Inc. Intermediate SRAM array product and method of conditioning memory elements thereof
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6087689A (en) * 1997-06-16 2000-07-11 Micron Technology, Inc. Memory cell having a reduced active area and a memory array incorporating the same
US6107170A (en) * 1998-07-24 2000-08-22 Smi Corporation Silicon sensor contact with platinum silicide, titanium/tungsten and gold
US5955751A (en) * 1998-08-13 1999-09-21 Quicklogic Corporation Programmable device having antifuses without programmable material edges and/or corners underneath metal
US6107165A (en) 1998-08-13 2000-08-22 Quicklogic Corporation Metal-to-metal antifuse having improved barrier layer
JP3763698B2 (ja) 1998-10-22 2006-04-05 株式会社日本自動車部品総合研究所 圧力脈動を緩和し得る燃料供給システムの設計方法
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6385074B1 (en) 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
US6351406B1 (en) * 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6407576B1 (en) 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
WO2001084553A2 (fr) 2000-04-28 2001-11-08 Matrix Semiconductor, Inc. Matrice memoire tridimensionnelle et procede de fabrication
US6313487B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Vertical channel floating gate transistor having silicon germanium channel layer
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6424581B1 (en) 2000-08-14 2002-07-23 Matrix Semiconductor, Inc. Write-once memory array controller, system, and method
US6624011B1 (en) 2000-08-14 2003-09-23 Matrix Semiconductor, Inc. Thermal processing for three dimensional circuits
US6515888B2 (en) 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
US6658438B1 (en) 2000-08-14 2003-12-02 Matrix Semiconductor, Inc. Method for deleting stored digital data from write-once memory device
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6711043B2 (en) 2000-08-14 2004-03-23 Matrix Semiconductor, Inc. Three-dimensional memory cache system
US6545891B1 (en) * 2000-08-14 2003-04-08 Matrix Semiconductor, Inc. Modular memory device
US6765813B2 (en) * 2000-08-14 2004-07-20 Matrix Semiconductor, Inc. Integrated systems using vertically-stacked three-dimensional memory cells
EP1312120A1 (fr) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Reseaux denses, dispositifs de stockage de charges, et procedes de production correspondants
AU2001288971A1 (en) * 2000-09-08 2002-03-22 Axon Technologies Corporation Microelectronic programmable device and methods of forming and programming the same
US6653193B2 (en) 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
US6960819B2 (en) * 2000-12-20 2005-11-01 Broadcom Corporation System and method for one-time programmed memory through direct-tunneling oxide breakdown
US6627530B2 (en) 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6661730B1 (en) 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6638820B2 (en) * 2001-02-08 2003-10-28 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices
JP4742429B2 (ja) * 2001-02-19 2011-08-10 住友電気工業株式会社 ガラス微粒子堆積体の製造方法
US6727192B2 (en) * 2001-03-01 2004-04-27 Micron Technology, Inc. Methods of metal doping a chalcogenide material
US6818481B2 (en) 2001-03-07 2004-11-16 Micron Technology, Inc. Method to manufacture a buried electrode PCRAM cell
US6734455B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
US6545898B1 (en) 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US7102150B2 (en) * 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6951805B2 (en) * 2001-08-01 2005-10-04 Micron Technology, Inc. Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6737312B2 (en) 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6881623B2 (en) * 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US6955940B2 (en) 2001-08-29 2005-10-18 Micron Technology, Inc. Method of forming chalcogenide comprising devices
US6784018B2 (en) * 2001-08-29 2004-08-31 Micron Technology, Inc. Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry
US6709958B2 (en) 2001-08-30 2004-03-23 Micron Technology, Inc. Integrated circuit device and fabrication using metal-doped chalcogenide materials
US6646902B2 (en) 2001-08-30 2003-11-11 Micron Technology, Inc. Method of retaining memory state in a programmable conductor RAM
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US6815818B2 (en) * 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6545903B1 (en) 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6873538B2 (en) * 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
WO2003058638A1 (fr) * 2002-01-03 2003-07-17 Axon Technologies Corporation Circuit de programmation pour dispositif micro-electronique programmable, systeme incluant le circuit et procede de fabrication de ce circuit
US6909656B2 (en) 2002-01-04 2005-06-21 Micron Technology, Inc. PCRAM rewrite prevention
US20030143782A1 (en) * 2002-01-31 2003-07-31 Gilton Terry L. Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures
US6867064B2 (en) * 2002-02-15 2005-03-15 Micron Technology, Inc. Method to alter chalcogenide glass for improved switching characteristics
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US7151273B2 (en) * 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US7087919B2 (en) * 2002-02-20 2006-08-08 Micron Technology, Inc. Layered resistance variable memory device and method of fabrication
US6847535B2 (en) 2002-02-20 2005-01-25 Micron Technology, Inc. Removable programmable conductor memory card and associated read/write device and method of operation
US6809362B2 (en) * 2002-02-20 2004-10-26 Micron Technology, Inc. Multiple data state memory cell
US6891749B2 (en) * 2002-02-20 2005-05-10 Micron Technology, Inc. Resistance variable ‘on ’ memory
US6937528B2 (en) * 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US20040108573A1 (en) * 2002-03-13 2004-06-10 Matrix Semiconductor, Inc. Use in semiconductor devices of dielectric antifuses grown on silicide
US6849868B2 (en) 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
US6751114B2 (en) * 2002-03-28 2004-06-15 Micron Technology, Inc. Method for programming a memory cell
US6661691B2 (en) 2002-04-02 2003-12-09 Hewlett-Packard Development Company, L.P. Interconnection structure and methods
US20030183868A1 (en) * 2002-04-02 2003-10-02 Peter Fricke Memory structures
US6643159B2 (en) 2002-04-02 2003-11-04 Hewlett-Packard Development Company, L.P. Cubic memory array
US6821848B2 (en) 2002-04-02 2004-11-23 Hewlett-Packard Development Company, L.P. Tunnel-junction structures and methods
US6940085B2 (en) 2002-04-02 2005-09-06 Hewlett-Packard Development Company, I.P. Memory structures
US6967350B2 (en) * 2002-04-02 2005-11-22 Hewlett-Packard Development Company, L.P. Memory structures
US6855975B2 (en) * 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
US6864500B2 (en) 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6858482B2 (en) * 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
US6731528B2 (en) * 2002-05-03 2004-05-04 Micron Technology, Inc. Dual write cycle programmable conductor memory system and method of operation
FR2840444B1 (fr) * 2002-05-30 2005-04-01 St Microelectronics Sa Dispositif de memoire electriquement programmable de facon irreversible
US6825135B2 (en) 2002-06-06 2004-11-30 Micron Technology, Inc. Elimination of dendrite formation during metal/chalcogenide glass deposition
US6890790B2 (en) * 2002-06-06 2005-05-10 Micron Technology, Inc. Co-sputter deposition of metal-doped chalcogenides
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7015494B2 (en) * 2002-07-10 2006-03-21 Micron Technology, Inc. Assemblies displaying differential negative resistance
US6774458B2 (en) * 2002-07-23 2004-08-10 Hewlett Packard Development Company, L.P. Vertical interconnection structure and methods
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US7018863B2 (en) * 2002-08-22 2006-03-28 Micron Technology, Inc. Method of manufacture of a resistance variable memory cell
US7163837B2 (en) 2002-08-29 2007-01-16 Micron Technology, Inc. Method of forming a resistance variable memory element
US6831019B1 (en) 2002-08-29 2004-12-14 Micron Technology, Inc. Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes
US7010644B2 (en) 2002-08-29 2006-03-07 Micron Technology, Inc. Software refreshed memory device and method
US6867996B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6864521B2 (en) * 2002-08-29 2005-03-08 Micron Technology, Inc. Method to control silver concentration in a resistance variable memory element
US20040040837A1 (en) * 2002-08-29 2004-03-04 Mcteer Allen Method of forming chalcogenide sputter target
US6867114B2 (en) 2002-08-29 2005-03-15 Micron Technology Inc. Methods to form a memory cell with metal-rich metal chalcogenide
US7364644B2 (en) * 2002-08-29 2008-04-29 Micron Technology, Inc. Silver selenide film stoichiometry and morphology control in sputter deposition
US7294527B2 (en) 2002-08-29 2007-11-13 Micron Technology Inc. Method of forming a memory cell
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
WO2004061851A2 (fr) 2002-12-19 2004-07-22 Matrix Semiconductor, Inc Procede ameliore de fabrication de memoire non volatile a haute densite
US7402851B2 (en) 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
US7115927B2 (en) * 2003-02-24 2006-10-03 Samsung Electronics Co., Ltd. Phase changeable memory devices
US7425735B2 (en) * 2003-02-24 2008-09-16 Samsung Electronics Co., Ltd. Multi-layer phase-changeable memory devices
US6813178B2 (en) * 2003-03-12 2004-11-02 Micron Technology, Inc. Chalcogenide glass constant current device, and its method of fabrication and operation
US7022579B2 (en) * 2003-03-14 2006-04-04 Micron Technology, Inc. Method for filling via with metal
US7050327B2 (en) * 2003-04-10 2006-05-23 Micron Technology, Inc. Differential negative resistance memory
US6858883B2 (en) * 2003-06-03 2005-02-22 Hewlett-Packard Development Company, L.P. Partially processed tunnel junction control element
US6930909B2 (en) 2003-06-25 2005-08-16 Micron Technology, Inc. Memory device and methods of controlling resistance variation and resistance profile drift
US6961277B2 (en) 2003-07-08 2005-11-01 Micron Technology, Inc. Method of refreshing a PCRAM memory device
US7061004B2 (en) * 2003-07-21 2006-06-13 Micron Technology, Inc. Resistance variable memory elements and methods of formation
US6903361B2 (en) 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
DE20321085U1 (de) * 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US7098068B2 (en) * 2004-03-10 2006-08-29 Micron Technology, Inc. Method of forming a chalcogenide material containing device
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
US7411208B2 (en) * 2004-05-27 2008-08-12 Samsung Electronics Co., Ltd. Phase-change memory device having a barrier layer and manufacturing method
US20050263801A1 (en) * 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
US7482616B2 (en) * 2004-05-27 2009-01-27 Samsung Electronics Co., Ltd. Semiconductor devices having phase change memory cells, electronic systems employing the same and methods of fabricating the same
US7354793B2 (en) 2004-08-12 2008-04-08 Micron Technology, Inc. Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element
US7190048B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Resistance variable memory device and method of fabrication
US7326950B2 (en) * 2004-07-19 2008-02-05 Micron Technology, Inc. Memory device with switching glass layer
US7365411B2 (en) * 2004-08-12 2008-04-29 Micron Technology, Inc. Resistance variable memory with temperature tolerant materials
US7151688B2 (en) * 2004-09-01 2006-12-19 Micron Technology, Inc. Sensing of resistance variable memory devices
KR101258672B1 (ko) * 2004-10-22 2013-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7374174B2 (en) * 2004-12-22 2008-05-20 Micron Technology, Inc. Small electrode for resistance variable devices
US20060131555A1 (en) * 2004-12-22 2006-06-22 Micron Technology, Inc. Resistance variable devices with controllable channels
EP1677371A1 (fr) 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Elément de chauffage resistif en deux parties pour des dispositifs à changement de phase et procédé de fabrication
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US7317200B2 (en) 2005-02-23 2008-01-08 Micron Technology, Inc. SnSe-based limited reprogrammable cell
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7269044B2 (en) 2005-04-22 2007-09-11 Micron Technology, Inc. Method and apparatus for accessing a memory array
US7427770B2 (en) 2005-04-22 2008-09-23 Micron Technology, Inc. Memory array for increased bit density
US7709289B2 (en) 2005-04-22 2010-05-04 Micron Technology, Inc. Memory elements having patterned electrodes and method of forming the same
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US7269079B2 (en) * 2005-05-16 2007-09-11 Micron Technology, Inc. Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
US7274034B2 (en) * 2005-08-01 2007-09-25 Micron Technology, Inc. Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication
US7317567B2 (en) * 2005-08-02 2008-01-08 Micron Technology, Inc. Method and apparatus for providing color changing thin film material
US7332735B2 (en) * 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
US7525117B2 (en) * 2005-08-09 2009-04-28 Ovonyx, Inc. Chalcogenide devices and materials having reduced germanium or telluruim content
US7579615B2 (en) * 2005-08-09 2009-08-25 Micron Technology, Inc. Access transistor for memory device
US20070037316A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Memory cell contact using spacers
US7304368B2 (en) * 2005-08-11 2007-12-04 Micron Technology, Inc. Chalcogenide-based electrokinetic memory element and method of forming the same
US7251154B2 (en) * 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
KR100637235B1 (ko) * 2005-08-26 2006-10-20 삼성에스디아이 주식회사 플라즈마 디스플레이 패널
US7277313B2 (en) * 2005-08-31 2007-10-02 Micron Technology, Inc. Resistance variable memory element with threshold device and method of forming the same
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
US7834338B2 (en) * 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
JP5520484B2 (ja) * 2005-12-12 2014-06-11 オヴォニクス，インコーポレイテッド ゲルマニウムまたはテルル含有量の少ないカルコゲナイドデバイス及びカルコゲナイド材料
US7808810B2 (en) * 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
KR100782482B1 (ko) * 2006-05-19 2007-12-05 삼성전자주식회사 ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法
US7560723B2 (en) 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
US7667220B2 (en) * 2007-01-19 2010-02-23 Macronix International Co., Ltd. Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method
US7888200B2 (en) * 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7868388B2 (en) * 2007-01-31 2011-01-11 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US7728405B2 (en) * 2007-03-08 2010-06-01 Qimonda Ag Carbon memory
US20100182044A1 (en) * 2007-03-13 2010-07-22 Easic Corporation Programming and circuit topologies for programmable vias
US7824956B2 (en) 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US7846785B2 (en) * 2007-06-29 2010-12-07 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
KR100875165B1 (ko) * 2007-07-04 2008-12-22 주식회사 동부하이텍 반도체 소자 및 제조 방법
US8110476B2 (en) * 2008-04-11 2012-02-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US20090272958A1 (en) * 2008-05-02 2009-11-05 Klaus-Dieter Ufert Resistive Memory
US8467236B2 (en) * 2008-08-01 2013-06-18 Boise State University Continuously variable resistor
US20100032639A1 (en) * 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US20100283053A1 (en) * 2009-05-11 2010-11-11 Sandisk 3D Llc Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature
KR20130021760A (ko) * 2011-08-23 2013-03-06 삼성전자주식회사 자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치
JP5564023B2 (ja) * 2011-09-08 2014-07-30 株式会社東芝 不揮発性記憶装置の製造方法
US8994489B2 (en) * 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8809747B2 (en) * 2012-04-13 2014-08-19 Lam Research Corporation Current peak spreading schemes for multiplexed heated array
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) * 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
JPS51128268A (en) * 1975-04-30 1976-11-09 Sony Corp Semiconductor unit
US4177475A (en) * 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US4342044A (en) * 1978-03-08 1982-07-27 Energy Conversion Devices, Inc. Method for optimizing photoresponsive amorphous alloys and devices
US4217374A (en) * 1978-03-08 1980-08-12 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors
US4226898A (en) * 1978-03-16 1980-10-07 Energy Conversion Devices, Inc. Amorphous semiconductors equivalent to crystalline semiconductors produced by a glow discharge process
US4174521A (en) * 1978-04-06 1979-11-13 Harris Corporation PROM electrically written by solid phase epitaxy

Also Published As

Publication number Publication date
NL8104834A (nl) 1982-05-17
MX153275A (es) 1986-09-08
FR2493022A1 (fr) 1982-04-30
IL64110A0 (en) 1982-01-31
JPS57100693A (en) 1982-06-22
SE454307B (sv) 1988-04-18
KR830008399A (ko) 1983-11-18
IT1139571B (it) 1986-09-24
CA1181848A (fr) 1985-01-29
GB2086654B (en) 1984-09-19
DE3141967A1 (de) 1982-06-16
SG82884G (en) 1985-09-13
IE53027B1 (en) 1988-05-11
AU7679981A (en) 1982-05-06
ZA817391B (en) 1982-10-27
GB2086654A (en) 1982-05-12
DE3141967C2 (fr) 1989-03-09
KR890004383B1 (en) 1989-10-31
US4499557A (en) 1985-02-12
AU553561B2 (en) 1986-07-24
FR2493022B1 (fr) 1986-08-22
IE812515L (en) 1982-04-28
IT8124732A0 (it) 1981-10-27
SE8106291L (sv) 1982-04-29

Similar Documents

Publication Publication Date Title
BE890866A (fr) Cellule programmable perfectonnee pour reseaux electroniques programmables
FR2472246A1 (fr) Cellule programmable pour reseaux electroniques programmables
US6833559B2 (en) Non-volatile resistance variable device
EP1103858B1 (fr) Procédé de réalisation par photolithographie de fusible de circuit intégré à point de claquage localisé
FR2536194A1 (fr) Transistor a couche mince et panneau d&#39;affichage a cristaux liquides utilisant ce type de transistor
FR2475295A1 (fr) Diode et dispositif rom ou eeprom utilisant cette diode
EP2706583B1 (fr) Cellule mémoire à changement de phase
FR2725309A1 (fr) Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci
EP0296997A1 (fr) Structure de transistors MOS de puissance
WO2010012683A1 (fr) Dispositif memoire et memoire cbram a fiabilite amelioree
FR2537316A1 (fr) Dispositif d&#39;affichage a matrice
EP3863074A1 (fr) Cellule mémoire à changement de phase
EP1683157B1 (fr) Element de memoire a changement de phase a cyclabilite amelioree
FR3038133A1 (fr) Cellule memoire a changement de phase ayant une structure compacte
EP3510644B1 (fr) Cellule memoire non-volatile resistive a base d&#39;oxyde et son procede de fabrication
FR2893763A1 (fr) Element de memoire non-volatile
FR3066038A1 (fr) Memoire a changement de phase
EP0298829B1 (fr) Procédé de commande de l&#39;état de conduction d&#39;un transistor MOS
EP3496168B1 (fr) Procédé de fabrication d&#39;un point memoire de type oxram pour limiter les dispersions des caractéristiques et le memoire correspondant
EP3890024B1 (fr) Puce électronique à deux mémoires à changement de phase et procédé de fabrication
EP3984073B1 (fr) Procédé de fabrication d&#39;une cellule mémoire résistive de type oxram
EP0199386A1 (fr) Procédé de réalisation d&#39;électrodes conductrices d&#39;un élément de circuit et dispositif semi-conducteur ainsi obtenu
WO2020249697A1 (fr) Procédé de détermination d&#39;un paramètre de fabrication d&#39;une cellule de mémoire vive résistive
FR2520146A1 (fr) Matrice d&#39;elements a memoire integres, a diode schottky sur silicium polycristallin, et procede de fabrication
FR2647595A1 (fr) Structure integree de photorecepteurs

Legal Events

Date Code Title Description
RE Patent lapsed

Owner name: ENERGY CONVERSION DEVICES INC.

Effective date: 19881031